DE60207491T2

DE60207491T2 - Nichtflüchtiger Halbleiterspeicher mit Blockarchitektur und minimierter Last für die interne Spannungsversorgungsschaltung

Info

Publication number: DE60207491T2
Application number: DE60207491T
Authority: DE
Inventors: Kazutomo Sakai-shi Shioyama
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-06-29
Filing date: 2002-06-28
Publication date: 2006-07-20
Anticipated expiration: 2022-06-29
Also published as: US6813186B2; DE60207491D1; JP2003016792A; JP3850016B2; KR20030011254A; KR100490605B1; US20030006432A1; EP1274091B1; EP1274091A1; TWI267084B

Description

HINTERGRUND DER ERFINDUNG
1. GEBIET DER ERFINDUNG
Die Erfindung betrifft einen nichtflüchtigen Halbleiterspeicher, und spezieller betrifft sie einen nichtflüchtigen Halbleiterspeicher mit einer internen Spannungserzeugungsschaltung mit einer Funktion zum Erzeugen einer hohen Spannung, wie sie für Daten/Lösch-Operationen benötigt wird, und bei der die durch die interne Spannungserzeugungsschaltung belegte Fläche verringert werden kann oder eine Zunahme einer solchen Fläche dadurch herabgedrückt werden kann, dass eine Last verringert wird, wie sie an einem Ausgangsanschluss der internen Spannungserzeugungsschaltung, von dem eine hohe Spannung geliefert wird, anliegt.
2. BESCHREIBUNG DER EINSCHLÄGIGEN TECHNIK
In jüngerer Zeit gelangen nichtflüchtige Halbleiterspeicher, wie Flashspeicher, in weit verbreiteten Gebrauch. Ein nichtflüchtiger Halbleiterspeicher verfügt über das Merkmal, dass keine elektrische Energie dazu erforderlich ist, gespeicherte Information aufrechtzuerhalten, weswegen sie hauptsächlich in mobilen Geräten, wie Mobiltelefonen oder mobilen Informationsverarbeitungseinrichtungen, verwendet werden, bei denen es unbedingt erforderlich ist, dass sie über eine kompakte Größe verfügen und wenig Energie verbrauchen.
Im Allgemeinen verfügt ein Flashspeicher häufig über Funktionen zum elektrischen Schreiben und Löschen von Daten, und er verfügt über eine interne Spannungserzeugungsschaltung (nachfolgend als "Ladungspumpschaltung" bezeichnet) mit einer Funktion zum Erzeugen einer hohen Spannung, wie sie für Daten-/Lösch-Operationen benötigt wird.
Eine derartiger herkömmlicher Flashspeicher wird nachfolgend unter Bezugnahme auf die 2 beschrieben. Wie es in der 2 dargestellt ist, verfügt der herkömmliche Flashspeicher über mehrere Speicherblöcke B1 und B2 (der Speicherblock B2 verfügt über dieselbe Struktur wie der Speicherblock B1, weswegen er nicht detailliert dargestellt ist), von denen jeder Folgendes beinhaltet: ein Speicherarray M1 mit einer Vielzahl von Speicherzellen; eine Vielzahl von Wortleitungen WL und Bitleitungen BL, die so vorhanden sind, dass sie einander schneiden, um eine Speicherzelle auszuwählen (im vorliegenden Fall verlaufen die Wortleitungen WL und die Bitleitungen BL orthogonal zueinander); einen Zeiledecodierer XD zum Auswählen einer Wortleitung WL entsprechend einem intern eingegebenen Zeilenadresssignal; und einen Spaltendecodierer YD zum Auswählen einer Bitleitung BL entsprechend einem von außen eingegebenen Spaltenadresssignal. Jeder der Speicherblöcke B1 und B2 ist mit Ladungspumpschaltungen PV1 und PV2 verbunden, um die Spannung zu liefern, die zum Ausführen von Daten-/Lösch-Operationen an den Speicherarrays M1 erforderlich ist. Eine durch die Ladungspumpschaltung PV1 erzeugte Spannung wird an den Zeilendecodierer XD in jedem der Vielzahl von Speicherblöcken B1 und B2 geliefert. Eine durch die Ladungspumpschaltung PV2 erzeugte Spannung wird an den Spaltendecodierer YD in jedem der Vielzahl von Speicherblöcken B1 und B2 geliefert. Obwohl nachfolgend ein Fall beschrieben wird, bei dem die Vielzahl von Speicherblöcken aus zwei Speicherblöcken B1 und B2 besteht, besteht für die Vielzahl von Speicherblöcken keine Beschränkung auf zwei Speicherblöcke, sondern als Vielzahl von Speicherblöcken können drei oder mehr Speicherblöcke verwendet werden.
Als Nächstes wird unter Bezugnahme auf die in der 3 dargestellte Struktur eines Flashspeichers eine Spannung beschrieben, wie sie für Daten-/Lösch-Operationen zu liefern ist. In der 3 kennzeichnen die Bezugszahlen 1 und 2 Diffusionsbereiche, die einen Drainbereich (D) bzw. einen Sourcebereich (S) einer Speicherzelle bilden. Die Bezugszahl 4 bezeichnet ein Floatgate (FG) zum Halten der elektrischen Ladung, wobei es sich in einem Zustand befindet, in dem es vollständig durch Oxidfilme 3 und 5 gegen Elektrizität isoliert ist. Die Bezugszahl 6 kennzeichnet ein auf dem Oxidfilm 5 ausgebildetes Steuergate (CG). Das Einspeisen elektrischer Ladung in das Floatgate 4 (Schreiben von Daten) und das Abziehen elektrischer Ladung aus ihm (Löschen von Daten) werden dadurch ausgeführt, dass eine Spannung an das Steuergate 6 angelegt wird.
Im Allgemeinen werden das Einspeisen und Abziehen elektrischer Ladung (von Elektronen) durch einen Tunnelstrom oder aktivierte heiße Elektronen, die durch den Oxidfilm 3 laufen, ausgeführt, weswegen der Oxidfilm 3 auch als Tunnelfilm bezeichnet wird. Elektrische Ladung, die durch den Oxidfilm 3 in das Floatgate 4 eingespeist wird, wird semipermanent in diesem gehalten, wenn kein spezielles elektrisches Feld angelegt wird. Daher fungiert der Flashspeicher als nichtflüchtiger Halbleiterspeicher.
Nachfolgend werden Beispiele zu speziellen Werten der angelegten Spannung beschrieben. Im Fall einer Datenschreiboperation durch Einspeisen heißer Elektronen wird z.B. eine hohe Spannung von 12 V an das Steuergate 6 angelegt, eine hohe Spannung von 6 V wird an den Drainbereich 1 angelegt, und die Spannung 0 wird an den Sourcebereich 2 angelegt. Dies ermöglicht es, dass sich zwischen dem Sourcebereich 2 und dem Drainbereich 1 ein Kanal bildet, so dass ein großer Strom durch diesen fließt (Elektronenwanderung vom Sourcebereich 2 zum Drainbereich 1). Nach der Wanderung vom Sourcebereich 2 zum Drainbereich 1 verfügt jedes Elektron aufgrund der an den Drainbereich 1 angelegten hohen Spannung über eine große Energie. Wenn ein Elektron über eine höhere Energie verfügt, als es der Energiebarriere eines Isolierfilms (Oxidfilm 3) entspricht, kann es in das Floatgate 4 wandern. Gemäß diesem Mechanismus bringt die Injektion von Elektronen in das Floatgate 4 eine Speicherzelle in einen Zustand mit geschriebenem Datenwert.
Andererseits wird im Fall eines Löschverfahrens mit negativer Spannung, das eines der Verfahren zum Abziehen von im Floatgate gespeicherten Elektronen in eine Quelle einer Speicherzelle ist, beispielsweise eine Spannung von –10 V an das Steuergate 6 angelegt, die Spannung Null wird an den Sourcebereich 2 angelegt, und der Drainbereich 1 wird in einen potenzialfreien Zustand (Zustand hoher Impedanz) gebracht. Dies ermöglicht es, dass Elektronen vom Floatgate 4 aufgrund des Tunneleffekts zum Sourcebereich 2 wandern, um dadurch den Datenwert in der Speicherzelle zu löschen.
Wie oben beschrieben, ist, um Daten-/Lösch-Operationen an einer Zelle eines Flashspeichers auszuführen, entweder eine positive oder eine negative Spannung, die höher als die normale Versorgungsspannung ist, erforderlich. Eine derartige hohe oder eine negative Spannung wird über eine Bitleitung, die mit dem Drain der Flashspeicherzelle verbunden ist, an diesen angelegt, und sie wird über eine Wortleitung, die mit dem Steuergate der Flashspeicherzelle verbunden ist, an dieses angelegt.
Wenn eine Datenschreiboperation ausgeführt wird, erzeugt die Ladungspumpschaltung PV1 z.B. eine Spannung von 12 V, die über einen Zeilendecodierer XD in einem ausgewählten Speicherblock an eine vorbestimmte Wortleitung angelegt wird, und die Ladungspumpschaltung PV2 erzeugt z.B. eine Spannung von 6 V, die über einen Spaltendecodierer YD im ausgewählten Speicherblock an eine vorbestimmte Bitleitung angelegt wird. Als Ergebnis dieses Vorgangs wird ein Datenwert in eine Speicherzelle eingeschrieben, an der sich die vorbestimmte Wortleitung und Bitleitung schneiden. In einem nicht ausgewählten Speicherblock werden durch die Ladungspumpschaltungen PV1 und PV2 keine Spannungen an die Wort- und Bitleitungen angelegt.
Jedoch sind bei der oben beschriebenen herkömmlichen Struktur die Ladungspumpschaltungen PV1 und PV2 mit den Zeilendecodierern XD bzw. den Spaltendecodierern YD aller Speicherblöcke verbunden, und daher wirkt auf jede der Ladungspumpschaltungen PV1 und PV2 eine große Last.
Demgemäß nimmt, wenn das Stromliefervermögen einer Ladungspumpschaltung gering ist, eine durch diese Ladungspumpschaltung an ein Speicherarray gelieferte Spannung ab, so dass die Datenschreibeigenschaften der Ladungspumpschaltung in Bezug auf das Speicherarray beeinträchtigt sind, was zu Problemen führt, so dass z.B. die Zeitperiode verlängert ist, die für eine Datenschreiboperation benötigt wird. Ferner werden ähnliche Probleme hinsichtlich einer Datenlöschoperation am Speicherarray verursacht.
Daher muss beim herkömmlichen nichtflüchtigen Halbleiterspeicher beim Vergrößern der Speicherkapazität die Größe einer Ladungspumpschaltung ebenfalls erhöht werden, wodurch die Fläche eines Halbleiterchips größer wird.
US2001/0000692 A1 offenbart ein Verfahren für eine VPX-Bankarchitektur, bei der ein Speicherarray in mindestens zwei Bänke aufgeteilt ist, wobei jede Bank über Speicherzellen verfügt. Jede Bank wird mit einer Versorgungsspannung versorgt.
Das im Recherchebericht genannte Dokument XP 010156390 offenbart einen 16M-Flashspeicher mit nur 3,3 V mit einem Zeilendecodiererschema, das in einer 0,4 μm-Doppelwannen-Doppelmetallisierungs-CMOS-Struktur ausgebildet ist.
Das im Recherchebericht genannte Dokument XP-002111031 offenbart eine Hochgeschwindigkeitsprogrammierung, ein Programmierverifizierverfahren, das für Flashspeicher mit niedriger Spannung geeignet ist.
EP 11766608 offenbart einen nichtflüchtigen Halbleiterspeicher und ein Testverfahren für einen solchen.
US 6222773 offenbart einen nichtflüchtigen Halbleiterspeicher, bei dem die Anzahl der Programmier- oder Löschbits mit Fortschreiten des Programmier- oder Löschvorgangs zunimmt.
ZUSAMMENFASSUNG DER ERFINDUNG
Gemäß der Erfindung ist ein nichtflüchtiger Halbleiterspeicher geschaffen, wie er im Anspruch 1 beansprucht ist.
Bei einer Ausführungsform der Erfindung enthält die mindestens eine interne Spannungserzeugungsschaltung eine Ladungspumpschaltung, und sie verfügt über eine Funktion zum Erzeugen einer Spannung, die höher als eine positive oder negative Versorgungsspannung ist.
Bei einer anderen Ausführungsform der Erfindung verfügt jede erste Schaltstufe über eine Funktion zum elektrischen Verbinden und Trennen der mindestens einen internen Spannungserzeugungsschaltung, um an diese selektiv eine Ausgangsspannung zu legen, wie sie durch die interne Spannungserzeugungsschaltung erzeugt wird.
Bei noch einer anderen Ausführungsform der Erfindung verfügt die Schalterauswählschaltung über eine Funktion zum Ausgeben eines Signals zum Auswählen mindestens einer der mehreren ersten Schaltstufen entsprechend einem von außen eingegebenen Adresssignal.
Bei noch einer anderen Ausführungsform der Erfindung besteht jede erste Schaltstufe aus einem p-Kanal-MOS-Transistor.
Bei noch einer anderen Ausführungsform der Erfindung besteht jede zweite Schaltstufe aus einem n-Kanal-MOS-Transistor.
Funktionen von Ausführungsformen der Erfindung werden nachfolgend beschrieben.
Eine zwischen einer internen Spannungserzeugungsschaltung (einer Ladungspumpschaltung) und einem Zeilen- oder einem Spaltendecodierer vorhandene erste Schaltstufe wird selektiv unter Verwendung einer Schalterauswählschaltung betrieben. Durch Verbinden der Ladungspumpschaltung nur mit einem unter einer Vielzahl von Speicherblöcken ausgewählten Speicherblock zum Anlegen der Ausgangsspannung der Ladungspumpschaltung an den ausgewählten Speicherblock ist es möglich, die an der Ladungspumpschaltung anliegende Last zu senken.
Um eine durch die Ladungspumpschaltung erzeugte hohe Spannung zu leiten, ohne ihr Potenzial abzusenken, ist es bevorzugt, als erste Schaltstufe einen p-Kanal-MOS-Transistor zu verwenden.
Ferner ist es durch Anbringen mehrerer zweiter Schaltstufen in solcher Weise, dass die Source oder der Drain jeder zweiten Schaltstufe mit einem Eingangsanschluss der ersten Schaltstufe verbunden ist und der andere Anschluss betreffend die Source und den Drain derselben geerdet ist, und der Zeilen- oder Spaltendecodierer geerdet ist, wenn die erste Schaltstufe elektrisch offen ist, möglich, die Last zu senken, wie sie an der mit dem Zeilen- oder Spaltendecodierer verbundenen Ladungspumpschaltung anliegt.
Da ein n-Kanal-MOS-Transistor über bessere Leiteigenschaften als ein p-Kanal-MOS-Transistor verfügt, ist es bevorzugt, als zweite Schaltstufe, die ein Transistor mit Massepotenzial als Sourcepotenzial ist, einen n-Kanal-MOS-Transistor zu verwenden.
Demgemäß bestehen Vorteile dadurch, dass ein nichtflüchtiger Halbleiterspeicher geschaffen ist, bei dem die an einer internen Spannungserzeugungsschaltung anliegende Last verringert werden kann, ohne dass Daten-Schreib/Lösch-Eigenschaften beeinträchtigt würden, so dass die Größe der internen Spannungserzeugungsschaltung minimal gehalten wird, wodurch eine Flächenvergrößerung eines Halbleiterchips verhindert ist.
Um die Erfindung leichter verständlich zu machen, werden nun spezielle Ausführungsformen derselben unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Blockdiagramm zum Veranschaulichen der Struktur eines nichtflüchtigen Halbleiterspeichers gemäß einer Ausführungsform der Erfindung.
2 ist ein Blockdiagramm zum Veranschaulichen der Struktur eines herkömmlichen nichtflüchtigen Halbleiterspeichers.
3 ist eine Schnittansicht zum Veranschaulichen der Struktur einer ty pischen Flashspeicherzelle.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Die 1 ist ein Blockdiagramm zum Veranschaulichen der Struktur eines Flashspeichers, bei dem es sich um eine Ausführungsform eines erfindungsgemäßen nichtflüchtigen Halbleiterspeichers handelt. Wie es in der 1 dargestellt ist, verfügt dieser Flashspeicher über eine Vielzahl von Speicherblöcken B1 und B2 (der Speicherblock B2 verfügt über dieselbe Struktur wie der Speicherblock B1, weswegen er nicht detailliert dargestellt ist), von denen jeder Folgendes aufweist: ein Speicherarray M1 mit einer Vielzahl von Speicherzellen; eine Vielzahl von Wortleitungen WL und Bitleitungen BL, die so vorhanden sind, dass sie einander schneiden, um eine Speicherzelle auszuwählen (im vorliegenden Fall verlaufen die Wortleitungen WL und die Bitleitungen BL orthogonal zueinander); einen Zeilendecodierer XD zum Auswählen einer Wortleitung WL entsprechend einem von außen eingegebenen Zeilenadresssignal; und ein Spaltendecodierer YD zum Auswählen einer Bitleitung BL entsprechend einem von außen eingegebenen Spaltenadresssignal. Im Speicherblock B1 ist der Zeilendecodierer XD mit einer Schaltstufe P1 verbunden, und der Spaltendecodierer YD ist mit einer Schaltstufe P2 verbunden. Im Speicherblock B2 ist der Zeilendecodierer XD mit einer Schaltstufe P3 verbunden, und der Spaltendecodierer YD ist mit einer Schaltstufe P4 verbunden. Die Schaltstufen P1 und P3 sind mit einer Ladungspumpschaltung PV1 zum Liefern einer Spannung verbunden, wie sie dazu erforderlich ist, Daten-Schreib/Lösch-Operationen an Speicherarrays M1 auszuführen. Die Schaltstufen P2 und P4 sind mit einer Ladungspumpschaltung PV2 verbunden. Eine durch jede der Ladungspumpschaltungen PV1 und PV2 erzeugte Spannung ist höher als eine Versorgungsspannung zum Ansteuern der Speicherarrays M1. Eine durch die Ladungspumpschaltung PV1 erzeugte Spannung wird über die Schaltstufe P1 an den Zeilendecodierer XD im Speicherblock B1 gelegt, und sie wird über die Schaltstufe P3 an den Zeilendecodierer XD im Speicherblock B2 gelegt. Eine durch die Ladungspumpschaltung PV2 erzeugte Spannung wird über die Schaltstufe PV2 an den Spaltendecodierer YD im Speicherblock B1 gelegt, und sie wird über die Schaltstufe P4 an den Spaltendecodierer YD im Speicherblock B2 gelegt. Obwohl nachfolgend ein Fall beschrieben wird, bei dem die Vielzahl von Speicherblöcken aus zwei Speicherblöcken B1 und B2 besteht, besteht für die Vielzahl von Speicherblöcken keine Einschränkung auf zwei Speicherblöcke, sondern als Vielzahl von Speicherblöcken können drei oder mehr Speicherblöcke verwendet werden.
Bei dieser Ausführungsform der Erfindung werden, um eine durch jede der Ladungspumpschaltungen PV1 und PV2 erzeugte hohe Spannung so zu leiten, dass der Potenzialpegel nicht abnimmt, p-Kanal-MOS-Transistoren als Schaltstufen P1–P4 verwendet.
Die Schaltstufen P1–P4 sind mit einer Schalterauswählschaltung SW für ihre selektive Aktivierung verbunden. Die Schalterauswählschaltung SW empfängt ein von außen eingegebenes Zeilenadresssignal, und sie gibt Blockauswählsignale BS1 und BS2 aus, um Ausgangsspannungen der Ladungspumpschaltungen PV1 und PV selektiv an die Speicherblöcke B1 und B2 zu legen. Es sei darauf hingewiesen, dass die Anzahl der auszugebenden Blockauswählsignale der Anzahl der Speicherblöcke entspricht, so dass z.B. dann, wenn M Speicherblöcke in einem Flashspeicher vorhanden sind, M Blockauswählsignale ausgegeben werden.
Bei dieser Ausführungsform der Erfindung wird als Zeilenadresssignal ein Adresssignal beschrieben, das von außen in die Schalterauswählschaltung SW eingegeben wird. Jedoch besteht für ein derartiges Adresssignal keine Einschränkung auf ein Zeilenadresssignal, sondern es kann ein Spaltenadresssignal oder eine Kombination aus Zeilen- und Spaltenadresssignalen sein.
Das Blockauswählsignal BS1 von der Schalterauswählschaltung SW wird in jedes Gate der Ladungspumpschaltung P1 und P2 eingegeben, wobei sein Pegel durch einen Pegelschieber LS1 verschoben wird. Das Blockauswählsignal BS2 von der Schalterauswählschaltung SW wird in jedes Gate der Schaltstufen P3 und P4 eingegeben, wobei sein Pegel durch den Pegelschieber LS1 verschoben wird. In diesem Fall wird ein invertierender Pegelschieber, der den Pegel eines Signals auf Grundlage eines stabilen Massepotenzials verschiebt, als Pegelverschieber LS1 verwendet, um zu gewährleisten, dass die Schaltstufen P1–P4, die p-Kanal-MOS-Transistoren sind, eingeschaltet werden.
Eine Schaltstufe N1 ist so vorhanden, dass ihr Gate zwischen die Anschlusspunkte der Schaltstufe P1 und des Pegelschiebers LS1 geschaltet ist. Die Schaltstufe N1 verfügt über eine mit Masse verbundene Source und einen Drain, der mit dem Drain der Schaltstufe P1 verbunden ist. Wenn die Schaltstufe P1 elektrisch offen ist, wird die Schaltstufe N1 in einen leitenden Zustand gebracht, um den Zeilendecodierer XD zu erden. Ferner ist eine Schaltstufe N2 so vorhanden, dass ihr Gate zwischen Anschlusspunkte der Schaltstufe P2 und des Pegelschiebers LS1 geschaltet ist. Die Schaltstufe N2 verfügt über eine mit Masse verbundene Source und einen Drain, der mit dem Drain der Schaltstufe P2 verbunden ist. Wenn die Schaltstufe P2 elektrisch offen ist, wird die Schaltstufe N2 in einen leitenden Zustand gebracht, um den Spaltendecodierer YD zu erden.
Als Nächstes wird eine spezielle Schaltstruktur des Zeilendecodierers XD beschrieben. Der Zeilendecodierer im Speicherblock B1 verfügt über denselben Aufbau wie derjenige im Speicherblock B2, und daher wird nachfolgend nur der Zeilendecodierer im Speicherblock B1 beschrieben.
Der Zeilendecodierer XD verfügt über p-Kanal-MOS-Transistoren Q1, Q2, ..., Qn, einen Adressendecodierer AD und mehrere Pegelschieber LS2, deren Anzahl der Anzahl der p-Kanal-MOS-Transistoren Q entspricht. n-Kanal-MOS-Transistoren G1, G1, ..., Gn sind so vorhanden, dass jeder derselben zwischen einen einzelnen Pegelschieber LS2 und einen einzelnen p-Kanal-MOS-Transistor Q geschaltet ist. Es sei darauf hingewiesen, dass n die Anzahl der Spalten, d.h. die Anzahl der Wortleitungen, in einem einzelnen Speicherblock bezeichnet.
Alle Sources der p-Kanal-MOS-Transistoren Q1–Qn sind mit einem Ausgangsanschluss der Schaltstufe P1 verbunden, und jeder Drain der p-Kanal-MOS-Transistoren Q1–Qn ist mit einer entsprechenden der Wortleitungen WL verbunden. Jedes von Signalen r1, r2, ... rn, wie sie durch Decodieren von von außen eingegebenen Zeilenadresssignalen unter Verwendung des Adressdecodierers AD erhalten werden, werden in ein entsprechendes der Gates der p-Kanal-MOS-Transistoren Q1, Q2, ... Qn eingegeben, wobei der Pegel jedes dieser Signale r1–rn durch einen Pegelschieber LS2 verschoben wird. Ähnlich wie beim Pegelschieber LS1 ist für den Pegelschieber LS2 ein invertierender Pegelschieber verwendet.
Die n-Kanal-MOS-Transistoren G1–Gn sind vorhanden, um nicht ausgewählte Wortleitungen zu erden. Der Grund dafür besteht darin, dass dann, wenn dasselbe Potenzial wie das einer ausgewählten Speicherzelle an nicht ausgewählte Speicherzellen angelegt wird, eine Gatestörung verursacht wird, wodurch die Zuverlässigkeit der Daten abnimmt. Ferner besteht der Grund dafür, weswegen n-Kanal-MOS-Transistoren verwendet werden, darin, dass sie hinsichtlich der Fähigkeit, ein Massepotenzial durchzulassen, hervorragend sind.
Als Nächstes werden Daten-/Lösch-Operationen am Speicherblock B1 beschrieben. Wenn die Datenschreiboperation ausgeführt wird, wird ein Zeilenadress signal von außen in die Schalterauswählschaltung SW eingegeben, damit das von ihr ausgegebene Blockauswählsignal BS1 aktiviert wird. Das Blockauswählsignal BS1 wird über den jeweiligen Pegelschieber LS1 in die Schaltstufe P1 und P2 eingegeben, um sie in einen leitenden Zustand zu bringen. Als Ergebnis dieses Vorgangs legen die Ladungspumpschaltungen PV1 und PV2 eine Spannung an den Zeilendecodierer XD bzw. den Spaltendecodierer YD an.
Z.B. erzeugt die Ladungspumpschaltung PV1 eine Spannung von 12 V, die über die Schaltstufe P1 und den Zeilendecodierer XD des Speicherblocks B1 an eine vorbestimmte Wortleitung angelegt wird, und die Ladungspumpschaltung PV2 erzeugt eine Spannung von 6 V, die über die Schaltstufe P2 und den Spaltendecodierer YD des Speicherblocks B1 an eine vorbestimmte Bitleitung angelegt wird. Im Ergebnis wird ein Datenwert in eine Speicherzelle eingeschrieben, an der die vorbestimmte Wortleitung und die vorbestimmte Bitleitung einander schneiden.
In diesem Fall wird im nicht ausgewählten Speicherblock B2 ein von der Schalterauswählschaltung SW ausgegebenes Blockauswählsignal BS2 nicht aktiviert, so dass sich die Schaltstufen P3 und P4 in einem nichtleitenden Zustand befinden. Daher wird an keine der Wortleitungen und Bitleitungen im Speicherblock B2 durch die Ladungspumpschaltungen PV1 und PV2 eine Spannung angelegt.
Wenn eine Datenlöschoperation ausgeführt wird, wird ein Zeilenadresssignal von außen in die Schalterauswählschaltung SW eingegeben, damit das von dieser ausgegebene Blockauswählsignal BS1 aktiviert wird. Das Blockauswählsignal BS1 wird über den jeweiligen Pegelschieber LS1 in die Schaltstufen P1 und P2 eingegeben, um sie in einen leitenden Zustand zu bringen. Als Ergebnis dieses Vorgangs legen die Ladungspumpschaltungen PV1 und PV2 eine Spannung an den Zeilendecodierer XD bzw. den Spaltendecodierer YD an.
Z.B. wird eine durch die Ladungspumpschaltung PV1 erzeugte und an die Schaltstufe P1 gelegte Spannung von –12 V von der Schaltstufe P1 ausgegeben, da das Blockauswählsignal BS1 über den Pegelschieber LS1 in das Gate der Schaltstufe P1 eingegeben wird, um diese einzuschalten. In ähnlicher Weise wird die durch die Schaltstufe P1 an die p-Kanal-MOS-Transistoren Q1–Qn gelegte Spannung von diesen ausgegeben, da die Adresssignale r1–rn am jeweils entsprechenden Gate der p-Kanal-MOS-Transistoren Q1–Qn über deren jeweilige Pegelschieber LS2 eingegeben werden, um sie einzuschalten. Genauer gesagt, werden eine Schwellenspannung des die Schaltstufe P1 bildenden p-Kanal-MOS-Transistors und eine Schwellenspannung eines entsprechenden der p-Kanal-MOS-Transistoren Q1–Qn im Zeilendecodierer XD zur von der Ladungspumpschaltung PV1 erzeugten Spannung von –12 V addiert, so dass eine Spannung von ungefähr –10 V, wie sie für die Datenlöschoperation benötigt wird, an jede Wortleitung WL im ausgewählten Speicherblock B1 gelegt wird. Die Ladungspumpschaltung PV2 erzeugt keine so hohe Spannung, wie sie von der Ladungspumpschaltung PV1 erzeugt wird, und daher ist, obwohl das Blockauswählsignal BS1 die Schaltstufe P2 des Speicherblocks B1 in einen leitenden Zustand bringt, ein Spaltenadresssignal während der Datenlöschoperation inaktiv, und daher werden alle Bitleitungen so gesteuert, dass sie in einen potenzialfreien Zustand gebracht sind. Im Ergebnis werden die Daten in allen Speicherzellen im Speicherblock B1 gelöscht.
In diesem Fall wird im nicht ausgewählten Speicherblock B2 das durch die Schalterauswählschaltung SW ausgegebene Blockauswählsignal BS2 nicht aktiviert, und eine Ausgangsspannung des Pegelschiebers LS1 nimmt den Wert 0 V ein, so dass die Schaltstufen P3 und P4 in einen nichtleitenden Zustand gebracht werden. Daher wird an keine der Wortleitungen im Speicherblock B2 durch die Ladungspumpschaltungen PV1 und PV2 eine Spannung angelegt.
Während der Daten-/Lösch-Operationen werden im nicht ausgewählten Speicherblock B2 alle vom Adressdecodierer AD ausgegebenen Signale auf einen niedrigen Pegel gebracht, und sie werden über einen entsprechenden der invertierenden Pegelschieber LS2 am jeweiligen n-Kanal-MOS-Transistor G1–Gn eingegeben, so dass diese in einen leitenden Zustand gebracht werden und alle Wortleitungen geerdet werden.
In diesem Fall ist, da die Ausgangsspannung der Ladungspumpschaltung PV1 nicht an den nicht ausgewählten Speicherblock B2 angelegt wird, wenn eine Datenschreiboperation am ausgewählten Speicherblock B1 ausgeführt wird, der Pegel eines Ausgangssignals jedes invertierenden Pegelschiebers LS2 im nicht ausgewählten Speicherblock B2 derselbe wie der einer durch die Ladungspumpschaltung PV2 angelegten Spannung oder einer Versorgungsspannung Vcc (nicht dargestellt). Wenn eine Datenlöschoperation am ausgewählten Speicherblock B1 ausgeführt wird, ist die Ausgangsspannung jedes invertierenden Pegelschiebers LS2 im nicht ausgewählten Speicherblock B2 eine positive Spannung (z.B. ungefähr 2 V bis 3 V), wodurch die n-Kanal-MOS-Transistoren G1–Gn in einen leitenden Zustand gebracht werden können.
Ferner werden im nicht ausgewählten Speicherblock B2 die Schaltstufen N1 und N2 in einen leitenden Zustand gebracht, und daher werden der Zeilendecodierer XD und der Spaltendecodierer YD geerdet, wodurch die an der Ladungspumpschaltung PV2 anliegende Last verringert wird.
In diesem Zustand ist die Kapazität der an der Ladungspumpschaltung PV1 anliegenden Last die Summe aus der parasitären Kapazität der Drains der Schaltstufen P1 und P3, der parasitären Kapazität der Drains der p-Kanal-MOS-Transistoren Q1, Q2, ..., Qn im Speicherblock B1, die aufgrund der Schaltstufe P1 elektrisch mit der Ladungspumpschaltung PV1 verbunden sind, und der Kapazität der Last, die an einer Wortleitung anliegt, die aufgrund des Leitungszustands eines der p-Kanal-MOS-Transistoren Q1–Qn ausgewählt ist. In diesem Fall befindet sich die Schaltstufe P3 in einem nichtleitenden Zustand, und daher sind die parasitäre Kapazität der p-Kanal-MOS-Transistoren Q1–Qn im Speicherblock B2 und die Kapazität der Last, die an den Wortleitungen WL anliegt, die mit den p-Kanal-MOS-Transistoren Q1–Qn im Speicherblock B2 verbunden sind, nicht in der Kapazität der Last enthalten, die an der Ladungspumpschaltung PV1 anliegt.
Wenn z.B. die Kanallänge L1 und die Kanalbreite W1 jedes der die Schaltstufen P1 und P2 bildenden p-Kanal-MOS-Transistoren 1 μm bzw. 180 μm betragen, ist die parasitäre Kapazität jeder der Schaltstufen P1 und P2 typischerweise so konzipiert, dass sie ungefähr 160 fF beträgt. Wenn die Kanallänge L2 und die Kanalbreite W2 jedes der p-Kanal-MOS-Transistoren Q1–Qn im Speicherblock B1 1 μm bzw. 40 μm beträgt, ist die parasitäre Kapazität jedes der p-Kanal-MOS-Transistoren Q1–Qn typischerweise so konzipiert, dass sie beispielsweise ungefähr 40 fF beträgt. Wenn die Kapazität der an einer einzelnen auszuwählenden Wortleitung liegenden Last 1,5 pF beträgt und die Anzahl (n) der Zeilen in einem Speicherblock n = 2048 beträgt, wird die Gesamtkapazität der an der Ladungspumpschaltung PV1 liegenden Last wie folgt erhalten: 160 fF × 2 (Blöcke) + 40 fF × 2048 + 1,5 pF = ungefähr 83,74 pF.
Demgegenüber ist dann, wenn der in der 1 dargestellte Flashspeicher die Schaltstufen P1 und P3 nicht enthält, wie im Fall des herkömmlichen Flashspeichers, obwohl die Kapazität der an den Schaltstufen P1 und P3 anliegenden Last ausgeschlossen ist, die an den p-Kanal-MOS-Transistoren Q1–Qn im Speicherblock B2 angelegte Last in der Gesamtkapazität der an der Ladungspumpschaltung PV1 liegenden Last enthalten, und daher wird die Gesamtkapazität der an der Ladungspumpschaltung PV1 liegenden Last wie folgt erhalten: 40 fF × 2048 × 2 (Blöcke) + 1,5 pF = ungefähr 165,34 pF.
Daher ist, gemäß dieser Ausführungsform, die Kapazität der an der Ladungspumpschaltung PV1 liegenden Last auf die Hälfte im Vergleich zu der beim herkömmlichen Flashspeicher verringert. Ferner ist es auf Grundlage derselben Lösung ersichtlich, dass dann, wenn die Anzahl (n) der mit der Ladungspumpschaltung PV1 verbundenen Speicherblöcke erhöht wird, die Kapazität der an der Ladungspumpschaltung PV1 liegenden Last auf 1/M im Vergleich zu der bei einem herkömmlichen Flashspeicher verringert ist.
Ferner enthält bei dieser Ausführungsform, ähnlich wie die Gesamtkapazität der an der Ladungspumpschaltung PV1 liegenden Last, die Gesamtkapazität der an der Ladungspumpschaltung PV2 liegenden Last die Kapazität der an den Schaltstufen P2 und P4 liegenden Last, die Kapazität der am Spaltendecodierer YD im Speicherblock B1, der aufgrund der Leitung der Schaltstufe P2 mit der Ladungspumpschaltung PV2 verbunden ist, liegenden Last, und der Kapazität der Last, die an einer durch den Spaltendecodierer YD ausgewählten Bitleitung liegt. In diesem Fall befindet sich die Schaltstufe P4 in einem nichtleitenden Zustand, und daher sind die Kapazität der am Spaltendecodierer YD im Speicherblock B2 liegenden Last und die Kapazität der an jeder mit dem Spaltendecodierer YD verbundenen Bitleitung liegenden Last nicht in der Gesamtkapazität der an der Ladungspumpschaltung PV2 liegenden Last enthalten.
Demgegenüber ist dann, wenn der in der 1 dargestellte Flashspeicher die Schaltstufen P2 und P4 nicht enthält, wie im Fall des herkömmlichen Flashspeichers, obwohl die Kapazität der an den Schaltstufen P2 und P4 liegenden Last ausgeschlossen ist, die am Spaltendecodierer YD im Speicherblock B2 liegende Last in der Gesamtkapazität der an der Ladungspumpschaltung PV2 liegenden Last enthalten. In diesem Fall ist die Kapazität der am Spaltendecodierer YD liegenden Last überwältigend größer als die der an den Schaltstufen P2 und P4 liegenden Last, so dass die Gesamtkapazität der an der Ladungspumpschaltung PV2 liegenden Last auf ungefähr 1/M im Vergleich zu dem beim herkömmlichen Flashspeicher verringert ist.
Wie oben beschrieben, ist es bei dieser Ausführungsform durch Verbinden der Ausgangsanschlüsse der Ladungspumpschaltungen nur mit entsprechenden Decodierern, die gemäß Minimalerfordernissen in einem Speicherblock ausgewählt sind, statt an den Speicherblock, möglich, die an den Ausgangsanschlüssen der Ladungspumpschaltungen liegende Last deutlich zu senken. In diesem Fall ist die an den Schaltstufen liegende Last beträchtlich kleiner als die an den Decodierern liegende, obwohl alle Schaltstufen mit jeder der Ladungspumpschaltungen verbunden sind. Daher kann, im Vergleich zum herkömmlichen Flashspeicher, die an jeder der Ladungspumpschaltungen liegende Last deutlich gesenkt werden, und wenn die Anzahl der mit jeder der Ladungspumpschaltungen verbundenen Speicherblöcke M ist, ist die an jeder der Ladungspumpschaltungen liegende Last auf ungefähr 1/M verringert.
Die Größe der Ladungspumpschaltung hängt stark von der Gesamtfläche eines in ihr enthaltenen Kondensators ab. Die Gesamtfläche des Kondensators ist grob proportional zur Kapazität der anzusteuernden Last, und daher kann, wenn die Kapazität der Last auf ungefähr 1/M verringert wird, die Größe der Ladungspumpschaltung auf ungefähr 1/M verringert werden.
Wie es oben detailliert beschrieben ist, ist es gemäß der Erfindung möglich, Decodierer in einem Speicherblock als Minimalerfordernis aus allen Speicherblöcken auszuwählen, um ein Ausgangssignal einer entsprechenden der Ladungspumpschaltungen zu liefern, und daher reicht es für jede der Ladungspumpschaltungen aus, nur die Minimalanzahl erforderlicher Lasten zu betreiben.
Obwohl die Größe einer Ladungspumpschaltung, wie sie bei einem herkömmlichen Speicher verwendet wird und dazu erforderlich ist, Daten-Lese/Schreib-Löschoperationen am herkömmlichen Speicher auszuführen, weiter zunimmt, während die Speicherkapazität von Speichern täglich zunimmt, ist es, gemäß der Erfindung, wenn ein Speicher in M Speicherblöcke unterteilt wird, möglich, die durch die Ladungspumpschaltung in einem Halbleiterchip belegte Fläche auf ungefähr 1/M im Vergleich zum herkömmlichen Speicher zu verringern. Ferner ist es selbst dann, wenn die Speicherkapazität eines Speichers erhöht wird, durch Erhöhen der Anzahl der Blöcke im Speicher, um die Kapazität für einen Block zu fixieren, möglich, eine Zunahme der Größe der Ladungspumpschaltung zu unterdrücken.
Ferner wird durch Ausbilden der Ladungspumpschaltungen mit gleichmäßiger Größe die angesteuerte Last verringert, und daher ist es möglich, die Zeitperiode zu verkürzen, die für das Erreichen eines vorgegebenen Potenzials benötigt wird, wodurch die Zeitperiode verkürzt wird, die zum Ausführen von Daten-Schreib/Lösch-Operationen benötigt wird.
Dies verbessert die Betriebseffizienz der Ladungspumpschaltung, und daher kann der Energieverbrauch gesenkt werden, und ferner ist es möglich, die Herstellkosten aufgrund eines Effekts durch Verringern der Fläche eines Chips zu senken.

Claims

Nichtflüchtiger Halbleiterspeicher mit: – mehreren Speicherblöcken (B1, B2) mit jeweils einem Speicherarray (M1) mit mehreren Speicherzellen, mehreren Wortleitungen (WL) und Bitleitungen (BL), die so vorhanden sind, dass sie einander schneiden, um eine Speicherzelle auszuwählen, einem Zeilendecodierer (XD) zum Auswählen der Wortleitung entsprechend einem von außen eingegebenen Zeilenadresssignal, einem Spaltendecodierer (YD) zum Auswählen der Bitleitung entsprechend einem von außen eingegebenen Spaltenadresssignal; und – mindestens einer Schaltung (PV1) zum Erzeugen einer internen Spannung zum Liefern einer Spannung, die dazu erforderlich ist, Daten-Schreib/Lösch-Operationen am Speicherarray (M1) auszuführen; – wobei mehrere erste Schaltstufen (P1–P4) so vorhanden sind, dass jede derselben zwischen der mindestens einen Schaltung (PV1) zum Erzeugen einer internen Spannung und dem Zeilendecodierer (XD) oder dem Spaltendecodierer (YD) vorhanden ist; – eine Schalterauswählschaltung (SW) vorhanden ist, um die mehreren ersten Schaltstufen (P1–P4) selektiv zu betreiben; und – wobei es die ersten Schaltstufen ermöglichen, die Spannung von der Schaltung zum Erzeugen einer internen Spannung nur an eine Untergruppe der Blöcke auf einmal anzulegen; dadurch gekennzeichnet, dass mehrere zweite Schaltstufen (N1, N2) so vorhanden sind, dass eine Source oder ein Drain jeder zweiten Schaltstufe (N1, N2) mit einem Ausgangsanschluss einer entsprechenden der mehreren ersten Schaltstufen (P1–P4) verbunden ist, die zwischen der mindestens einen Schaltung (PV1) zum Erzeugen einer internen Spannung und dem Zeilendecodierer (XD) oder dem Spaltendecodierer (YD) vorhanden sind, wobei betreffend die Source und den Drain derselben der andere Anschluss geerdet ist, und wobei jede zweite Schaltstufe (N1, N2) über eine Funktion zum Erden eines Verbindungspunkts zwischen dem Zeilendecodierer (XD) oder dem Spaltendecodierer (YD) und der entsprechenden der mehreren ersten Schaltstufen verfügt, wenn die entsprechende der mehreren ersten Schaltstufen elektrisch abgetrennt ist.
Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, bei dem die mindestens eine Schaltung (PV1) zum Erzeugen einer internen Spannung über eine Ladungspumpenschaltung verfügt und sie eine Funktion zum Erzeugen einer Spannung, die höher als eine positive oder negative Versorgungsspannung ist, aufweist.
Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, bei dem jede erste Schaltstufe (P1–P4) eine Funktion zum elektrischen Verbinden und Trennen der mindestens einen Schaltung (PV1) zum Erzeugen einer internen Spannung mit dem Speicherblock (B1, B2) aufweist, um eine durch die Schaltung (PV1) zum Erzeugen einer internen Spannung gelieferte Ausgangsspannung selektiv an den Speicherblock (B1, B2) zu legen.
Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, bei dem die Schalterauswählschaltung (SW) eine Funktion zum Ausgeben eines Signals zum Auswählen mindestens einer der mehreren ersten Schaltstufen (P1–P4) entsprechend einem von außen eingegebenen Adresssignal aufweist.
Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, bei dem jede erste Schaltstufe (P1–P4) aus einem p-Kanal-MOS-Transistor besteht.
Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, bei dem jede zweite Schaltstufe (N1, N2) aus einem n-Kanal-MOS-Transistor besteht.