JP3622697B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子を備えたメモリセルにて構成される不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体装置として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ −Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは−Ｓｕｂｓｔｒａｔｅ）型が知られている。
【０００３】
このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Ｙ．Ｈａｙａｓｈｉ，ｅｔ ａｌ，２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐ．１２２−ｐ．１２３）に開示されている。この文献には、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子（ＭＯＮＯＳメモリセル）を備えたツインＭＯＮＯＳフラッシュメモリセルが開示されている。すなわち、１つのフラッシュメモリセルが、電荷のトラップサイトを２つ有している。このような構造を有する複数のツインＭＯＮＯＳフラッシュメモリセルを行方向及び列方向にそれぞれ複数配列させて、メモリセルアレイ領域が構成される。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、ビット線を取り出すためのコンタクト部を形成しやすく、かつ、コントロールゲートの抵抗を低減することができる、不揮発性半導体記憶装置を提供することにある。
【０００５】
【課題を解決するための手段】
（Ａ）本発明の第１の不揮発性半導体記憶装置は、１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するメモリセルを、相交差する第１及び第２の方向にそれぞれ複数配列してなるメモリセルアレイ領域を有する。
【０００６】
複数のメモリセルの群にそれぞれ接続されて第１の方向に延びる複数のビット線が設けられている。
【０００７】
複数のビット線の各々の両側に、第２の方向で隣接する２つのメモリセルに接続される第１のコントロールゲートおよび第２のコントロールゲートが設けられている。複数のビット線の各々の両側に設けられた第１および第２のコントロールゲートは、端部同士がそれぞれ接続された２つの連続部を有する。
【０００８】
複数のビット線の各々は、一方の端部が、第２の方向で隣り合うビット線の端部より第１方向で外側に突出した突出部を有する。突出部は、複数のメモリセル群が設けられた領域におけるビット線の幅よりも広い幅広領域を有する。
【０００９】
本発明の第１の不揮発性半導体記憶装置によれば、次の作用効果を奏することができる。
【００１０】
（１）各突出部は、メモリセル群が設けられている領域におけるビット線の幅よりも広い幅広領域を有する。このため、突出部において、ビット線を引き出すためのコンタクト部を形成し易い。
【００１１】
（２）第１のコントロールゲートと第２のコントロールゲートとは、端部同士がそれぞれ連続した２つの連続部を有している。これにより、第１および第２のコントロールゲートの片側の端部のみしか連続部を設けていない場合に比べて、コントロールゲートの抵抗をほぼ半分にすることができる。
【００１２】
本発明の一態様として、偶数のビット線は、一方の端部が、奇数のビット線の端部より第１方向で外側に突出し、奇数のビット線は、他方の端部が、偶数のビット線の端部より第１方向で外側に突出していることができる。これにより、後述するように、メモリセルの集積度を向上させることができる。
【００１３】
（Ｂ）本発明の第２の半導体記憶装置は、１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するメモリセルを、相交差する第１及び第２の方向にそれぞれ複数配列してなるメモリセルアレイ領域を有する。
【００１４】
メモリセルアレイ領域は、第１の方向で分割された各領域内にてそれぞれ複数のメモリセル群を有する複数のブロック領域を有する。
【００１５】
複数のブロック領域の各々には、複数のメモリセル群にそれぞれ接続されて第１の方向に延びる複数のサブビット線が設けられ、複数のブロック領域に亘ってそれぞれ第１の方向に延在形成され、複数のブロック領域内の複数のサブビット線の各々に共通接続される複数のメインビット線が設けられている。
【００１６】
複数のサブビット線の各々の両側に、第２の方向で隣接する２つのメモリセルに接続される第１のコントロールゲートおよび第２のコントロールゲートが設けられている。複数のサブビット線の各々の両側に設けられた第１および第２のコントロールゲートは、端部同士がそれぞれ接続された２つの連続部を有する。
【００１７】
複数のサブビット線の各々は、一方の端部が、第２の方向で隣り合うサブビット線の端部より第１方向で外側に突出した突出部を有する。突出部は、複数のメモリセル群が設けられた領域におけるサブビット線の幅よりも広い幅広領域を有する。
【００１８】
本発明の第２の不揮発性半導体記憶装置によれば、次の作用効果を奏することができる。
【００１９】
（１）各突出部は、メモリセル群が設けられている領域におけるサブビット線の幅よりも広い幅広領域を有する。このため、突出部において、サブビット線を引き出すためのコンタクト部を形成し易い。
【００２０】
（２）本発明の第１の不揮発性半導体記憶装置の作用効果（２）と同様の作用効果を奏することができる。
【００２１】
本発明の一態様として、偶数のサブビット線は、一方の端部が、奇数のサブビット線の端部より第１方向で外側に突出し、奇数のサブビット線は、他方の端部が、偶数のサブビット線の端部より第１方向で外側に突出していることができる。これによれば、後述する理由で、メモリセルの集積度を向上させることができる。
【００２２】
本発明の一態様として、複数のサブビット線として、第１の方向で隣接する２つのブロック領域内に配置される一方を第１サブビット線とし、他方を第２サブビット線としたとき、同一のメインビット線に接続される第１および第２サブビット線の突出部同士は、対向するように設けることができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２４】
（メモリセル構造）
図１は不揮発性半導体記憶装置の一断面を示し、図２はその等価回路図である。図１において、１つのメモリセル１００は、Ｐ型ウェル１０２上にゲート絶縁膜を介して例えばポリサイドにて形成されたワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂと、第１，第２のメモリ素子（ＭＯＮＯＳメモリセル）１０８Ａ，１０８Ｂとを有する。
【００２５】
第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成され、ワードゲート１０４とはそれぞれ電気的に絶縁されている。
【００２６】
第１，第２のメモリ素子１０８Ａ，１０８Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂの一つと、Ｓに相当するＰ型ウェル１０２との間に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層することで構成される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することができる。
【００２７】
このように、１つのメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有し、第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂにて一つのワードゲート１０４を共用している。
【００２８】
この第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトとして機能する。第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。
【００２９】
図１及び図２に示すように、行方向（図１及び図２の第２の方向Ｂ）に間隔をおいて配列された複数のワードゲート１０４は、ポリサイドなどで形成される１本のワード線ＷＬに共通接続されている。
【００３０】
また、図１に示すコントロールゲート１０６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の方向Ａ）に沿って延び、列方向に配列される複数のメモリセル１００にて共用される。よって、符号１０６Ａ，１０６Ｂをコントロールゲート線とも称する。
【００３１】
ここで、［ｉ］番目のメモリセル１００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋１］番目のメモリセル１００［ｉ＋１］のコントロールゲート線１０６Ａとには、例えばワードゲート，コントロールゲート，ワード線よりも上層の第１層の金属層で形成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が接続されている。
【００３２】
Ｐ型ウェル１０２には、［ｉ］番目のメモリセル１００［ｉ］のＭＯＮＯＳメモリセル１０８Ｂと、［ｉ＋１］番目のメモリセル１００［ｉ＋１］のＭＯＮＯＳメモリセル１０８Ａとに共用される［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられている。
【００３３】
これらの不純物層１１０［ｉ］，［ｉ＋１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ型不純物層で、列方向（図１の紙面に垂直な第１の方向Ａ）に沿って延び、列方向に配列される複数のメモリセル１００にて共用されるサブビット線として機能する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］などをビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とも称する。
【００３４】
（メモリセルからのデータ読み出し）
一つのメモリセル１００は、図２に示すように、ワードゲート１０４により駆動されるトランジスタＴ２と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂによりそれぞれ駆動されるトランジスタＴ１，Ｔ３とを直列に接続したものと模式化することができる。
【００３５】
メモリセル１００の動作を説明するに際して、図３に示すように、隣接する２つのメモリセル１００［ｉ］，［ｉ＋１］の各所の電位の設定についてまず説明する。図３は、メモリセル１００［ｉ］のワードゲート１０４の右側のＭＯＮＯＳメモリセル１０８Ｂからのデータ読み出しについて説明する図である。
【００３６】
この場合、メモリセル１００［ｉ］と同じ行にある各ワードゲート１０４にＶｄｄ（例えば１．８Ｖ）を印加して、各トランジスタＴ２をオンさせる。また、メモリセル１００［ｉ］の左側のコントロールゲート１０６Ａに、サブコントロールゲート線ＳＣＧ［ｉ］を介してオーバライド電圧（例えば３Ｖ）を印加して、ＭＯＮＯＳメモリセル１０８Ａに相当するトランジスタＴ１をオンさせる。メモリセル１００［ｉ］の右側のコントロールゲート１０６Ｂの電位ＶＣＧとして、読み出し電圧Ｖｒｅａｄ（例えば１．５Ｖ）を印加する。
【００３７】
このとき、ワードゲート１０４の右側のＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されていたか否かで、ＭＯＮＯＳメモリセル１０８Ｂに相当するトランジスタＴ３の動作は以下のように分かれる。
【００３８】
図４は、メモリセル１００［ｉ］の右側のコントロールゲート１０６Ｂへの印加電圧と、それによって制御されるＭＯＮＯＳメモリセル１０８Ｂに相当するトランジスタＴ３のソース−ドレイン間に流れる電流Ｉｄｓとの関係を示している。
【００３９】
図４に示すように、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されていない場合には、コントロールゲート電位ＶＣＧが低いしきい値電圧Ｖｌｏｗを超えると電流Ｉｄｓが流れ始める。これに対して、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されている場合には、コントロールゲート電位ＶＣＧが高いしきい値電圧Ｖｈｉｇｈを超えない限り電流Ｉｄｓが流れ始めない。
【００４０】
ここで、データ読み出し時にコントロールゲート１０６Ｂに印加される電圧Ｖｒｅａｄは、２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ中間電圧に設定されている。
【００４１】
従って、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されていない場合には電流Ｉｄｓが流れ、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されている場合には電流Ｉｄｓが流れないことになる。
【００４２】
ここで、データ読み出し時にはサブビット線ＳＢＬ［ｉ］（不純物層１１０［ｉ］）の電位ＶＤ［ｉ］をセンスアンプに、サブビット線ＳＢＬ［ｉ＋１］（不純物層１１０［ｉ＋１］）の電位ＶＤ［ｉ＋１］を０Ｖにそれぞれ設定しておく。こうすると、ＭＯＮＯＳメモリ素子１０８Ｂ（選択サイド）に電荷が蓄積されていない場合には電流Ｉｄｓが流れるため、オン状態のトランジスタＴ１，Ｔ２を介して、対向サイドのビット線ＢＬ［ｉ］に例えば２５μＡ以上の電流が流れる。これに対し、ＭＯＮＯＳメモリ素子１０８Ｂ（選択サイド）に電荷が蓄積されている場合には電流Ｉｄｓが流れないため、トランジスタＴ１，Ｔ２がオン状態であっても、対向サイドのビット線ＢＬ［ｉ］に流れる電流は例えば１０ｎＡ未満となる。よって、対向サイドのビット線ＢＬ［ｉ］に流れる電流をセンスアンプにて検出することで、ツインメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０８Ｂ（選択サイド）からのデータ読み出しが可能となる。
【００４３】
なお、メモリセル１００［ｉ＋１］でもトランジスタＴ１，Ｔ２はオンしているが、トランジスタＴ３のコントロールゲート電位ＶＣＧは０Ｖとされ、図３の２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈの双方より電位ＶＣＧが低いので、メモリセル１００［ｉ＋１］にてソース−ドレイン電流は流れることがない。よって、メモリセル１００［ｉ＋１］でのデータ蓄積状況が、メモリセル１００［ｉ］からのデータ読み出しに悪影響を与えることがない。
【００４４】
メモリセル１００［ｉ］の左側のＭＯＮＯＳメモリセル１０８Ａからデータを読み出すには、メモリセル１００［ｉ−１］，［ｉ］の各所の電位を、上記と同様に設定すればよい。
【００４５】
（メモリセルのプログラミング）
図５は、メモリセル１００［ｉ］のワードゲード１０４の右側のＭＯＮＯＳメモリセル１０８Ｂのデータプログラミングについて説明する図である。なお、このデータプログラミング動作の前には、後述するデータ消去動作が実施されている。
【００４６】
図５では、図３と同じく、サブコントロールゲート線ＳＣＧ［ｉ］の電位はオーバライド電位（例えば２．５Ｖ）とされ、サブコントロールゲート線ＳＣＧ［ｉ＋２］の電位は０Ｖとされている。各ワードゲート１０４の電位は、ワード線ＷＬによって、電源電圧Ｖｄｄより低い例えば１．０Ｖ程度のプログラム用ワード線選択電圧に設定される。また、メモリセル１００［ｉ＋１］の右側のコントロールゲート１０８Ｂの電位は、サブコントロールゲート線ＳＣＧ［ｉ＋１］を介して、図４に示す書き込み電位Ｖｗｒｉｔｅ（例えば５．５Ｖ）に設定される。［ｉ＋１］番目の不純物層１１０［ｉ＋１］（サブビット線ＳＢＬ［ｉ＋１］）の電位ＶＤ［ｉ＋１］は例えば５Ｖに設定され、［ｉ］番目の不純物層１１０［ｉ］（ビット線ＢＬ［ｉ］）の電位ＶＤ［ｉ］は例えばプログラム電流５μＡ流したときの電圧（０〜１Ｖ）に設定される。
【００４７】
こうすると、メモリセル１００［ｉ］のトランジスタＴ１，Ｔ２がそれぞれオンして、不純物層１１０［ｉ］に向けて電流Ｉｄｓが流れる一方で、ＭＯＮＯＳメモリセル１０８ＢのＯＮＯ膜１０９にはチャンネルホットエレクトロン（ＣＨＥ）がトラップされる。こうして、ＭＯＮＯＳメモリセル１０８Ｂのプログラミング動作が実施されて、データの「０」または「１」が書き込まれる。
【００４８】
（メモリセルのデータ消去）
図６は、ワード線ＷＬに接続された２つのメモリセル１００［ｉ］，［ｉ＋１］のデータ消去について説明する図である。
【００４９】
図６では、各ワードゲート１０４の電位は、ワード線ＷＬによって例えば０Ｖに設定され、サブコントロールゲート線ＳＣＧ［ｉ］，［ｉ＋１］，［ｉ＋２］によって、コントロールゲート１０６Ａ，１０６Ｂの電位は例えば−１〜−３Ｖ程度（第１の消去用高電位）に設定される。さらに、不純物層（ビット線）１１０［ｉ］，［ｉ＋１］，［ｉ＋２］の各電位は、Ｐ型ウェル電位と等しい４．５〜５Ｖ（第２の消去用高電位）に設定される。
【００５０】
こうすると、各ＭＯＮＯＳメモリセル１０８Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた電子は、金属（Ｍ）に印加された第１の消去用高電位と、シリコン（Ｓ）に印加された第２の消去用高電位とで形成される電界により、トンネル効果により抜かれて消去される。これにより、複数メモリセルにて同時にデータ消去が可能となる。なお、消去動作としては、上述のものとは異なり、ビット線となる不純物層の表面のバンド−バンドトンネリングによりホットホールを形成し、蓄えられていたエレクトロンを消去するものであっても良い。
【００５１】
（不揮発性半導体記憶装置の全体構成）
上述のメモリセル１００を用いて構成される不揮発性半導体記憶装置の全体構成について、図７（Ａ）〜図７（Ｅ）を参照して説明する。
【００５２】
図７（Ａ）は１チップの不揮発性半導体記憶装置の平面レイアウト図であり、ワード線駆動部２０１を挟んだ左右のメモリセルアレイ領域２００Ａ，２００Ｂは、例えば３２個のセクタ領域２１０にそれぞれ分割されている。１チップの不揮発性半導体記憶装置としては、第０〜第６３のセクタ領域２１０を有する。
【００５３】
３２個のセクタ領域２１０は、図７（Ａ）に示すように左右のメモリセルアレイ領域２００Ａ，２００Ｂを第２の方向（行方向）Ｂでそれぞれ分割したもので、各セクタ領域２１０は第１の方向（列方向）Ａを長手方向とする縦長形状を有する。データ消去の最小単位がセクタ領域２１０であり、セクタ領域２１０内の記憶データは一括消去される。
【００５４】
左右のメモリアレイ領域２００Ａ，２００Ｂの各々は、例えば４Ｋ本のワード線ＷＬと２Ｋ本のビット線ＢＬを有する。ここで、本実施の形態では１本のビット線ＢＬに２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂが接続されるため、２Ｋ本のビット線ＢＬは４Ｋｂｉｔの記憶容量を意味する。図７（Ａ）の不揮発性半導体記憶装置は左右のメモリアレイ領域２００Ａ，２００Ｂを有するため、メモリ全体として（４Ｋ本のワード線ＷＬ）×（２Ｋ本のビット線ＢＬ）×２×２で定義される記憶容量を有する。各セクタ領域２１０の記憶容量はメモリ全体の記憶容量の１／６４であり、（４Ｋ本のワード線ＷＬ）×（６４本のビット線ＢＬ）×２で定義される記憶容量を有する。
【００５５】
図７（Ｂ）は、図７（Ａ）に示す不揮発性半導体記憶装置の一つのセクタ領域２１０の詳細を示している。図７（Ｂ）に示すように、各セクタ領域２１０は第２の方向にて分割され、１６ビットのデータをリード・ライト可能にＩ／Ｏ０〜Ｉ／Ｏ１５用のメモリブロック（入出力ビットに対応したメモリブロック）２１４を有している。
【００５６】
各メモリブロック２１４は、図７（Ｂ）に示すように、４ｋ（４０９６）本のワード線ＷＬを有する。図７（Ｃ）に示すように、セクタ領域２１０は、第１の方向Ａにて８個のラージブロック２１２に分割されている。この各ラージブロック２１２は、図７（Ｄ）に示すように、第１の方向Ａにて８個のスモールブロック２１５に分割されている。
【００５７】
各スモールブロック２１５は、図７（Ｅ）に示すように、６４本のワード線ＷＬを有する。そして、各スモールブロック２１５は、行方向に沿って配列された１６個のスモールメモリブロック２１６により構成されている。
【００５８】
よって、一つのラージブロック２１２に配されるワード線ＷＬの総数（冗長用も含む）は、６４本×８スモールブロック＝５１２本となる。このため、一つのセクタ領域２１０に配されるワード線ＷＬの総数は、５１２（本）×８（ラージブロック）＝４０９６本となる。
【００５９】
（セクタ領域の詳細）
図８は、図７（Ａ）に示すセクタ領域０およびＣＧドライバの詳細を示している。
【００６０】
図８に示すように、一つのセクタ領域０内にはスモールメモリブロック２１６が列方向に６４個配列され、１６ビットの入出力を行うために、１６個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のスモールメモリブロック２１６が行方向に配列されている。
【００６１】
行方向に配列された１６個のスモールメモリブロック２１６の１６本のサブコントロールゲート線ＳＣＧ０が、行方向に延びる例えば第２層の金属配線Ｍ０に共通接続されている。同様に、１６本のサブコントロールゲート線ＳＣＧ１は金属配線Ｍ１に、１６本のサブコントロールゲート線ＳＣＧ２は金属配線Ｍ２に、１６本のサブコントロールゲート線ＳＣＧ３は金属配線Ｍ３にそれぞれ共通接続されている。
【００６２】
このセクタ領域０のコントロールゲート駆動部であるＣＧドライバ３００が設けられている。このＣＧドライバ３００から列方向に延びる４本のメインコントロールゲート線ＭＣＧ０〜ＭＣＧ３が設けられ、これらは例えば第３層の金属配線により形成されている。
【００６３】
図９は、相隣り合うセクタ領域０とセクタ領域１との関係を示している。セクタ領域０とセクタ領域１とはワード線ＷＬが共用されるが、メインコントロールゲート線ＭＣＧ及びメインビット線ＭＢＬはそれぞれ独立して設けられている。特に図９では、セクタ領域０に対応するＣＧドライバ３００と、セクタ領域１に対応するＣＧドライバ３０１とが示され、ＣＧドライバはセクタ領域毎に独立して設けられている。
【００６４】
また、セクタ０を例に挙げれば、スモールメモリブロック２１６毎に配置された複数のサブコントロールゲート線ＳＣＧ０はメインコントロールゲート線ＭＣＧ０に共通接続されている。このメインコントロールゲート線ＭＣＧ０からサブコントロールゲート線ＳＣＧ０に至る各経路途中には、ゲート回路は配置されていない。以上のことは、セクタ領域０以外の他のセクタ領域でも同様である。
【００６５】
（スモールメモリブロックの構成）
以下、スモールメモリブロック２１６を具体的に説明する。図１０は、スモールメモリブロックを含むメモリセルアレイ領域におけるメモリセル群とその配線とを説明するための回路概略図である。図１１は、図１０に示すメモリセルアレイ領域内でのサブビット線と、メインビット線との関係を明確に示す回路配線図である。
【００６６】
スモールメモリブロック２１６は、メモリセル１００を列方向に例えば６４個、行方向に例えば４個配列したものである。一つのスモールメモリブロック２１６には、例えばサイドウオール状のポリシリコンである４本のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と、データの入出力線である４本のサブビット線ＳＢＬ０〜ＳＢＬ３と、６４本のワード線ＷＬとが接続されている。
【００６７】
ここで、偶数のコントロールゲート線ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２列）の複数メモリセルの各々の第２のサブコントロールゲート１０６Ｂと奇数列（第１列または第３列）の複数メモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。同様に、奇数のサブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇数列（第１列または第３列）の複数メモリセルの各々の第２のコントロールゲート１０６Ｂと偶数列（第２列または第４列）の複数メモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。
【００６８】
各サブビット線ＳＢＬ０〜ＳＢＬ３は、第１の方向（列方向）Ａに沿って伸び、かつ、両サイドに設けられた複数のメモリセル群と共通接続されている。複数のサブビット線ＳＢＬ０〜ＳＢＬ３の各々は、複数のメインビット線ＭＢＬ０〜ＭＢＬ４の各一つに接続されている。
【００６９】
サブビット線ＳＢＬとメインビット線ＭＢＬとの接続箇所には、図１０および図１１に示すように、サブビット線ＳＢＬとメインビット線ＭＢＬとの接続／非接続を選択する選択スイッチング素子Ｑが設けられている。選択スイッチング素子Ｑは、サブビット線ＳＢＬの端部に設けられている。選択スイッチング素子Ｑは、選択信号線ＢＬＳの電位に基づいて、オン／オフする。選択スイッチング素子Ｑがオンすると、選択されたスモールメモリブロック２１６において、サブビット線ＳＢＬとメインビット線ＭＢＬとが導通状態となる。また、非選択のスモールメモリブロック２１６におけるサブビット線ＳＢＬは、フローティング状態となる。
【００７０】
複数の選択スイッチング素子Ｑの各々は、偶数本目のサブビット線ＳＢＬ０，ＳＢＬ２の一端と、奇数本目のサブビット線ＳＢＬ１，ＳＢＬ３の他端とに接続されている。すなわち、偶数本目のサブビット線ＳＢＬ０，２の選択スイッチング素子Ｑと、奇数本目のサブビット線ＳＢＬ１，ＳＢＬ３の選択スイッチング素子Ｑとは、互いに逆側の端部に設けられている。
【００７１】
第１の方向Ａで隣接する２つのスモールメモリブロック２１６内に配置される一方を第１選択トランジスタＱ１とし、他方を第２選択トランジスタＱ２としたとき、同一のメインビット線ＭＢＬに接続される第１の方向Ａで隣り合う第１および第２選択トランジスタＱ１，Ｑ２は、隣接して設けられている。
【００７２】
以下、この項における特徴点を説明する。
【００７３】
（１）サブビット線ＳＢＬは、メインビット線ＭＢＬと選択トランジスタＱを介して接続されている。このため、選択されたサブビット線ＳＢＬとメインビット線ＭＢＬとを導通状態にさせ、非選択のサブビット線ＳＢＬとそのメインビット線ＭＢＬとを非導通状態にすることができる。その結果、読み出し・書き込み時のビット線ＢＬの配線容量を減らすことができ、読み出し・書き込み時においてメモリセルに対するアクセスをより速くすることができる。
【００７４】
（２）複数の選択スイッチング素子Ｑは、偶数本目のサブビット線ＳＢＬ０，ＳＢＬ２の一端と、奇数本目のサブビット線ＳＢＬ１，ＳＢＬ３の他端とに設けられている。この場合、次の作用効果を奏することができる。
【００７５】
１）一方の選択スイッチング素子Ｑからメモリセル１００までの距離と、他方の選択スイッチング素子Ｑからメモリセル１００までの距離とが、各メモリセル１００間において等しくなる。このため、サブビット線ＳＢＬの抵抗の和が、各メモリセル１００間において等しくなる。したがって、ソース−ドレイン間に加わる電位差が、各メモリセル１００間で一定となるため、特性のバラツキを小さくすることができる。
【００７６】
２）偶数のサブビット線ＳＢＬ間のスペースに、奇数のサブビット線ＳＢＬの選択トランジスタＱを配置することができるため、奇数のサブビット線ＳＢＬの選択トランジスタＱのチャネル幅を広くとることができる。また、同様に、偶数のサブビット線ＳＢＬの選択トランジスタＱのチャネル幅を広くとることができる。
【００７７】
（３）同一のメインビット線ＭＢＬに接続される第１の方向Ａで隣り合う第１および第２選択トランジスタＱ１，Ｑ２は、隣接して設けられている。これにより、選択トランジスタの不純物層を共用させることができる。その結果、メモリの集積度の向上を図ることができる。
【００７８】
（スモールメモリブロックの平面レイアウト）
図１２は、図１０および図１１における、不揮発性半導体記憶装置のバルクにおける平面レイアウト図である。なお、図１２において、ワード線ＷＬおよび局部配線層１９０は、模式的に線で示す。
【００７９】
各サブビット線ＳＢＬ０〜ＳＢＬ３は、半導体基板に設けられたサブビット不純物層によって構成されている。複数のサブビット線ＳＢＬの各々は、隣り合うサブビット線ＳＢＬの端部より第１方向Ａで外側に突出した、突出部１４０を有する。突出部１４０は、メモリセル１００の群が設けられている領域におけるサブビット線ＳＢＬの幅よりも広い幅広領域を有する。
【００８０】
偶数本のサブビット線ＳＢＬ０，ＳＢＬ２においては、突出部１４０は、サブビット線の一端に設けられている。奇数本のサブビット線ＳＢＬ１，ＳＢＬ３においては、突出部１４０は、他端に設けられている。また、第１方向Ａで隣り合う２つのサブビット線ＳＢＬの突出部１４０同士は、互いに対向するように設けられている。
【００８１】
各サブビット線ＳＢＬ０〜ＳＢＬ３の両サイドには、第１のコントロールゲート１０６Ａと第２のコントロールゲート１０６Ｂとが設けられている。サブビット線ＳＢＬの両サイドに設けられた第１および第２のコントロールゲート１０６Ａ，１０６Ｂは、端部同士がそれぞれ連続した２つの連続部１６０を有している。
【００８２】
第１の方向（列方向）Ａで隣り合うサブビット線ＳＢＬ間（たとえば、スモールメモリブロック０におけるサブビット線ＳＢＬ１と、スモールメモリブロック１におけるサブビット線ＳＢＬ１との間）に、ストラップ群領域Ａ１０が設けられている。
【００８３】
各ストラップ群領域Ａ１０には、第１および第２の選択トランジスタＱ１，Ｑ２が設けられている。第１の選択トランジスタＱ１は、ストラップ群領域Ａ１０の一方の側における突出部１４０と対向する位置に設けられている。第２の選択トランジスタＱ２は、ストラップ群領域Ａ１０の他方の側における突出部１４０と対向する位置に設けられている。
【００８４】
第１の選択トランジスタＱ１は、ストラップ群領域Ａ１０の一方の側におけるサブビット線ＳＢＬと、メインビット線ＭＢＬとの接続／非接続を選択する。第２の選択トランジスタＱ２は、ストラップ群領域Ａ１０の他方の側におけるサブビット線ＳＢＬと、メインビット線ＭＢＬとの接続／非接続を選択する。選択トランジスタＱ１，Ｑ２は、電界効果型トランジスタ（たとえばＭＯＳトランジスタ）により構成することができる。
【００８５】
以下、図１３を参照しながら、ストラップ群領域Ａ１０について具体的に説明する。図１３は、図１２におけるストラップ群領域Ａ１０を拡大した平面図である。図１４は、図１３におけるＣ−Ｃ線に沿った断面を模式的に示す断面図である。なお、図１３において、局部配線層１９０を模式的に線で示す。
【００８６】
ストラップ群領域Ａ１０は、第１および第２のゲート電極１２０，１２２と、第１〜第３不純物層１３０，１３２，１３４とを含む。第１〜第３不純物層１３０，１３２，１３４の導電型は、サブビット線ＳＢＬがｎ型不純物層からなる場合には、ｎ型である。
【００８７】
ストラップ群領域Ａ１０における選択トランジスタＱ１，Ｑ２の領域は、素子分離領域１７０によって画定されている。
【００８８】
第１および第２ゲート電極１２０，１２２は、第２の方向Ｂに伸びている。第１不純物層１３０は、第１および第２ゲート電極１２０，１２２間に設けられている。第１不純物層１３０は、第１および第２選択トランジスタＱ１，Ｑ２のソースまたはドレインとして機能する。第１不純物層１３０は、第１選択トランジスタＱ１および第２選択トランジスタＱ２によって、共用されている。
【００８９】
第２不純物層１３２は、第１ゲート電極１２０と、一方のサブビット線（サブビット不純物層）ＳＢＬとの間に、設けられている。第２不純物層１３２は、第１選択トランジスタＱ１のソースまたはドレインとして機能する。第３不純物層１３４は、第２ゲート電極１２２と、他方のサブビット線（サブビット不純物層）ＳＢＬとの間に、設けられている。第３不純物層１３４は、第２の選択トランジスタＱ２のソースまたはドレインとして機能する。
【００９０】
図１３および１４に示すように、第２不純物層１３２と、サブビット線ＳＢＬとは、層間絶縁層に設けられた２つのコンタクト部１８２，１８４と、局部配線層１９０とを介して、電気的に接続されている。
【００９１】
また、同様に、第３不純物層１３４とサブビット線（サブビット不純物層）ＳＢＬとは、層間絶縁層に設けられた２つのコンタクト部１８２，１８４と、局部配線層１９０とを介して、電気的に接続されている。
【００９２】
以下、平面レイアウトの特徴点および作用効果について説明する。
【００９３】
（１）各突出部１４０は、メモリセル１００の群が設けられている領域におけるサブビット線ＳＢＬの幅よりも広い幅広領域を有する。このため、突出部１４０において、サブビット線ＳＢＬを引き出すためのコンタクト部１８４を形成し易い。
【００９４】
（２）第１のコントロールゲート１０６Ａと第２のコントロールゲート１０６Ｂとは、端部同士がそれぞれ連続した２つの連続部１６０を有している。これにより、第１および第２のコントロールゲート１０６Ａ，１０６Ｂの片側の端部のみしか連続部を設けていない場合に比べて、コントロールゲートの抵抗をほぼ半分にすることができる。
【００９５】
（３）偶数本のサブビット線ＳＢＬ０，ＳＢＬ２においては、突出部１４０は、サブビット線の一端に設けられている。また、奇数本のサブビット線ＳＢＬ１，ＳＢＬ３においては、突出部１４０は、他端に設けられている。これにより、次の作用効果を奏することができる。
【００９６】
突出部１４０と対向する位置に、サブビット線ＳＢＬとメインビット線ＭＢＬとを接続するための選択トランジスタＱを形成した場合を考える。この場合、一方の選択トランジスタＱからメモリセル１００までの距離と、他方の選択トランジスタＱからメモリセル１００までの距離とが、各メモリセル１００間において等しくなる。このため、サブビット線ＳＢＬの抵抗の和が、各メモリセル１００間において等しくなる。したがって、ソース−ドレイン間に加わる電位差が、各メモリセル１００間で一定となるため、特性のバラツキを小さくすることができる。
【００９７】
また、偶数のサブビット線ＳＢＬ間のスペースに、奇数のサブビット線ＳＢＬの選択トランジスタＱを配置することができるため、奇数のサブビット線ＳＢＬの選択トランジスタＱのチャネル幅を広くとることができる。また、同様に、偶数のサブビット線ＳＢＬの選択トランジスタＱのチャネル幅を広くとることができる。
【００９８】
（動作説明）
ここで、本実施形態の不揮発性半導体記憶装置でのデータ消去時とプログラム時とについて、設定されるコントロールゲート線ＣＧ、ビット線ＢＬ及びワード線ＷＬの各電位を、下記の表１〜表３に示す。
【００９９】
【表１】

【０１００】
【表２】

【０１０１】
【表３】

【０１０２】
表１において、データ消去時には例えばセクタ領域０（選択セクタ）内は全て選択セルとなり、４０９６本のワード線ＷＬには０Ｖが供給される。また、ＣＧドライバ３００によって４本のメインコントロールゲート線ＭＣＧ０〜ＭＣＧ３に第１の消去用高電位（例えば−１〜−３Ｖ）が供給され、セクタ領域０（選択セクタ）内の全メモリセルのコントロールゲート１０６Ａ，１０６Ｂに、一括して第１の消去用高電位を供給することができる。このとき、セクタ領域０内の全ビット線ＢＬには第２の消去用高電位（例えば４．５〜５Ｖ）が供給されるが、その供給方法については後述する。なお、選択セルにおける選択信号線ＢＬＳには、電位（例えば８Ｖ）が供給され、選択スイッチング素子がオンして、選択セルにおけるサブビット線とメインビット線とが接続される。こうして、選択されたセクタ領域０内の全メモリセルにてデータ消去を実施できる。
【０１０３】
このとき、表３に示すように、非選択である例えばセクタ領域１では、４０９６本の全ワード線ＷＬに０Ｖが供給されるが、コントロールゲートＣＧ及びビット線ＢＬはセクタ領域０とは独立して０Ｖを供給できるので、非選択セクタにてデータ消去が実施されることはない。
【０１０４】
次に、プログラミング動作について説明する。選択されたセクタ領域０内の１６個のＩ／Ｏにそれぞれ対応する各一つのＭＯＮＯＳメモリセルにて、１６ビット同時にデータプログラミングが実施される。このために、セクタ領域０内の選択セルに接続されたいずれか１本のワード線ＷＬに例えば１Ｖが供給され、他の４０９５本のワード線ＷＬは０Ｖに設定される。また、セクタ領域０内の１６個のスモールメモリブロック２１６において、図５のＳＣＧ［ｉ］に相当するコントロールゲート線ＳＣＧに２．５Ｖを供給し、図５のＳＣＧ［ｉ＋１］に相当するコントロールゲート線ＳＣＧに５．５Ｖを供給し、他のコントロールゲート線ＳＣＧに０Ｖを設定する。さらに、セクタ領域０内の各Ｉ／Ｏ０〜Ｉ／Ｏ１５に対応したメモリブロック２１４において、図５のビット線ＢＬ［ｉ＋１］に相当する１本のメインビット線ＭＢＬに５Ｖを供給し、他のメインビット線ＭＢＬは０Ｖに設定する。なお、選択メモリセルにおけるサブビット線ＳＢＬは、選択信号線ＢＬＳの電位に基づいて選択スイッチング素子をオンさせることにより、メインビット線ＭＢＬと接続されることとなる。
【０１０５】
このとき、表２に示すように、選択されたセクタ領域０内の非選択セルにおいては、ワード線ＷＬは０Ｖに設定されるが、コントロールゲート線ＳＣＧには５．５Ｖまたは２．５Ｖの高電位あるいは０Ｖが印加される。一方、選択されたセクタ領域０内の非選択セルにおけるサブビット線ＳＢＬについては、選択信号線ＢＬＳが８Ｖに設定され、選択トランジスタがオンするため、そのサブビット線ＳＢＬは０Ｖに設定される。
【０１０６】
一方、表３に示すように、非選択のセクタ領域内における非選択セルにおいては、コントロールゲート線ＣＧ及びメインビット線ＭＢＬには共に０Ｖが印加される。よって、非選択セクタ領域内では、プログラム時と同様な高電位が印加されることで生ずるディスターブが非選択セルに生ずることがない。
【０１０７】
選択されたセクタ領域０内の非選択セルのコントロールゲートには高電位が印加されてしまうが、このような高電位はセクタ領域０にてプログラミングを実施する場合にのみ印加される。よって、いずれか一つのセクタ領域でのプログラミングが実施される度に、他のセクタ領域内の非選択セルに高電位が印加されるものと比較すれば、高電位が印加される頻度が大幅に低減し、ディスターブが生ずることを防止できる。
【０１０８】
（比較例の説明）
図１７は、比較例の構成を示している。この比較例では、メモリセルアレイ領域は、列方向で分割され、列方向を長手方向とする複数のセクタ領域０，１，…を有する。また比較例では、ＣＧドライバ４００，４０１はセクタ領域０，１にそれぞれ対応して設けられずに、両セクタ領域０，１に共用されている。
【０１０９】
ここで、図１７に示すように、セクタ領域０に対応して選択ゲート領域４０２が、セクタ領域１に対応して選択ゲート領域４０３がそれぞれ設けられている。選択ゲート領域４０２，４０３に配置されたＮ型ＭＯＳトランジスタ群は、選択信号線ＣＧＳ０，ＣＧＳ１の電位に基づいて、ＣＧドライバ４００，４０１から供給される電位をセクタ領域０，１に供給するか否かを選択するものである。
【０１１０】
比較例においても実質的に表１〜３に示す本実施形態での設定電位と同じ電位に設定できるが、これらは選択ゲート領域４０２，４０３を設けることで達成できるのである。もし選択ゲート領域４０２，４０３が存在しなければ、選択されたセクタ領域０での選択セルのプログラミング時に、非選択のセクタ領域１の非選択セルにも高電位が印加されてしまう。このようにセクタ領域を越えてプログラム時の高電位が非選択セルにも印加されると、プログラムの度に非選択セルに高電位が印加され、ディスターブが生じてしまう。
【０１１１】
比較例では、上記のようなディスターブの発生を防止するために、各セクタ領域毎にコントロールゲートのための選択ゲート領域を設けることが不可欠である。
【０１１２】
さらに比較例では、選択ゲート領域４０２，４０３にＮ型ＭＯＳトランジスタを使用すると、そこで電圧降下が生ずるため、ＣＧドライバ４００，４０１からは本来必要な第１の消去用高電位に電圧降下分の電圧を上乗せして供給しなければならず、高電圧化してしまう。
【０１１３】
上述した本発明の実施形態では、ディスターブを回避しながらも、所定のコントロールゲートに電位を印加するための選択ゲート領域を省略できる。
【０１１４】
（変形例）
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１１５】
（１）例えば、不揮発性メモリ素子１０８Ａ，１０８Ｂの構造については、ＭＯＮＯＳ構造に限定されるものではない。１つのワードゲート１０４と第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより、２箇所にて独立して電荷をトラップできる他の種々のメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【０１１６】
（２）図１５は、変形例に係るメモリセルアレイ領域におけるメモリセル群とその配線とを説明するための概略図である。図１６は、図１５に示すメモリセルアレイ領域の平面レイアウトを示した平面図である。なお、図１６において、ワード線ＷＬおよびメインビット線ＭＢＬは、模式的に線で示す。
【０１１７】
上述した実施の形態では、サブビット線ＳＢＬとメインビット線ＭＢＬとの接続箇所に、選択トランジスタＱを設けている。しかし、図１５および図１６に示すように、サブビット線ＳＢＬとメインビット線ＭＢＬとの接続箇所に、選択トランジスタＱを設けていない態様においても、本発明を適用することができる。
【０１１８】
なお、この変形例においても、上記実施の形態と同様に、選択されたセクタ領域内の非選択セルにおいて、コントロールゲート線ＣＧに高電位が印加される。このため、サブビット線ＳＢＬとメインビット線ＭＢＬとの接続箇所に選択トランジスタを設けないと、その非選択セルのサブビット線ＳＢＬに電位が印加されることから、ディスターブの発生が考えられる。しかし、その非選択セルにおいて、ワード線ＷＬは０Ｖに設定され、図２に示すトランジスタＴ２がオンしないため、選択トランジスタを設けなくとも、ディスターブの問題は回避される。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る不揮発性半導体記憶装置に用いられるメモリセルの断面図である。
【図２】図１に示すメモリセルの等価回路図である。
【図３】図１に示す不揮発性半導体記憶装置でのデータ読み出し動作を説明するための概略説明図である。
【図４】図１に示すメモリセルでのコントロールゲート電圧ＶＣＧとソース−ドレイン電流Ｉｄｓとの関係を示す特性図である。
【図５】図１に示す不揮発性半導体記憶装置でのデータ書き込み（プログラム）動作を説明するための概略説明図である。
【図６】図１に示す不揮発性半導体記憶装置でのデータ消去動作を説明するための概略説明図である。
【図７】図７（Ａ）は図１に示す不揮発性半導体記憶装置全体の平面レイアウト図、図７（Ｂ）は図７（Ａ）中の一つのセクタ領域の平面図、図７（Ｃ）はセクタ領域の平面図、図７（Ｄ）は図７（Ｃ）中の一つのラージブロックの平面図、図７（Ｅ）は図７（Ｄ）中の一つのスモールブロックの平面図である。
【図８】図７（Ｂ）に示す一つのセクタ領域の多数のメモリセル群とその配線とを説明するための概略説明図である。
【図９】隣り合うセクタ領域の関係を示す回路図である。
【図１０】メモリセルアレイ領域におけるメモリセル群とその配線とを説明するための概略図である。
【図１１】図１０に示すメモリセルアレイ領域内でのサブビット線と、メインビット線との関係を示す配線図である。
【図１２】図１０および図１１に示すメモリセルアレイ領域の平面レイアウトを示した平面図である。
【図１３】図１２におけるストラップ群領域（Ａ１０の領域）を拡大した平面図である。
【図１４】図１３におけるＣ−Ｃ線に沿った断面を模式的に示す断面図である。
【図１５】変形例に係るメモリセルアレイ領域におけるメモリセル群とその配線とを説明するための概略図である。
【図１６】図１５に示すメモリセルアレイ領域の平面レイアウトを示した平面図である。
【図１７】図９に対する比較例の構成を示す回路である。
【符号の説明】
１００ メモリセル
１０２ Ｐ型ウェル
１０４ ワードゲート
１０６Ａ，１０６Ｂ コントロールゲート（線）
１０８Ａ，１０８Ｂ 不揮発性メモリ素子（ＭＯＮＯＳメモリセル）
１０９ ＯＮＯ膜
１１０ 不純物層（ビット線）
１２０ 第１ゲート電極
１２２ 第２ゲート電極
１３０ 第１不純物層
１３２ 第２不純物層
１３４ 第３不純物層
１４０ 突出部
１６０ 連続部
１７０ 素子分離領域
１８０ 層間絶縁層
１８２，１８４ コンタクト部
１９０ 局部配線層
２００Ａ，２００Ｂ メモリセルアレイ領域
２０１ ワード線駆動部
２１０ セクタ領域
２１４ メモリブロック
２１６ スモールメモリブロック
３００〜３３１ ＣＧ（コントロールゲート）ドライバ
３４０−０〜３４０−３１ ウェルドライバ（消去用ビット線駆動部）
３５０−０〜３５０−３１ セクタドライバ
３６０−０〜３６０−３１ Ｙパス回路
３７０−０〜３７０−３１ セクタ選択回路
４００，４０１ ＣＧ（コントロールゲート）ドライバ
４０２，４０３ 選択ゲート領域
５００ ＩＣチップ
５０２，５０４ アレイブロック
５０６ ＣＧデコーダ
５０８ Ｘプリデコーダ
５１０，５１２ ＷＬ（ワード線）ドライバ
５１４ Ｙデコーダ
５１６，５１８ センスアンプ／ＢＬドライバ
５２０ データイン／アウトバッファ
５２２ 入出力端子
５３０ コマンド端子
５３２ 制御ロジック回路
５３４ 電位生成回路
５４０ アドレス端子
５４２ アドレスバッファ
ＷＬ ワード線
ＢＬ ビット線（不純物層）
ＭＢＬ メインビット線
ＳＢＬ サブビット線
ＳＣＧ サブコントロールゲート線（第１層金属配線）
Ｍ０〜Ｍ３ 第２層金属配線
ＭＣＧ メインコントロールゲート線（第３層金属配線）
Ｑ１，Ｑ２ 選択スイッチング素子

Claims (5)

1. １つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するメモリセルを、相交差する第１及び第２の方向にそれぞれ複数配列してなるメモリセルアレイ領域を有し、
   複数のメモリセルの群にそれぞれ接続されて前記第１の方向に延びる複数のビット線が設けられ、
   前記複数のビット線の各々の両側に、前記第２の方向で隣接する２つのメモリセルに接続される第１のコントロールゲートおよび第２のコントロールゲートが設けられ、
   前記複数のビット線の各々の両側に設けられた第１および第２のコントロールゲートは、端部同士がそれぞれ接続された２つの連続部を有し、
   前記複数のビット線の各々は、一方の端部が、前記第２の方向で隣り合うビット線の端部より第１方向で外側に突出した突出部を有し、
   前記突出部は、前記複数のメモリセル群が設けられた領域におけるビット線の幅よりも広い幅広領域を有する、不揮発性半導体記憶装置。
2. 請求項１において、
   偶数の前記ビット線は、一方の端部が、奇数の前記ビット線の端部より第１方向で外側に突出し、
   奇数の前記ビット線は、他方の端部が、偶数の前記ビット線の端部より第１方向で外側に突出している、不揮発性半導体記憶装置。
3. １つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するメモリセルを、相交差する第１及び第２の方向にそれぞれ複数配列してなるメモリセルアレイ領域を有し、
   前記メモリセルアレイ領域は、前記第１の方向で分割された各領域内にてそれぞれ複数のメモリセル群を有する複数のブロック領域を有し、
   前記複数のブロック領域の各々には、前記複数のメモリセル群にそれぞれ接続されて前記第１の方向に延びる複数のサブビット線が設けられ、
   前記複数のブロック領域に亘ってそれぞれ前記第１の方向に延在形成され、前記複数のブロック領域内の前記複数のサブビット線の各々に共通接続される複数のメインビット線が設けられ、
   前記複数のサブビット線の各々の両側に、前記第２の方向で隣接する２つのメモリセルに接続される第１のコントロールゲートおよび第２のコントロールゲートが設けられ、
   前記複数のサブビット線の各々の両側に設けられた第１および第２のコントロールゲートは、端部同士がそれぞれ接続された２つの連続部を有し、
   前記複数のサブビット線の各々は、一方の端部が、前記第２の方向で隣り合うサブビット線の端部より前記第１方向で外側に突出した突出部を有し、
   前記突出部は、前記複数のメモリセル群が設けられた領域における前記サブビット線の幅よりも広い幅広領域を有する、不揮発性半導体記憶装置。
4. 請求項３において、
   偶数の前記サブビット線は、一方の端部が、奇数の前記サブビット線の端部より第１方向で外側に突出し、
   奇数の前記サブビット線は、他方の端部が、偶数の前記サブビット線の端部より第１方向で外側に突出している、不揮発性半導体記憶装置。
5. 請求項３または４において、
   前記複数のサブビット線として、前記第１の方向で隣接する２つの前記ブロック領域内に配置される一方を第１サブビット線とし、他方を第２サブビット線としたとき、同一の前記メインビット線に接続される前記第１および前記第２サブビット線の突出部同士は、対向するように設けられている、不揮発性半導体記憶装置。

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