KR100258039B1 - 불휘발성 기억장치 - Google Patents

불휘발성 기억장치 Download PDF

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KR100258039B1
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Abstract

불휘발성 기억장치는 행렬(MB)형으로 배열되는 메모리셀 M과, 행선택을 위한 워드선(W1∼Wn)과, 부비트선(B : B12, B21, B22, B31)과, 부컬럼선(C : C11, C12, C21, C22)과, 열선택회로(1), 비트선 선택회로(2) 및 컬럼선 선택회로(3)로 이루어진다. 워드선(W1∼Wn)을 각 메모리셀 M의 행마다 공통으로 사용되는 게이트에 겸용시키고, 다시 열선택회로(1)에 의해 부비트선 B과 부컬럼선 C 으로 이루어지는 군을 선택하고, 비트선선택회로(2)에 의해 각 군중에서의 우수번째 또는 기수번째의 부비트선 B을 선택하여 주비트선(B1, B2, B3)의 어느 하나에 접속하고, 컬럼선선택회로(3)에 의해 각 군중에서의 우수번째 또는 기수번째의 부컬럼선 C을 선택하여 주컬럼선(C1, C2)의 어느 하나에 접속한다.

Description

불휘발성 기억장치
제1도는 본원 발명의 제1실시예에 관한 불휘발성 기억장치의 요부의 회로도.
제2(a)도는 열선택회로의 일예의 회로도.
제2(b)도는 그 논리도.
제3도는 행선택회로의 일예의 논리도.
제4도는 제1실시예에 관한 불휘발성 기억장치의 신호처리의 타이밍차트.
제5도는 제1실시예의 변형예에 관한 불휘발성 기억장치의 요부의 회로도.
제6도는 본원 발명의 제2실시예에 관한 불휘발성 기억장치의 블록도.
제7도는 제2실시예의 변형예에 관한 불휘발성 기억장치의 블록선도.
제8도는 제2실시예에 관한 메모리셀블록의 패턴레이아웃의 평면도.
제9도는 종래예에 관한 불휘발성 기억장치의 메모리셀어레이와 주변회로와의 접속관계의 모식도.
제10도는 제9도의 종래예에 관한 불휘발성 기억장치의 요부의 회로도.
제11도는 제9도의 종래예에 관한 불휘발성 기억장치의 메모리셀의 배치의 정면도.
제12도는 고밀도화를 도모한 메모리셀의 구성의 모식적 사시도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1의 선택수단(열선택회로) 2 : 제2의 선택수단(비트선선택회로)
3 : 제3의 선택수단(컬럼선선택회로) 4 : 부하회로
5 : 2입력 NAND 회로 6 : 인버터
7 : 행선택회로 MB : 메모리셀블록
DBL : 데이터버스선 WBS,, WCS,: 선택선
W1∼Wn: 워드선 B1, B2, B3: 주비트선
B12, B21, B22, B31: 부비트선 C1, C2: 주컬럼선
C11, C12, C21, C22: 부컬럼선
본원 발명은 불휘발성 기억장치에 관한 것이며, 특피 부유(浮遊) 게이트형의 메모리셀을 가진 불휘발성 기억장치에 관한 것이다.
종래, 불휘발성 기억장치의 일종으로서 예를 들면 일본국 특개평 3(1991)-34470호 공보에 개시된 바와 같은 EPROM(Erasable and Programmable Read Only Memory)이 있다.
제9도에 상기 종래의 불휘발성 기억장치의 메모리셀어레이(51)에 행(行)디코더(52), 열(列)디코더(53), 열선택논리회로(54) 및 부하회로(55)를 결선한 모식도를 도시하며, 제10도에 메모리셀, 부하회로(55) 및 열선택논리회로(54)의 요부의 회로도를, 제11도에 메모리셀어레이의 평면도를, 제12도에 제11도의 요부에 해당하는 메모리셀의 사시도를 도시한다.
이 종래의 불휘발성 기억장치는 제12도에 도시한 바와 같이, 예를 들면 P 형의 실리콘기판(61)상의 제1의 게이트절연막(62)상에 형성된 1층째의 다결정실리콘층(63)을 마스크로 하여, 이온주입에 의해 자체정합적으로 N 형의 불순물확산층(64) 및 (65)을 형성한 후, 상기 실리콘기판(61)상에 제2의 게이트절연막(66)을 형성한다.
그 후, 상기 불순물확산층(64) 및 (65)과 직교하는 스트라이프형의 2층째의 다결정실리콘층(67)으로 이루어지는 제어게이트(워드선을 구성함)를 형성한 후, 이 제어게이트(67)를 마스크로 하여 하층의 제2의 게이트절연막(66) 및 1층째의 다결정실리콘층(63)을 자체정합적으로 에칭제거함으로써, 1층째의 다결정실리콘층으로 이루어지는 부유게이트(63)를 기판(61)상에 형성하도록 하고 있다.
그리고, 제11도에 도시한 바와 같이, 상기 불순물확산층(64) 및 (65)을 교대로 비트선 또는 컬럼선으로서 사용하고, 다시 실리콘기판(61)의 표층중, 비트선과 컬럼선 사이에 있어서의 제어게이트(67) 아래의 영역에 채널을 형성하여, 다수의 메모리셀(M11, M12… M33…)을 구성함으로써, 불휘발성 기억장치의 고밀도집적화를 달성할 수 있다.
다음에, 상기 불휘발성 기억장치의 동작에 대하여 제9도 및 제10도를 참조하여 설명한다.
행디코더(52)에 입력된 행어드레스에 의해 예를 들면 n형째의 워드선 Wn이 선택되고, 열디코더(53)에 입력된 열어드레스에 의해 예를 들면 n 열째의 열선택선 Cn 이 선택된 경우, 이들 워드선 Wn및 열선택선 Cn은 모두 고레벨로 되고, 다른 행에 관한 워드선 및 다른 열에 관한 열선택선은 저레벨로 된다.
이 때, n 열째의 열선택선 Cn에 접속되어 있는 트랜지스터 Q11, Q12및 Q13이 온되고, 이것에 의해 컬럼선 CLn이 방전하고, 접지전위 Vss에 고정된다. 그리고, 기수 및 우수비트선 B1및 B2으로부터 기수 및 우수데이터버스 DBL1및 DBL2에 데이터패스가 형성된다. 또, n형째의 워드선 Wn이 선택됨으로써, 이 워드선 Wn에 접속되어 있는 메모리셀(도면의 예에서는 Q8및 Q9)이 선택된다.
이 때, 메모리셀 Q8의 논리 “0”에 프로그램되어 있으면, 메모리셀 Q8은 오프상태의 그대로이며, 기수데이터버스 DBL1에는 아무런 신호도 전달되지 않는다. 한편, 메모리셀 Q9에 논리 “0”이 기입되어 있지 않은 즉 논리 “1”이 프로그램되어 있으면, 메모리셀 Q9는 온상태로 되고, 트랜지스터 Q13를 통해 우수데이터버스 DBL2로부터 접지에 전류패스가 형성된다.
여기서, 트랜지스터 Q5, Q6및 Q7은 비선택상태의 모든 컬럼선과 비트선을 기수 및 우수데이터버스 DBL1및 DBL2에 연결되어 있는 도시하지 않은 센스앰프의 천이점보다 조금 높은 전압 Vcc 으로 바이어스 한다. 이 바이어스에 의해 전회 접지전위 Vss 레벨까지 방전된 비트선이 액세스되었을 때에 불필요하게 큰 전압변화가 발생하지 않도록 하고 있다.
그리고, 기입(프로그램)시에 n 행째의 워드선 Wn및 n 열째의 열선택선 Cn은 대략 프로그램전위 Vpp( 〉 Vcc)까지 충전된다. 메모리셀 Q8을 프로그램하지 않는 경우에는 기수데이터버스 DBL1를 저레벨로 해 둔다. 메모리셀 Q9에 논리 “0”을 프로그램하는 경우에는 우수데이터버스 DBL2를 전술한 바와 같이 프로그램전위 Vpp까지 올린다.
그런데, 상기 종래의 불휘발성 기억장치는 고밀도집적화를 도모하기 위해 워드선의 수를 증가시킨 경우에 다음과 같은 문제가 발생한다.
첫째, 워드선의 수에 비례하여 비트선 또는 컬럼선으로 되는 N 형의 불순물확산층의 배선저항이 증가한다. 즉, 메모리셀의 소스 및 드레인에 직렬로 삽입되는 기생저항에 의해 메모리셀에 흐르는 메모리셀의 전류가 제한된다. 그러므로, 데이터독출시에 데이터버스로부터 메모리셀에 흐르는 전류가 적어져서 데이터버스의 방전시간이 길어지고, 결과적으로 액세스타임이 길어져서, 데이터의 독출을 고속으로 행하는 것이 곤란하게 된다.
둘째, 상기 종래의 메모리셀어레이를 구성하는 비트선 및 컬럼선이 N 형의 불순불확산층에 의해 구성되므로, 불순불확산층과 실리콘 기판 사이의 접합용량이 기생(寄生)용량으로서 부가되어, 데이터의 독출시에 있어서 데이터버스의 방전에 선행하는 비트선 및 컬럼선의 방전시간이 길어진다는 문제점이 있다.
셋째, 상기 메모리셀의 소스 및 드레인의 직렬저항 때문에 메모리셀전류가 제한되므로, 상기 메모리셀에 데이터를 기입하기 위한 전류의 확보가 곤란하게 된다. 이 기입전류는 통상 1mA정도는 필요하게 된다. 한편, 기입전압의 스펙은 12.5±0.5V로 통일되어 있으므로, 상기 메모리셀에 있어서 비트선과 컬럼선 및 메모리셀의 동작저항의 합계가 12.5kΩ 이하로 되는 것이 불가결이다.
한편, N 형의 불순물확산층의 층저항은 통상 10∼50Ω/□ 이다. 또, 제12도에 있어서 1층째의 다결정실리콘층(부유게이트)(63)과 2층째의 다결정실리콘층(제어게이트)(67)의 설계룰이 같다고 하면, 1행당의 N형 불순물확산층(64) 및 (65)의 저항치는 최소한 20Ω 으로 되고, 전체의 불순물확산층의 저항치를 12.5kΩ 이하로 하는데는 행의 수(= 워드선의 수)는 625이상으로는 할 수 없다.
이것은 전형적인 메모리셀어레이(51)의 구성에 따라서 행의 수와 열의 수를 같게 한 경우, 상기 고밀도메모리셀을 사용한 256kbit 이상의 대용량 불휘발성 메모리의 실현은 곤란하게 된다는 것을 의미한다.
또, 메모리셀의 고밀도집적화를 도모한 경우, 메모리셀의 수에 따라 비트선 및 컬럼선의 개수가 증가하기 때문에, 그에 따라 열디코더(53) 및 부하회로(55)등의 주변회로에 있어서의 출력단자의 수도 증가시킬 필요가 있다. 종래의 불휘발성 기억장치에 있어서는 주변회로의 출력단자의 배열피치와 메모리셀어레이(51)에 있어서의 비트선 및 컬럼선의 배열피치가 같으므로, 메모리셀의 고밀도집적화에 수반하여 주변회로의 출력단자의 고밀도집적화도 고려하지 않으면 안되며, 불휘발성 기억장치의 설계가 매우 곤란하게 된다는 문제가 있었다.
본원 발명의 목적은 메모리셀의 고밀도집적화를 도모하더라도 주변회로의 출력단자의 배열피치를 작게할 필요가 없고, 용이하게 프로세스설계를 행할 수 있는 불휘발성 기억장치를 제공하는데 있다. 또, 본원 발명의 목적은 상기 고밀도메모리셀을 사용하여 고밀도화와 고집적화를 모순없이 실천하고, 또한 고속화에도 적합한 불휘발성 기억장치를 제공하는데 있다.
본원 발명에 의하면, 행렬형으로 배열되고, 기록될 프로그램의 데이터에 따라서 높은 한계치전압 또는 낮은 한계치 전압으로 프로그램될 부유게이트형 MIS 트랜지스터로 이루어지는 복수의 불휘발성 메모리셀과, 상기 메모리셀의 각 행마다 공통으로 사용되고, 또한 상기 MIS 트랜지스터의 게이트를 겸하는 복수의 워드선과, 상기 워드선에 대략 직교하여 배치되고, 상기 MIS 트랜지스터에서 소스 또는 드레인의 하나로 되고, 또한 인접하는 메모리셀의 열의 하나와 공통으로 사용되고, 역도전형의 불순물을 기체(基體)표면으로 주입함으로써 확산영역으로서 형성되는 복수의 부비트선과, 상기 각 부비트선의 사이에 배치되고, 또한 인접하는 메모리셀의 열의 다른 하나와 공통으로 사용되고, 상기 메모리셀의 열의 상기 MIS 트랜지스터에서 상기 소스 또는 드레인의 다른 하나로 되고, 역도전형의 불순물을 기체표면으로 주입함으로써 확산영역으로서 형성되는 복수의 부컬럼선으로 이루어지는 불휘발성 기억장치에 있어서, 각각 복수개의 상기 부비트선과 상기 복수개의 부컬럼선으로 이루어지는 군을 선택하는 제1의 선택수단과, 상기 각 군중에서의 상기 부비트선을 선택하고, 상기 부비트선을 주비트선에 접속하는 제2의 선택수단과, 상기 각 군중에서의 상기 부컬럼선을 선택하고, 상기 부컬럼선을 주컬럼선에 접속하는 제3의 선택수단으로 이루어지는 불휘발성 기억장치를 제공한다.
이 경우, 상기 제2 및 제3의 선택수단은 절연게이트형 전계효과 트랜지스터로 구성해도 된다. 또, 상기 제2및 제3의 선택수단은 상기 MIS 트랜지스터와 동일 도전형의 절연게이트형 전계효과트랜지스터로 구성해도 된다. 또, 상기 비트선과 상기 컬럼선은 기체상에 대상(帶狀)의 패턴으로, 또한 상기 제2및 제3의 선택수단의 상기 절연게이트형 전계효과트랜지스터의 길이방향과 대략 직교하는 방향으로 형성되도록 해도 된다.
또, 상기 제2의 선택수단은 상기 메모리셀의 어레이를 사이에 두고 상기 제3의 선택수단과 대향하여 배치해도 된다. 또, 행렬형의 상기 메모리셀은 상기 부비트선의 방향으로 블록분할되고, 이들 각 블록에서 상기 제1의 선택수단이 공통으로 사용되어도 된다. 또, 행렬형의 상기 메모리셀은 상기 비트선의 방향으로 블록분할되고, 이들 각 블록에서 부하회로가 공통으로 사용되도록 해도 된다.
또, 본원 발명에 의하면, 행렬형으로 배열되고, 주비트선의 방향으로 복수의 블록으로 분할되며, 부유게이트형 MIS 트랜지스터로 이루어지는 복수의 불휘발성 메모리셀과, 상기 메모리셀의 각 행마다 공통으로 사용되고, 또한 상기 MIS 트랜지스터의 게이트를 겸하는 복수의 워드선과, 상기 워드선에 대략 직교하여 배치되고, 상기 MIS 트랜지스터에서 소스 또는 드레인의 하나로 되고, 또한 인접하는 메모리셀열의 하나와 공통으로 사용되고, 역도전형의 불순물을 기체표면으로 주입함으로써 확산영역으로서 형성되는 복수의 부비트선과, 상기 각 부비트선의 사이에 상기 비트선과 교대로 배치되도록 각각 대략 평행하게 배치되고, 또한 인접하는 메모리셀의 열의 다른 하나와 공통으로 사용되고, 상기 메모리셀의 열의 상기 MIS 트랜지스터에서 상기 소스 또는 드레인의 다른 하나로 되고, 역도전형의 불순물을 기체표면으로 주입함으로써 확산영역으로서 형성되는 복수의 부컬럼선으로 이루어지는 불휘발성 기억장치에 있어서, 각각 복수개의 상기 부비트선과 상기 복수개의 부컬럼선으로 이루어지는 군을 각 블록사이에서 공통으로 선택하는 제1의 선택수단과, 상기 각 군중에서의 상기 부비트선을 선택하고, 상기 부비트선을 주비트선에 접속하는 제2의 선택수단과, 상기 각 군중에서의 상기 부컬럼선을 선택하고, 상기 부컬럼선을 주컬럼선에 접속하는 제3의 선택수단과, 상기 각 비트선과 상기 각 컬럼선의 종단부에 배열되는 부하회로와, 상기 블록에서 하나를 선택하는 제4의 선택수단으로 이루어지는 불휘발성 기억장치를 제공한다.
이 경우, 상기 워드선은 각 블록사이에서 공통으로 사용되도록 해도 된다.
또, 상기 제2의 선택수단의 제어신호와 상기 제3의 선택수단의 제어신호는 각 블록사이에서 공통으로 사용되도록 해도 된다.
전술한 본원 발명에 의하면, 행렬형으로 배열되는 부유게이트형 절연게이트 전계효과트랜지스터로 이루어지는 메모리셀과, 행선택을 위한 워드선과, 비트선과, 컬럼선과, 제1, 제2 및 제3의 선택수단을 구비하고, 상기 워드선을 예를 들면 다결정실리콘층으로 형성하고, 서로 평행한 패턴으로 각각 연재시켜서 상기 각 메모리셀행마다 공통으로 되는 상기 부유게이트형 절연게이트 전계효과트랜지스터의 게이트로 겸용하고, 다시 상기 제1의 선택수단에 의해 각각 복수개의 비트선과 컬럼선으로 이루어지는 군을 선택하고, 상기 제2의 선택수단에 의해 상기 각 군중에서의 우수번째 또는 기수번째의 비트선을 선택하여 주비트선의 어느 하나에 접속하고, 상기 제3의 선택수단에 의해 상기 각 군중에서의 우수번째 또는 기수번째의 컬럼선을 선택하여 주컬럼선의 어느 하나에 접속하도록 하였으므로, 주컬럼선을 선택적으로 접지전위에 고정함으로써, 특정의 메모리셀만을 경유하는 주비트선∼비트선∼메모리셀∼컬럼선∼주컬럼선(가상접지선) 사이의 전류 패스를 형성할 수 있다.
즉, 주비트선 및 주컬럼선의 배선피치가 불순물확산층에서 형성되는 배선(이하 확산배선이라 함)의 피치의 2배로 할 수 있고, 배선 피치가 확산배선보다 큰 알루미늄등의 금속배선을 상기 주비트선 및 주컬럼선으로서 사용할 수 있다. 따라서, 메모리셀어레이내의 배선 피치보다 대폭 넓어지므로, 주변회로의 출력단자의 배열피치에 관한 룰을 엄밀하게 할 필요가 없어지며, 프로세스설계의 용이화를 도모할 수 있다.
또, 본원 발명의 구성에 의하면, 비트선 및 컬럼선을 블록으로 분할할 수 있으므로, 예를 들면 제12도에 도시한 고밀도메모리셀을 사용한 경우에 문제가 되는 소스/드레인 직렬저항이 커진다는 문제점을 회피할 수 있다. 또, 특정의 블록만을 선택적으로 주비트선에 접속할 수 있으므로, 모든 블록에 비트선을 연재시킨 경우와 비교하여 비트선용량을 작게할 수 있고, 데이터의 독출동작을 고속화할 수 있다.
다음에, 본원 발명의 실시예에 대하여, 도면에 따라서 상세하게 설명한다.
제1도는 제1실시예에 의한 불휘발성 기억장치의 메모리셀어레이의 요부를 도시한 회로도이다. 특히, 이 제1도에 있어서는 워드선 방향으로 연속적으로 반복된 구조의 일부만을 도시한다.
먼저, 이 메모리어레이 또는 블록 MB 에는 행렬형으로 메모리셀 M(M1, M2… M7…)이 배열된다. 각 메모리셀 M은 하나의 부유(浮遊)게이트형 전계효과트랜지스터로 이루어진다. 이들 부유게이트형 전계효과트랜지스터의 제어게이트전극은 각각 워드선 W1∼Wn을 구성하고, 도면중 횡방향을 길이 방향으로 하여 연재되어, 각 행(行)에서 공통으로 사용된다.
각 메모리셀 M의 부유게이트형 전계효과트랜지스터의 소스/드레인영역의 한쪽은 부비트선 B(B12, B21, B22, B31)으로서 사용되며, 각 메모리셀 M의 부유게이트형 전계효과트랜지스터의 소스/드레인 영역의 다른쪽은 부컬럼선 C(C11, C12, C21, C22)으로서 사용된다.
이들 부비트선 B 과 부컬럼선 C은 상기 워드선 W1∼Wn과 수직 방향을 길이 방향으로 하여 연재된다. 이들 부비트선 B 및 부컬럼선 C은 다시 워드선 W1∼Wn의 연장방향으로 인접하는 부유게이트형 전계효과트랜지스터에서 공용되어 있다. 따라서, 부비트선 B 과 부컬럼선 C은 워드선 W1∼Wn의 연장방향으로 교대로 형성된 형태로 된다.
이와 같은 메모리셀블록 MB의 한쪽의 단부에는 부비트선 B12, B21, B22, B31중 우수번째 또는 기수번째를 주비트선에 접속하기 위한 제2의 선택수단인 MOS 트랜지스터 T1, T2, T3, T4로 구성된 비트선선택회로(2)가 배설되어 있다.
즉, 부비트선 B12, B21, B22, B31은 각각 MOS 트랜지스터 T1, T2, T3, T4를 통해 주비트선 B1, B2, B3, B4에 접속된다. 여기서, MOS 트랜지스터 T1, T3는 그 게이트전극이 선택선으로 되고, MOS 트랜지스터 T2, T4는 그 게이트전극이 선택선 WBS으로 된다. 선택선 WBS 및에 공급되는 신호는 서로 역상(逆相)으로 된다.
따라서, 선택선 WBS 이 고레벨일 때, 예를 들면 주비트선 B2은 MOS 트랜지스터 T2를 통해 부비트선 B21에 접속되고, 역으로 선택선 WBS 이 저레벨일 때, 같은 주비트선 B2은 MOS 트랜지스터 T3를 통해 부비트선 B22에 접속된다. 또, 다른 주비트선에 관해서도 마찬가지로 동작한다.
메모리셀블록 MB의 다른쪽의 단부에는 제3의 선택수단으로서의 MOS 트랜지스터 T5, T6, T7, T8, T9로 이루어지는 컬럼선선택회로(3)가 배설되어 있다. 이 들 MOS 트랜지스터 T5, T6, T7, T8, T9는 부컬럼선 C11, C12, C21, C22중 우수번째 또는 기수번째를 주컬럼선 C1, C2에 접속하기 위한 스위치로서 사용된다.
즉, 주컬럼선 C1은 MOS 트랜지스터 T6를 통해 부컬럼선 C11에 접속되는 동시에, MOS 트랜지스터 T7를 통해 부컬럼선 C12에 접속된다. 또, 주컬럼선 C2는 MOS 트랜지스터 T8를 통해 부컬럼선 C21에 접속되는 동시에, MOS 트랜지스터 T9를 통해 부컬럼선 C22에 접속된다. 다른 부컬럼선에 관해서도 마찬가지이다.
상기 컬럼선선택회로(3)를 구성하는 MOS 트랜지스터중 MOS 트랜지스터 T6, T8는 그 게이트전극이 선택선에 접속되고, MOS 트랜지스터 T5, T7, T9는 그 게이트전극이 선택선 WCS에 접속된다. 선택선에 공급되는 신호와 선택선 WCS에 공급되는 신호는 서로 역상으로 된다.
따라서, 선택선이 고레벨일 때, MOS 트랜지스터 T6, T8가 온상태로 되어서 주컬럼선 C1이 부컬럼선 C11에 전기적으로 접속되고, 동시에 주컬럼선 C2이 부컬럼선 C21에 전기적으로 접속된다. 또, 역으로 선택선 WCS이 고레벨일 때, MOS 트랜지스터 T7, T9가 온상태로 되어서 주컬럼선 C1이 부컬럼선 C12에 전기적으로 접속되고, 동시에 주컬럼선 C2이 부컬럼선 C22에 전기적으로 접속된다.
이와 같이, 각 선택선에 공급되는 각 신호에 따라 각 부비트선이나 각 부컬럼선에 택일적으로 접속되는 주비트선 B1, B2, B3이나 주컬럼선 C1, C2은 상기 메모리셀블록 MB을 워드선 W1∼Wn의 연장방향으로 수직 방향에 걸쳐 연재된다. 그리고, 각 주비트선 B1, B2, B3이나 주컬럼선 C1, C2의 한쪽의 단부에는 부하회로(4)가 접속된다.
이 부하회로(4)는 부하트랜지스터 T18, T19, T20, T21, T22로 이루어지며, 구체적으로는 주비트선 B1, B2, B3에 각각 부하트랜지스터 T18, T20, T22가 접속되고, 주컬럼선 C1, C2에는 각각 부하트랜지스터 T19, T21가 접속된다.
이들 주비트선 B1, B2, B3이나 주컬럼선 C1, C2은 각 부하트랜지스터 T18, T19, T20, T21, T22를 통해 전원 전압 Vcc 이 부여된다. 각 부하트랜지스터 T18, T19, T20, T21, T22의 게이트전극은 공통화되고, 임피던스를 제어하기 위한 신호 ψ 가 공급된다.
이와 같은 부하회로(4)가 배치되는 메모리셀블록 MB의 반대측에는 이 메모리셀블록 MB을 사이에 두고 제1의 선택수단인 열(列)선택회로(1)가 배치된다. 이 열선택회로(1)는 열디코더(도시하지 않음)로 부터의 열선택신호 Y1, Y2에 따라 군단위로 메모리셀블록 MB의 임의의 열을 선택한다.
즉, 상기 신호 Y1, Y2에 의해서, 선택되는 주컬럼선이 결정되는데, 그 주컬럼선이 어느 부컬럼선에 선택되는가는 제3의 선택수단인 컬럼선선택회로(3)의 MOS 트랜지스터 T5, T6, T7, T8, T9의 동작에 의해 결정된다.
또, 상기 신호 Y1, Y2에 의해서, 선택되는 주비트선이 결정되는데, 그 주비트선이 어느 부비트선에 접속되는가는 제2의 선택수단인 비트선선택회로(2)의 MOS 트랜지스터 T1, T2, T3, T4의 동작에 의해 결정된다. 이 예의 열선택회로(1)에서는 신호 Y1, Y2에 의해 주컬럼선 및 그 주컬럼선에 관련하는 주비트선이 동시에 선택된다.
여기서, 열선택회로(1)의 구체적인 회로구성에 대하여 설명하면, 주비트선 B1은 MOS 트랜지스터 T10와 도시하지 않은 또 하나의 MOS 트랜지스터를 통해 데이터버스선 DBL에 접속되고, 주비트선 B2은 MOS 트랜지스터 T13, T14를 통해 데이터버스선 DBL에 접속되며, 주 비트선 B3은 MOS 트랜지스터 T17와 도시하지 않은 또 하나의 MOS 트랜지스터를 통해 데이터버스선 DBL에 접속된다.
주컬럼선 C1은 MOS 트랜지스터 T11, T12를 통해 접지선 GND에 접속되고, 주컬럼선 C2는 MOS 트랜지스터 T15, T16을 통해 접지선 GND에 접속된다.
상기 MOS 트랜지스터 T10, T11의 게이트는 레벨시프트기능이 구비된 AND 회로(11)의 출력단자에 접속되고, 상기 MOS 트랜지스터 T12, T13의 게이트는 레벨시프트기능이 구비된 AND 회로(12)의 출력단자에 접속되며, 상기 MOS 트랜지스터 T14, T15의 게이트는 레벨시프트기능이 구비된 AND 회로(13)의 출력단자에 접속되고, 상기 MOS 트랜지스터 T16, T17의 게이트는 레벨시프트기능이 구비된 AND 회로(14)의 출력단자에 접속된다.
이들 레벨시프트기능이 구비된 AND회로(11∼14)의 구체적인 회로예는 예를 들면 제2도에 도시한 바와 같이, MOS 트랜지스터 T21∼T24로 구성되는 2입력 NAND 회로(열선택논리부)(5)와 MOS 트랜지스터에 의해 구성되는 레벨시프트기능을 가진 인버터(레벨시프터부)(6)에 의해 구성되며, P 채널트랜지스터 T26, T28의 소스단자는 전원 Vpp/Vcc 에 접속되며, 이 소스단자의 전위는 데이터기입시에 있어서 프로그램 전위(표준적으로는 12.5±0.5V)로 되고, 데이터의 독출시에 있어서 프로그램전위(표준적으로는 5±0.5V)로 된다.
그리고, 상기 2입력 NAND회로(5)의 출력 yn이 고레벨일 때는 MOS 트랜지스터 T25, T27가 도통하여 출력 y11이 저레벨로 되어서, P 채널트랜지스터 T28가 도통하고, MOS 트랜지스터 T26, T27에 의해 구성되는 인버터(6)의 입력단자를 Vpp/Vcc 로 풀업하여 MOS 트랜지스터 T26의 도통을 저지한다. 한편, 상기 2입력 NAND 회로의 출력 yn이 저레벨일 때는 MOS 트랜지스터 T27가 오프되고, MOS 트랜지스터 T26가 도통함으로써, 출력 y11의 전위가 Vpp/Vcc 로 되고, MOS 트랜지스터 T28는 오프된다.
또, 상기 레벨시프트기능이 구비된 AND 회로(11),(12),(13),(14)의 한쪽의 입력단자에는 각각 열선택신호 Y1, Y1, Y2, Y2가 입력되고, 다른쪽의 입력단자에는 각각와의 논리적(論理積), WBS 와 WCS의 논리화(論理和),와의 논리적, WBS 와 WCS의 논리화가 입력된다. 따라서, 레벨시프트기능이 구비된 AND회로(11),(13)의 출력이 고레벨로 되는 것은 선택선과 선택선의 각 신호가 고레벨일 때 뿐이며, 다른 경우에는 레벨시프트기능이 구비된 AND 회로(12),(14)의 출력이 고레벨로 된다.
그리고, 예를 들면 제3도에 도시한 바와 같은 행선택회로(7)는 행선택논리회로부와 레벨시프터부로 이루어지며, 행선택회로부는 예를 들면 다입력 NAND회로(8)가 사용되고, 레벨시프터부(7b)는 예를 들면 제2도에 도시한 열선택회로(1)에 있어서 사용한 레벨시프터부와 같은 구성의 회로가 사용된다.
선택선 WBS 및에 관한 논리 출력버퍼에 대해서도 마찬가지로 하여 레벨시프트기능을 부여한다. 그리고, 선택선 WCS 및에 관한 논리출력버퍼에 대해서도 마찬가지로 하여 레벨시프트기능을 부여해도 무방하나, 그것은 필수요건은 아니다.
그 이유는 데이터기입시에 있어서, 주비트선의 전위는 독출시의 비트선전압 Vcc-Vth(Vth는 n 채널 MOS 트랜지스터의 한계치 전압)보다 높은 Vpp-Vth(Vpp는 프로그램전위)로 되고, 이 전압을 MOS 트랜지스터 T1, T2, T3, T4를 통해 비트선에 전 달하기 위해서는 선택선 WBS및의 전위를 Vpp까지 올릴 필요가 있으나, 부컬럼선의 전위는 접지함으로써, 메모리셀 M을 선택할 수 있으므로, 선택선 WCS 및에 관한 논리출력버퍼의 고레벨을 Vpp까지 올리지 않아도 된다.
다음에, 제1도에 도시한 본 실시예에 관한 불휘발성 기억장치에 대하여 제2도의 열선택회로, 제3도의 행선택회로, 제4도의 타이밍차트를 참조하면서 그 회로동작에 대하여 설명한다.
먼저, 독출시의 동작에 대하여 설명한다. 제4도에 도시한 바와 같이, 최초에 신호 ψ 가 고레벨로 됨으로써, 부하회로(4)의 각 부하 트랜지스터 T18, T19, T20, T21, T22의 임피던스가 소정의 값으로 설정되고, 주비트선 B1, B2, B3과 주컬럼선 C1, C2은 전원전압 Vcc 측으로 그 전위가 비선택상태로서 올라간다.
여기서부터, 제1행째의 메모리셀 M1∼M4이 차례로 독출되는 경우의 동작에 대하여 설명하면, 워드선 W1의 전위가 “L”레벨에서 “H” 레벨로 상승하고, 이것으로 제1행에 관한 워드선 W1이 선택되게 된다. 또, 다른 워드선 W2∼Wn의 전위는 “L” 레벨 그대로 또는 “L” 레벨로 천이되어 비선택의 상태로 된다.
또, 열디코더로부터의 신호에 의해 먼저 신호 Y1만이 “L” 레벨에서 “H” 레벨로 상승하고, 다른 신호 Y2등은 “L” 레벨 그대로 또는 “L” 레벨로 천이한다. 이로써, 신호 Y1가 입력되는 레벨시프트기능이 구비된 AND 회로(11),(12)만이 작동가능하게 되고, 다른 레벨시프트기능이 구비된 AND 회로는 비작동상태로 된다.
이 신호 Y1의 상승과 함께 제2및 제3의 선택수단(2) 및 (3)을 작동시키는 선택선 WBS 및 WCS의 신호도 공급된다. 먼저, 선택선 WBS 및 WCS 이 모두 “L” 레벨로 되고, 레벨시프트기능이 구비된 AND 회로(11)만 출력이 “H” 레벨로 되며, 다른 레벨시프트기능이 구비된 AND 회로(12)∼(14)는 “L” 레벨 그대로 된다. 그리고, 독출동작시에는 Vpp = Vcc 이므로, 레벨시프트기능이 구비된 AND 회로(11)의 “H” 레벨에 있어서의 출력 전압은 레벨시프트되지 않고 Vcc 로 된다.
AND 회로(11)가 “H” 레벨이 됨으로써 MOS 트랜지스터 T10, T11가 온상태로 되고, 다른 AND 회로(12)∼(14)에 접속된 MOS 트랜지스터 T12∼T17는 차단상태로 된다. 이와 같이, MOS 트랜지스터 T10, T11가 온으로 됨으로써, 주비트선 B1은 데이터버스선 DBL에 MOS 트랜지스터 T10를 통해 전기적으로 접속된다.
또, 동시에 주컬럼선 C1은 MOS 트랜지스터 T11를 통해 접지선 GND에 전기적으로 접속되어, 가상(假想)접지 선으로서 기능한다. 이와 같이, 주컬럼선 C1이 접지선 GND에 접속됨으로써, 주컬럼선 C1의 전위가 내려간다.
이와 동시에, 전술한 바와 같이 선택선 WBS 및 WCS이 모두 “L” 레벨로 됨으로써, 제2의 선택수단(2)의 MOS 트랜지스터 T1, T3가 온 상태로 되고, 제3의 선택수단(3)의 MOS 트랜지스터 T6, T8가 온상태로 된다. 그리고, 제2 및 제3의 선택수단(2) 및 (3)의 다른 MOS 트랜지스터 T2, T4, T5, T7, T9는 오프상태 그대로이다.
그리고, 전술한 바와 같이 작동상태로 들어가는 것을 주비트선 B1과 주컬럼선 C1만이므로, 주비트선 B1이 MOS 트랜지스터 T1를 통해 택일적으로 부비트선 B12에 접속되고, 주컬럼선 C1이 MOS 트랜지스터 T6를 통해 택일적으로 부컬럼선 C11에 접속되게 된다. 워드선에서 워드선 W1만이 온상태이다. 따라서, 이 단계에서 메모리셀 M1이 선택되게 된다.
이 선택된 메모리셀 M1이 높은 한계치에 프로그램되어 있는 경우 메모리셀 M1이 도통하지 않든가, 또는 통상보다 높은 임피던스로 되어서, 부비트선 B12의 전위가 내려가지 않든가, 또는 통상보다 전압강하가 작다. 한편, 메모리셀 M1이 낮은 한계치에 프로그램되어 있은 경우에는 메모리셀 M1이 도통하고, 부비트선 B12의 전위는 메모리셀 M1이 높은 한계치에 프로그램되어 있는 경우보다 저하한다. 이 부비트선 B12의 전위를 MOS 트랜지스터 T1, T10를 통해 데이터버스선 DBL에 전달하고, 공지의 센스앰프로 그 데이터버스선 DBL의 전위변화를 검지하여 증폭함으로써 출력신호가 얻어진다.
이와 같이, 메모리셀 M1의 데이터가 독출된 후, 선택선이 “L” 레벨에서 “H”레벨로 변화한다. 이 때, 먼저 신호 Y1에 의해 선택되어 있는 AND 회로(11)의 출력 Y11이 “L” 레벨로 되고, 역으로 AND 회로(12)의 출력 Y12이 “H” 레벨로 전환된다. 그 결과, MOS 트랜지스터 T10가 오프로 되고, 주비트선 B1은 데이터버스선 DBL 으로부터 전기적으로 분리된다. 또, 주컬럼선 C1은 MOS 트랜지스터 T11를 통해 접지되는 것이 아니고, MOS 트랜지스터 T12를 통해 접지선 GND에 전기적으로 접속된다.
또, MOS 트랜지스터 T13이 온상태로 되고, 이번에는 주비트선 B2이 그 MOS 트랜지스터 T13을 통해 데이터버스선 DBL에 전기적으로 접속되게 된다. 선택선 WCS은 “L”레벨 그대로 이므로, 주컬럼선 C1은 MOS 트랜지스터 T6를 통해 부컬럼선 C11에 접속된다. 선택선 WBS 이 “L” 레벨에서 “H” 레벨로 되므로, MOS 트랜지스터 T2가 온상태로 되고, MOS 트랜지스터 T2는 오프상태로 된다. 따라서, 주 비트선 B2은 MOS 트랜지스터 T2를 통해 택일적으로 부비트선 B21에 접속된다.
이와 같이, 부비트선 B21과 부컬럼선 C11이 선택됨으로써, 같은 워드선 W1에 관한 행의 메모리셀 M2이 선택되게 된다. 그리고, 상기 메모리셀 M1의 경우와 마찬가지로 프로그램된 데이터에 따라서 부비트선 B21의 전위가 변화하고, 그 전위 변화가 주비트선 B2을 통해 데이터버스선 DBL에 나타난다.
다음 사이클에서는, 메모리셀 M3을 선택하기 위해 선택선 WCS의 전위가 “L” 레벨에서 “H” 레벨로 천이한다. 이 때, AND 회로(12)의 출력 y12은 “H”레벨로 된 그대로이지만, 주컬럼선 C1에 접속된 MOS 트랜지스터 T6가 오프상태로 변화하고, MOS 트랜지스터 T7가 온상태로 변화한다.
그 결과, 주컬럼선 C1에 전기적으로 접속되는 부컬럼선이 부컬럼선 C11에서 부컬럼선 C12으로 전환된다. 이것으로 메모리셀 M3이 선택되게 된다. 그리고, 상기 메모리셀 M1과 마찬가지로 프로그램된 데이터에 따라 부비트선 B21의 전위가 변화하고, 그 전위 변화가 주비트선 B2을 통해 데이터버스선 DBL에 나타난다.
다음 사이클에서는, 선택선 WBS의 전위가 “H” 레벨에서 “L” 레벨로 하강한다. 그 결과, MOS 트랜지스터 T2가 오프상태로 되고, MOS 트랜지스터 T3가 온상태로 된다. 이 때, 주비트선 B2에 전기적으로 접속되는 부비트선은 부비트선 B22으로 전환된다. 이 경우, 이미 주컬럼선 C1이 접지되어 있으며, 그 주컬럼선 C1이 MOS 트랜지스터 T7를 통해 부컬럼선 C12에 전기적으로 접속되므로, 그 부컬럼선 C12과 상기 부비트선 B22사이에 있는 메모리셀 M4이 선택되게 된다.
그리고, 마찬가지로 주비트선 B2을 통해 데이터버스선 DBL에 메모리셀 M4의 데이터가 독출되게 된다. 신호 Y1를 하강시키는 동시에 신호 Y2를 상승시킨 후, 마찬가지로 선택선 WBS 및 WCS을 제어함으로써 메모리셀 M5∼M7을 선택하고, 각 메모리셀 M5∼M7의 데이터를 독출할 수 있으나, 다음에는 메모리셀 M5∼M7에 대해 차례로 데이터를 기입하는 경우의 동작에 대하여 설명한다.
제4도에 도시한 바와 같이, 먼저 신호 ψ가 “L” 레벨로 됨으로써, 부하회로(4)의 각 부하트랜지스터 T18, T19, T20, T21, T22가 오프되고, 부하회로(4)는 주비트선 및 주컬럼선으로부터 전기적으로 절리된다.
이어서, 신호 Y1를 하강시키는 동시에 신호 Y2를 상승시켜서, 제1의 선택수단(1)으로서 다음의 군을 선택한다. 그리고, 선택선 WBS 및 WCS의 전위를 각각 “L”레벨로 함으로써, AND회로(13)의 출력 y13이 “H” 레벨로 된다. 이때, 다른 AND 회로(11),(12),(14)의 출력 y11, y12, y14는 “L” 레벨이다. 이와 같이, AND 회로(13)의 출력 y13이 “H” 레벨이므로, MOS 트랜지스터 T14, T15가 온상태로 된다.
그 결과, 주비트선 B2, 주컬럼선 C2이 각각 선택되게 된다. 동시에, 선택선및의 전위가 모두 “H” 레벨이므로, MOS 트랜지스터 T3및 T8가 온상태로 되고, 주비트선 B2과 부비트선 B22이 전기적으로 접속되는 동시에, 주컬럼선 C2과 부컬럼선 C21이 전기적으로 접속된다.
이어서, 데이터버스선 DBL의 전위가 기입데이터에 따라서 “H” 레벨 또는 “L”레벨로 되고, “H”레벨의 전위는 전원전압 Vcc보다 놓은 프로그램전위 Vpp로 된다. 그리고, 레벨시프터부의 전원 Vpp/Vcc의 전압을 Vpp 로 전환함으로써 AND 회로(13)의 출력 y13, 워드선 W1의 전위 및 선택선의 전위를 함께 Vpp로 레벨시프트시킨다.
이렇게 함으로써, 메모리셀 M5의 제어게이트의 전위를 Vpp 로, Vpp인 소스전위를 접지전위 Vss로 하고, 또한 기입데이터에 따라 드레인에 Vpp 또는 접지 전위 Vss를 부여할 수 있고, 메모리셀 M5에 선택적으로 데이터를 기입할 수 있다.
즉, 메모리셀 M5의 드레인이 Vpp 일 때는 메모리셀 M5의 채널에 전류가 흐르고, 드레인 근방에 발생한 전자(電子)/정공(正孔)쌍중 전자가 부유게이트에 주입되어 기입이 행해지고, 메모리셀 M5의 드레인이 접지전위 Vss 일 때는 메모리셀 M5의 채널에 전류가 흐르지 않고, 기입이 행해지지 않음으로써, 데이터버스선 DBL에 부여할 데이터에 따라 선택적으로 메모리셀에 데이터를 기입할 수 있다.
다음에, 독출시와 같은 수법으로 선택선 WBS 및 WCS을 제어함으로써, 메모리셀 M6및 M7에 원하는 데이터를 기입할 수 있다.
전술한 바와 같이, 본 예에 의하면 행렬형으로 배열되는 부유게이트형 절연게이트 전계효과트랜지스터로 이루어지는 메모리셀 M1, M2… M7… 과, 행선택을 위한 워드선 W1∼Wn과, 부비트선 B12, B21, B22, B31과, 부컬럼선 C11, C12, C21, C22과, 제1, 제2 및 제3의 선택수단인 열선택회로(1), 비트선선택회로(2) 및 컬럼선선택회로(3)를 구비하고, 상기 워드선 W1∼Wn을 예를 들면 다결정실리콘층에 의해 형성하고, 서로 평행한 패턴으로 각각 연재시키고, 상기 각 메모리셀행마다 공통으로 되는 상기 부유게이트형 절연게이트 전계효과트랜지스터의 게이트에 겸용하고, 다시 상기 제1의 선택수단인 열선택회로(1)에 의해 각각 복수개의 부비트선 B12, B21, B22, B31과 부컬럼선 C11, C12, C21, C22으로 이루어지는 군을 선택하고, 상기 제2의 선택수단인 비트선선택회로(2)에 의해 상기 각 군중에서 우수번째 또는 기수번째의 부비트선 B12, B21, B22, B31을 선택하여 주비트선 B1, B2또는 B3에 접속하고, 상기 제3의 선택수단인 컬럼선 선택회로(3)에 의해 상기 각 군중에서 우수번째 또는 기수번째의 부컬럼선 C11, C12, C21, C22를 선택하여 주컬럼선 C1또는 C2에 접속하도록 하였으므로, 주컬럼선 C1또는 C2을 선택적으로 접지전위 Vss에 고정시킴으로써, 특정 메모리셀만을 경유하는 주비트선∼부비트선∼메모리셀∼부컬럼선∼주컬럼선(가상접지선) 사이의 전류패스를 형성할 수 있다.
즉, 주비트선 B1, B2, B3및 주컬럼선 C1, C2의 배선피치를 불순물확산층에서 형성되는 배선(부비트선이나 부컬럼선 이하 확산배선이라 함)의 피치의 2배로 할 수 있고, 배선피치가 확산배선보다 큰 알루미늄등의 금속배선을 상기 주비트선 B1, B2, B3및 주컬럼선 C1, C2으로서 사용할 수 있다. 따라서, 메모리셀어레이로부터 도출되는 배선의 피치가 메모리셀어레이내의 배선피치보다 대폭 넓어지기 때문에, 예를 들면 열선택회로(1)나 부하회로(4)등의 주변회로의 출력단자의 배열피치에 관한 룰을 엄격히 할 필요가 없어져서, 프로세스설계와 용이화를 도모할 수 있다.
다음에, 상기 제1실시예의 변형예를 제5도에 의거하여 설명한다. 그리고, 제1도와 대응하는 것에 대하여는 동일부호를 붙인다.
이 변형예에 관한 불휘발성 기억장치는 도시한 바와 같이 상기 제1실시예와 대략 같은 구성을 가지나, 제1의 선택수단인 열선택회로(1)에 있어서 레벨시프트기능이 구비된 AND 회로를 사용하지 않은 점이 다르다.
즉, 주비트선 B1은 직렬로 접속된 도시하지 않은 2개의 MOS 트랜지스터 및 직렬로 접속된 2개의 MOS 트랜지스터 T30및 T34를 통해 데이터버스선 DBL에 접속되고, 주비트선 B2은 직렬로 접속된 2 개의 MOS 트랜지스터 T32및 T36및 직렬로 접속된 2개의 MOS 트랜지스터 T31및 T37를 통해 데이터버스선 DBL에 접속되며, 주비트선 B3은 직렬로 접속된 2개와 MOS 트랜지스터 T33및 T39및 직렬로 접속된 도시하지 않은 2개의 MOS 트랜지스터를 통해 데이터버스선 DBL에 접속된다.
주컬럼선 C1은 MOS 트랜지스터 T35를 통해 접지선 GND에 접속되고, 주컬럼선 C2은 MOS 트랜지스터 T38를 통해 접지선 GND에 접속된다.
상기 MOS 트랜지스터 T30, T31의 게이트에는와의 논리적이 입력되고, 상기 MOS 트랜지스터 T32, T33의 게이트에는 WBS 와 WCS의 논리화가 입력되고, 상기 MOS 트랜지스터 T34, T35, T36에는 한쪽의 열선택신호 Y1가 입력되며, 상기 MOS 트랜지스터 T37, T38, T39에는 다른쪽의 열선택신호 Y2가 입력된다.
다음에, 독출동작에 대하여 제4도의 타이밍차트를 참조하면서 설명한다.
먼저, 선택선 WBS 및 WCS 이 모두 “L” 레벨로 되므로, 제2의 선택수단인 비트선선택회로(2)의 MOS 트랜지스터 T1, T3가 온상태로 되고, 제3의 선택수단인 컬럼선선택회로(3)의 MOS 트랜지스터 T6, T8가 온상태로 된다. 그리고, 비트선선택회로(2) 및 컬럼선선택회로(3)의 다른 MOS 트랜지스터 T2, T4, T5, T7, T9는 오프상태의 그대로이다.
이 때, 주비트선 B1이 MOS 트랜지스터 T1를 통해 택일적으로 부비트선 B12에 접속되고, 주컬럼선 C1이 MOS 트랜지스터 T6를 통해 택일적으로 부컬럼선 C11에 접속되게 된다. 또,와의 논리적이 “H” 레벨이므로, MOS 트랜지스터 T30, T31가 온되고, 신호 Y1가 “H” 레벨이므로 MOS 트랜지스터 T34, T35, T36가 온상태로 되어 있다.
따라서, 주비트선 B1은 MOS 트랜지스터 T30, T34를 통해 데이터버스선 DBL에 전기적으로 접속되고, 주컬럼선 C1은 MOS 트랜지스터 T35를 통해 접지선 GND에 전기적으로 접속된다. 이로써, 메모리셀 M1이 선택되게 되고, 메모리셀 M1의 데이터에 따라서 부비트선 B12의 전위가 변화하여, 그 전위변화가 주비트선 B1을 통해 데이터버스선에 나타난다.
다음 사이클에서는, 메모리셀 M2을 선택하기 위해 선택선 WBS의 전위가 “L”레벨에서 “H”레벨로 천이한다. 이 때, WBS와 WCS의 논리적이 “L” 레벨로 변화하고, WBS 와 WCS의 논리화가 “H” 레벨로 변화한다. 그 결과, MOS 트랜지스터 T30가 오프되고, 주비트선 B1은 데이터버스선 DBL 으로부터 전기적으로 절리된다. 또, 주컬럼선 C1은 여전히 MOS 트랜지스터 T35를 통해 접지선 GND에 전기적으로 접속되어 있다.
또, WBS 와 WCS의 논리화가 “H” 레벨로 되므로, 이번에는 주비트선 B2이 MOS 트랜지스터 T32, T36를 통해 데이터버스선 DBL에 전기적으로 접속된다. 선택선 WCS은 그대로 “L”레벨이므로, 주컬럼선 C1은 MOS 트랜지스터 T6를 통해 부컬럼선 C11에 접속되어 있다. 또, 선택선 WBS이 “L”레벨에서 “H”레벨로 되므로, MOS 트랜지스터 T2가 온상태로 되고, MOS 트랜지스터 T1는 오프상태로 된다.
따라서, 주비트선 B2은 MOS 트랜지스터 T2를 통해 택일적으로 부비트선 B21에 전기적으로 접속된다. 이와 같이, 부비트선 B21과 부컬럼선 C11이 선택됨으로써, 동일 워드선 W1에 관한 메모리셀 M2이 선택되게 된다. 그리고, 상기 메모리셀 M1과 마찬가지로 프로그램되어 있는 메모리셀 M2의 데이터에 따라서 부비트선의 전위가 변화하고, 그 전위 변화가 주비트선 B2을 통해 데이터버스선 DBL에 나타난다.
다음 사이클에서는, 메모리셀 M3을 선택하기 위해 선택선 WCS의 전위가 “L” 레벨에서 “H”레벨로 천이한다. 이 때,와의 논리적은 “L” 레벨 그대로이며, WBS 와 WCS의 논리화도 “H” 레벨 그대로이다. 그러나, 선택선 WCS이 “H”레벨로 되므로, 주컬럼선 C1에 접속되어 있는 MOS 트랜지스터 T6가 오프상태로 변화하고, MOS 트랜지스터 T7가 온상태로 변화한다.
그 결과, 주컬럼선 C1에 전기적으로 접속되는 부컬럼선이 부컬럼선 C11에서 부컬럼선 C12으로 전환된다. 이것으로 메모리셀 M3이 선택되게 된다. 그리고, 상기 메모리셀 M1과 마찬가지로 프로그램된 데이터에 따라서 부비트선 B21의 전위가 변화하고, 그 전위변화가 주비트선 B2을 통해 데이터버스선 DBL에 나타난다.
다음 사이클에서는, 선택선 WBS의 전위가 “H” 레벨에서 “L” 레벨로 하강한다. 그 결과, MOS 트랜지스터 T2가 오프상태로 되고, MOS 트랜지스터 T3가 온상태로 된다. 이 때, 주비트선 B2에 전기적으로 접속되는 부비트선은 부비트선 B22으로 전환된다.
이 경우, 이미 주컬럼선 C1이 접지되어 있으며, 그 주컬럼선 C1이 MOS 트랜지스터 T7를 통해 부컬럼선 C12에 전기적으로 접속되므로, 그 부컬럼선 C12과 상기 부비트선 B22사이에 있는 메모리셀 M4이 선택되게 된다. 그리고, 전술한 바와 마찬가지로 메모리셀 M4에 프로그램되어 있는 데이터에 따라서 부비트선 B22의 전위가 변화하고, 그 전위 변화가 주비트선 B2을 통해 데이터버스선 DBL에 나타난다.
다음에, 메모리셀 M5∼M7에 대해 차례로 데이터를 기입하는 경우의 동작에 대하여 설명한다.
먼저, 신호 ψ가 “L” 레벨로 됨으로써, 부하회로(4)의 각 부하 트랜지스터 T18, T19, T20, T21, T22가 오프되고, 부하회로(4)는 주비트선 및 주컬럼선으로부터 전기적으로 절리된다.
이어서, 신호 Y1를 하강시키는 동시에 신호 Y2를 상승시켜서, 열선택회로(1)에 있어서 다음의 군을 선택한다. 그리고, 선택선 WBS 및 WCS의 전위를 각각 “L” 레벨로 함으로써,와의 논리적이 “H” 레벨로 변화하고, WBS 와 WCS의 논리화가 “L” 레벨로 변화하므로, MOS 트랜지스터 T31, T37, T38, T39가 온상태로 된다.
그 결과, 주비트선 B2및 주컬럼선 C2이 각각 선택되게 된다. 동시에, 선택선및의 전위가 모두 “H” 레벨이므로, MOS 트랜지스터 T3및 T8가 온상태로 되고, 주비트선 B2과 부비트선 B22이 전기적으로 접속되는 동시에, 주컬럼선 C2과 부컬럼선 C21이 전기적으로 접속된다.
이어서, 데이터버스선 DBL의 전위가 기입데이터에 따라서 “H”레벨 또는 “L”레벨로 되고, “H”레벨의 전위는 전원전압 Vcc 보다 높은 프로그램전위 Vpp 로 된다. 그리고, 레벨시프터부의 전원 Vpp/Vcc의 전압을 Vpp로 전환함으로써, 워드선 W1의 전위 및 선택선 WBS의 전위를 모두 Vpp 로 레벨시프트시킨다.
이렇게 함으로써, 메모리셀 M5의 제어게이트의 전위를 Vpp 로, 소스전위를 접지 전위 Vss 로 하고, 또한 기입데이터에 따라서 드레인에 Vpp 또는 접지전위 Vss를 부여할 수 있고, 메모리셀 M5에 선택적으로 데이터를 기입할 수 있다.
다음에, 독출시와 같은 수법으로 선택선 WBS 및 WCS을 제어함으로써, 메모리셀 M6및 M7에 원하는 데이터를 기입할 수 있다.
이 변형예에의 하면, 제1의 선택수단을 구성하는 열선택회로(1)를 구조가 복잡한 레벨시프트기능을 구비한 AND회로를 사용할 필요가 없고, 간단한 MOS 트랜지스터의 조합만으로 구성할 수 있으므로, 주변회로의 구조의 간략화 나아가서는 불휘발성 기억장치 자체의 구조와 간략화 및 소형화를 도모할 수 있다.
다음에, 상기 메모리셀블록을 분할한 경우의 제2실시예에 대하여 제6도에 따라서 설명한다. 그리고, 제1도와 대응하는 것에는 동일부호를 붙인다. 또, 분할된 메모리셀블록 MB당 워드선 W의 수를 여기서는 8개로 하고 있으나, 워드선 W의 개수에 대해 제한을 받는 것은 아니며, 필요에 따라 증감할 수 있는 것으로 한다.
이 제2실시예에 관한 불휘발성 기억장치는 도시한 바와 같이 워드선 W의 연장방향으로 수직방향으로 n개로 분할된 메모리셀블록 MB1, MB2… MBn을 가진다.
그리고, 이들 메모리블록 MB1, MB2… MBn은 제1도에 도시한 바와 같이 교대로 배치되고, 정상적으로 부컬럼선 및 부비트선으로서 사용되는 각 선과, 행렬형으로 배열되는 메모리셀을 가지며, 선택선 WBS·X1∼ WBS·Xn, WBS·X1∼ WBS·Xn에 의해 제어되는 제2의 선택수단, 즉 비트선선택회로(2)를 구성하는 MOS 트랜지스터와, 선택선 WCS·X1∼ WCS·Xn, WCS·X1∼ WCS·Xn에 의해 제어되는 제3의 선택수단 즉 컬럼선선택회로(3)를 구성하는 MOS 트랜지스터를 가지고 있다. 그리고, 예를 들면 선택선 WBS·X1은 선택선 WBS과 선택선 X1의 논리적을 표시한다.
이와 같이 분할함으로써, 각 메모리셀블록 MB1, MB2… MBn내의 도시하지 않은 부컬럼선과 부비트선은 워드선의 연장방향의 수직방향으로 짧아진다. 이로써, 배선저항이나 기생용량을 작게 할 수 있고, 고속동작이 가능하게 된다. 특히, 후술하는 바와 같이 부비트선 및 부컬럼선을 각각 불순물확산층으로 형성하는 경우에 유리하게 된다.
또, 메모리셀블록의 분할방법으로서는 제7도의 변형예에 도시한 바와 같이, 특정의 메모리셀블록의 워드선만을 선택할 수 있도록 워드선(W1·X1, W2·X1… W8·X1), (W1·X2, W2·X2… W8·X2), … (W1·Xn, W2·Xn… W8·Xn)에 의해 제어해도 무방하다. 그리고, 제6도 및 제7도에 있어서, B0, B1… Bm-1, Bm은 주비트선을 표시하며, C1, C2… Cm은 주컬럼선을 표시한다.
이와 같이, n 개의 메모리셀블록 MB1, MB2… MBn에서는 공통으로 주비트선 B0∼Bm이 배설되어 있으며, 이 주비트선 B0∼Bm은 메모리셀블록내의 부비트선의 형성방향과 동일방향으로 형성되어 있다. 또, n 개의 메모리셀블록 MB1, MB2… MBn에서는 공통으로 주컬럼선 C1∼Cm도 배설되어 있으며, 이들 주컬럼선 C1∼Cm도 주비트선과 평행으로 배설되어 있다. 그리고, 각 주비트선 B0∼Bm과 주컬럼선 C1∼Cm은 워드선의 연장방향으로 교대로 배치된다.
상기 메모리셀블록 MB1의 워드선 W의 연장방향과 수직의 방향에서의 단부에는 부하회로(4)가 배설되어 있다. 이 부하회로(4)에는 당해 부하회로(4)를 구성하는 MOS 트랜지스터의 임피던스를 제어하기 위한 신호 ψ가 공급된다. 각 주비트선 B0∼Bm과 주컬럼선 C1∼Cm을 각 메모리셀블록 MB1, MB2… MBn에서 공통으로 사용함으로써, 부하회로(4)를 메모리셀블록 MB전체와 단부에 배치해도 되며, 점유 면적의 축소화로 인해 고밀도집적화를 도모하는 것이 가능하게 된다.
상기 메모리셀블록 MB1, MB2… MBn의 워드선 W의 연장방향과 수직의 방향에서의 타단부에는 제1의 선택수단인 열선택회로(1)가 배설된다. 이 열선택회로(1)에는 선택선 WBS, WCS 및 레벨시프터의 전원선 Vpp/Vcc 이 접속되고, 동시에 열디코더로부터의 열선택을 위한 디코드신호 Y1∼Ym도 공급된다. 이들 각 신호에 의해 1개씩의 주컬럼선과 주비트선이 하나의 군으로서 선택되고, 전술한 바와 같은 독출동작을 행한다.
이와 같이, 각 주비트선 B0∼Bm과 주컬럼선 C1∼Cm을 각 메모리셀블록 MB1, MB2… MBn에서 공통으로 사용함으로써, 부하회로(4)와 마찬가지로 열선택회로(1)를 메모리셀블록 MB 전체의 타단부에 배치해도 되며, 점유면적의 축소화로 인해 고밀도집적화를 도모하는 것이 가능하게 된다.
다음에, 제8도를 참조하면서 메모리셀블록 MB 의 패턴레이아웃에 대하여 설명한다. 그리고, 이 제8도에 도시한 레이아웃도면은 설명을 간략화하기 위해 그 일부를 도시한 것에 불과하며, 실제는 도면중의 X 방향 및 Y 방향으로 반복된 패턴으로 연속적으로 형성된다.
이 메모리셀블록 MB은 실리콘기판(41)상에 도면중 산점(散点)으로 표시된 영역으로 도시된 바와 같이, 복수의 2층째의 다결정실리콘층에 의한 워드선 W1∼W8및 선택선·Xn, WBS·Xn,·Xn, WCS·Xn이 형성되고, 특히 워드선 W1∼W8의 도중에 사선으로 표시된 부분은 2층째의 다결정실리콘층 아래에 절연막을 통해 1층째의 다결정실리콘층에 의한 부유게이트가 형성되며, 다시 이 부유게이트 아래에는 게이트절연막을 통해 채널이 형성되어 있다.
이 레이아웃에 있어서, X 방향으로 늘어선 1쌍의 콘택트홀(42),(42)의 사이의 영역이 하나의 메모리셀블록 MB 이며, 이 메모리셀블록 MB 내에 8개의 워드선 W1∼W8과, 선택선·Xn, WBS·Xn, 선택선·Xn, WCS·Xn이 각각 2층째의 다결정실리콘층으로 이루어지는 대상(帶狀)의 패턴으로 형성되고, 이들 각 선 사이는 소정간격만큼 이간되어 채널형성을 저지하기 위한 이온주입이 자체정합적으로 행해진다. 또, 도면중 파선으로 표시한 마스크패턴(43)을 이용하여 채널형성을 저지하기 위한 이온주입이 행해진다.
부비트선 B11, B12, B21, B22및 부컬럼선 C1, C2, C11, C12는 도면중 굵은 실선으로 표시한 바와 같이 X방향을 길이방향으로 하는 실리콘기판과 불순물확산층에 의해 형성된다. 이들 부비트선 B11, B12, B21, B22및 부컬럼선 C1, C2, C11, C12의 패턴은 각각 대상의 패턴으로 되고, 각 메모리셀의 소스/드레인영역으로서 사용된다.
그리고, 상기 부비트선 B11, B12, B21, B22및 부컬럼선 C1, C2, C11, C12을 형성하는 불순물확산층은 소정간격으로 교대로 배치되고, 불순물확산층과 직교하는 2층째의 다결정실리콘층패턴 아래의 실리콘기판(41)은 채널로서 이용되며, 이 채널상에는 게이트절연막을 통해 1층째의 다결정실리콘층에 의한 부유게이트가 형성된다.
또, 본원 발명의 실시예에 관한 메모리셀에 의하면, 비트선 및 컬럼선을 불순물확산층으로 구성한 고밀도메모리셀을 사용해도, 배선저항 및 기생용량의 증대를 억제하는 것이 가능하게 되며, 메모리셀의 고밀도화와 고집적화 및 액세스의 고속화를 도모할 수 있다.

Claims (17)

  1. 행렬(MB)형으로 배열되고, 기록될 프로그램의 데이터에 따라서 높은 한계치전압 또는 낮은 한계치전압으로 프로그램될 부유(浮遊) 게이트형 MIS 트랜지스터로 이루어지는 복수의 불휘발성 메모리셀(M)과, 상기 메모리셀(M)의 각 행마다 공통으로 사용되고, 또한 상기 MIS 트랜지스터의 게이트를 겸하는 복수의 워드선(W1∼Wn)과, 상기 워드선(W1∼Wn)에 대략 직교하여 배치되고, 상기 MIS 트랜지스터에서 소스 또는 드레인의 하나로 되고, 또한 인접하는 메모리셀(M)의 열의 하나와 공통으로 사용되고, 역도전형의 불순물을 기체(基體) 표면으로 주입함으로써 확산영역으로서 형성되는 복수의 부비트선(B12, B21, B22, B31)과, 상기 각 부비트선(B12, B21, B22, B31)의 사이에 배치되고, 또한 인접하는 메모리셀(M)의 열의 다른 하나와 공통으로 사용되고, 상기 메모리셀(M)의 열의 상기 MIS 트랜지스터에서 상기 소스 또는 드레인의 다른 하나로 되고, 역도전형의 불순물을 기체표면으로 주입함으로써 확산영역으로서 형성되는 복수의 부컬럼선(C11, C12, C21, C22)으로 이루어지는 불휘발성 기억장치에 있어서, 각각 복수개의 상기 부비트선(B12, B21, B22, B31)과 상기 복수개의 부컬럼선(C11, C12, C21, C22)으로 이루어지는 군을 선택하는 제1의 선택수단(1)과, 상기 각 군중에서의 상기 부비트선(B12, B21, B22, B31)을 선택하고, 상기 부비트선(B12, B21, B22, B31)을 주비트선(B1, B2, B3)에 접속하는 제2의 선택수단(2)과, 상기 각 군중에서의 상기 부컬럼선(C11, C12, C21, C22)을 선택하고, 상기 부컬럼선(C11, C12, C21, C22)을 주컬럼선(C1, C2)에 접속하는 제3의 선택수단(3)으로 이루어지는 것을 특징으로 하는 불휘발성 기억장치.
  2. 제1항에 있어서, 상기 제2 및 제3의 선택수단(2,3)은 절연게이트형 전계효과트랜지스터로 이루어지는 것을 특징으로 하는 불휘발성 기억장치.
  3. 제1항에 있어서, 상기 제2 및 제3의 선택수단(2,3)은 상기 MIS 트랜지스터와 동일 도전형의 절연게이트형 전계효과트랜지스터로 이루어지는 것을 특징으로 하는 불휘발성 기억장치.
  4. 제2항 또는 제3항에 있어서, 상기 비트선(B12, B21, B22, B31)과 상기 컬럼선(C11, C12, C21, C22)은 기체상에 대상(帶狀)의 패턴으로, 또한 상기 제2 및 제3의 선택수단(2,3)의 상기 절연게이트형 전계효과트랜지스터의 길이방향과 대략 직교하는 방향으로 형성되는 것을 특징으로 하는 불휘발성 기억장치.
  5. 제1항에 있어서, 상기 제2의 선택수단(2)은 상기 메모리셀(M)의 어레이를 사이에 두고 상기 제3의 선택수단(3)과 대향하여 배치되어 있는 것을 특징으로 하는 불휘발성 기억장치.
  6. 제1항에 있어서, 행렬(MB)형의 상기 메모리셀(M)은 상기 부비트선(B12, B21, B22, B31)의 방향으로 블록분할되고, 이들 각 블록에서 상기 제1의 선택수단(1)이 공통으로 사용되는 것을 특징으로하는 불휘발성 기억장치.
  7. 제1항 내지 제3항중 어느 한항에 있어서, 상기 각 비트선(B12, B21, B22, B31)과 각 컬럼선(C11, C12, C21, C22)의 종단부에는 부하회로(4)가 배설되어 있는 것을 특징으로 하는 불휘발성 기억장치.
  8. 제7항에 있어서, 행렬(MB)형의 상기 메모리셀(M)은 상기 비트선(B12, B21, B22, B31)의 방향으로 블록분할되고, 이들 각 블록에서 부하회로(4)가 공통으로 사용되는 것을 특징으로 하는 불휘발성 기억장치.
  9. 제1항 내지 제3항중 어느 한항에 있어서, 상기 주비트선(B1, B2, B3)과 상기 주컬럼선(C1, C2)은 상기 부비트선(B12, B21, B22, B31)을 중첩하여 형성되는 것을 특징으로 하는 불휘발성 기억장치.
  10. 제9항에 있어서, 상기 주비트선(B1, B2, B3)과 주컬럼선(C1, C2)은 금속 또는 기타 저저항재료로 이루어지는 것을 특징으로 하는 불휘발성 기억장치.
  11. 행렬(MB)형으로 배열되고, 주비트선(B1, B2, B3)의 방향으로 복수의 블록으로 분할되며, 부유게이트형 MIS 트랜지스터로 이루어지는 복수의 불휘발성 메모리셀(M)과, 상기 메모리셀(M)의 각 행마다 공통으로 사용되고, 또한 상기 MIS 트랜지스터의 게이트를 겸하는 복수의 워드선(W1∼Wn)과, 상기 워드선(W1∼Wn)에 대략 직교하여 배치되고, 상기 MIS 트랜지스터에서 소스 또는 드레인의 하나로 되고, 또한 인접하는 메모리셀(M)열의 하나와 공통으로 사용되고, 역도전형의 불순물을 기체표면으로 주입함으로써 확산영역으로서 형성되는 복수의 부비트선(B12, B21, B22, B31)과, 상기 각 부비트선(B12, B21, B22, B31)의 사이에 상기 비트선(B1, B2, B3)과 교대로 배치되도록 각각 대략 평행하게 배치되고, 또한 인접하는 메모리셀(M)의 열의 다른 하나와 공통으로 사용되고, 상기 메모리셀(M)의 열의 상기 MIS 트랜지스터에서 상기 소스 또는 드레인의 다른 하나로 되고, 역도전형의 불순물을 기체표면으로 주입함으로써 확산영역으로서 형성되는 복수의 부컬럼선(C11, C12, C21, C22)으로 이루어지는 불휘발성 기억장치에 있어서, 각각 복수개의 상기 부비트선(B12, B21, B22, B31)과 상기 복수개의 부컬럼선(C11, C12, C21, C22)으로 이루어지는 군을 각 블록사이에서 공통으로 선택하는 제1의 선택수단(1)과, 상기 각 군중에서의 상기 부비트선(B12, B21, B22, B31)을 선택하고, 상기 부비트선(B12, B21, B22, B31)을 주비트선(B1, B2, B3)에 접속하는 제2의 선택수단(2)과, 상기 각 군중에서의 상기 부컬럼선(C11, C12, C21, C22)을 선택하고, 상기 부컬럼선(C11, C12, C21, C22)을 주컬럼선(C1, C2)에 접속하는 제3의 선택수단(3)과, 상기 각 비트선과 상기 각 컬럼선(B,C)의 종단부에 배열되는 부하회로(4)와, 상기 블록에서 하나를 선택하는 제4의 선택수단으로 이루어지는 것을 특징으로 하는 불휘발성 기억장치.
  12. 제11항에 있어서, 상기 제4의 선택수단은 제2의 선택수단(2)을 선택하고, 제3의 선택수단(3)은 상기 블록중 하나에 속하는 것을 특징으로 하는 불휘발성 기억장치.
  13. 제11항에 있어서, 상기 제4의 선택수단은 상기 블록중 하나에 속하는 상기 모든 워드선(W1∼Wn)을 선택하는 것을 특징으로 하는 불휘발성 기억장치.
  14. 제12항에 있어서, 상기 워드선(W1∼Wn)은 각 블록사이에서 공통으로 사용되는 것을 특징으로 하는 불휘발성 기억장치.
  15. 제11항에 있어서, 상기 제2의 선택수단(2)의 제어신호(WBS, WBS)와 상기 제3의 선택수단(3)의 제어신호(WCS, WCS)는 각 블록사이에서 공통으로 사용되는 것을 특징으로 하는 불휘발성 기억장치.
  16. 제11항에 있어서, 상기 주비트선(B1, B2, B3)과 상기 주컬럼선(C1, C2)은 상기 부비트선(B12, B21, B22, B31)에 중첩하여 형성되는 것을 특징으로 하는 불휘발성 기억장치.
  17. 제12항에 있어서, 상기 주비트선(B1, B2, B3)과 주컬럼선(C1, C2)은 금속 또는 기타 저저항재료로 이루어지는 것을 특징으로 하는 불휘발성 기억장치.
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