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Die vorliegende Erfindung betrifft einen integrierten Schaltkreis mit einer Funktion, die es
ermöglicht, einen Modus eines Schaltkreises umzuschalten, falls ein vorbestimmtes Signal
in einen Modusumschaltungs-Eingangsanschluß in einem Zustand eingegeben wird, in
dem eine vorbestimmte Spannung an einen oder mehrere Signal-Eingangsanschlüsse
angelegt wird.
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In der offengelegten japanischen Patentanmeldung Nr.1990-278171, veröffentlicht am 14.
November 1990 in Japan, ist ein Halbleiterbauelement in einem konventionellen
integrierten Schaltkreis beschrieben. Ein Testanschluß, ein Testschaltkreis und ein resistives
Element sind für das in der offengelegten japanischen Patentanmeldung Nr.1990-278171
offenbarte Halbleiterbauelement vorgesehen. Das Halbleiterbauelement enthält den als
resistives Element dienenden Testschaltkreis zwischen einem Eingangsanschluß und einer
Leistungsversorgung. Der grundlegende Aufbau des Halbleiterbauelementes wird im
folgenden beschrieben und ist in Fig. 1 dargestellt. Unter Bezugnahme auf Fig. 1 bezeichnen
die Bezugszeichen 11, 13 und 14 jeweils den Eingangsanschluß, einen
Eingangsstufentransistor und den Testanschluß.
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Der Testanschluß wird hochgezogen durch das hochziehende resistive Element 15. Das
Bezugszeichen 12 bezieht sich auf den Testschaltkreis, der einen einzelnen Transistor mit
einem großen EIN-Widerstand aufweist.
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Der Testschaltkreis 12 wird in den Zustand AUS geschaltet, falls der Testanschluß 14
geöffnet wird oder eine hohe Spannung an den Testanschluß 14 angelegt wird. Auf der
anderen Seite wird der Testschaltkreis 12 in den Zustand EIN geschaltet, falls an den
Testschaltkreis 14 eine niedrige Spannung angelegt wird. Wenn der Testschaltkreis 12 in dem
Zustand EIN gehalten wird, dient der Testschaltkreis 12 als resistives Element, da er den
Transistor mit dem großen EIN-Widerstand aufweist. Somit ist das resistive Element
zwischen dem Eingangsanschluß 11 und der positiven Leistungsversorgung eingesetzt, um
diese miteinander zu verbinden, so daß der Eingangsanschluß 11 hochgezogen wird.
Insoweit wurde die Besschreibung eines Falles gegeben, in welchem der Eingangsanschluß 11
von
dem Testschaltkreis hochgezogen wird. Wie später beschrieben werden wird und in
Fig.2 gezeigt ist, kann jedoch der Eingangsanschluß 21 mit dem Testschaltkreis 22 nach
unten gezogen werden. Wenn in diesem Fall die hohe Spannung an den Testanschluß 24
angelegt wird, kann der Eingangsanschluß 21 nach unten gezogen werden.
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Auf der anderen Seite ist das konventionelle Halbleiterbauelement, dessen Aufbau in Fig.3
dargestellt ist, im Stand der Technik ebenfalls wohlbekannt. Das Bezugszeichen 30 in
Fig.3 bezieht sich auf eine essentielle Schaltkreiskomponente in einem integriertem
Schaltkreis β. In dieser Figur sind Anschlüsse eines integrierten Schaltkreises 30 teilweise
dargestellt. Ein Testmodus-Einstellungsanschluß A dient als ein Anschluß zur Eingabe
eines Spannungsignals, welches benötigt wird, um einen
Testmoduseinstellungs-Logikschaltkreis 32 in die Zustände EIN und AUS zu schalten. Die Signalanschlüsse B1, B2, B3
dienen als Anschlüsse, um ein Signal ein- und auszugeben und dienen als Anschlüsse, um
einen Spannungspegel zu setzen und einzugeben, welcher während des Testmodus benötigt
wird.
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In dem integrierten Schaltkreis 30, wenn eine Massespannung (GND) an den Testmodus-
Einstellungsanschluß A angelegt wird, wird der Testmoduseinstellungs-Logikschaltkreis
32 auf den Testmodus umgeschaltet. Demgemäß ist es möglich, in einem Zustand zu
testen, in dem der Signalanschluß B1 auf eine Leistungsversorgungsspannung Vcc gesetzt
ist, die Signalspannung B2 auf die Massespannung gesetzt ist, und der Signalanschluß B3
auf eine Referenzspannung VE gesetzt ist. Zusätzlich verläßt der integrierte Schaltkreis 30
den Testmodus, wenn der Testmodus-Einstellungsanschluß A auf die
Leistungsversorgungsspannung Vcc gesetzt wird oder geöffnet wird.
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In dem in der offengelegten japanischen Patentanmeldung Nr.1990-278171 offenbarten
Halbleiterbauelement kann der integrierte Schaltkreis den Testmodus jedoch nur verlassen,
wenn der Eingangsanschluß geöffiiet wird. Es gibt noch einen weiteren Nachteil in dem in
der offengelegten japanischen Patentanmeldung Nr.1990-278171 offenbarten
Halbleiterelement. Das Halbleiterbauelement kann nämlich nicht zwei oder mehr von jedem
Schaltkreis enthalten, um die Anschlußspannung jeweils auf die Leistungsversorgungsspannung
Vcc, auf die Massespannung (GND) oder auf eine optionale Spannung zu setzen. Um
weiterhin eine Mehrzahl von integrierten Schaltkreisen β wie gezeigt in Fig.3 in dem
Testmodus simultan zu aktivieren, sollten die entsprechenden integrierten Schaltkreise wie gezeigt
in Fig.4 angeordnet werden. Das heißt, daß es notwendig ist, die Signaleingangsanschlüsse
B1 bis B3 jeweils untereinander als auch mit dem Testmodus-Einstellungsanschluß A zu
verbinden. Eine derartige Zunahme der Anzahl der integrierten Schaltkreise β bewirkt
eine komplizierte Verdrahtung und erfordert einen enormen Arbeits- und Zeitaufwand.
Zusätzlich können einige Anschlüsse aufgrund der eingeschränkten Dimension der
Verpakkung oder des begrenzten Umgebungsraumes möglicherweise nicht verdrahtet werden.
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Falls der integrierte Schaltkreis β in dem Testmodus verbessert wird, können
fundamentale Schaltkreise verbessert werden (durch Vergüten oder Tempern), während einige
Schaltkreisblöcke nicht verbessert werden können. Zum Beispiel ist es unmöglich, den
zwischen die Signaleingangsanschlüsse B1 bis B3 und den
Testmodus-Einstellungsanschluß A eingesetzten Logikschaltkreis 31 zu verbessern. Der Logikschaltkreis 31 kann
nicht in einem anderen Modus als dem Testmodus aktiviert werden. Dies resultiert in dem
weiteren Nachteil, daß der gesamte Schaltkreis keine hohe Zuverlässigkeit gewährleisten
kann.
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Die japanische offengelegte Patentanmeldung Nr.1988-37268 offenbart einen integrierten
Schaltkreis gemäß dem Oberbegriff des Anspruchs 1, in welchem zwei
Signaleingangsanschlüsse jeweils mit der Leistungsversorgung und mit Massespannungen des integrierten
Schaltkreises verbunden sind, wenn ein vorbestimmtes Signal an einen
Steuereingangsanschluß in einem Testmodus angelegt wird.
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Die vorliegende Erfindung ist durch den integrierten Schaltkreis gemäß Anspruch 1
gegeben. Die Unteransprüche 2 bis 4 beziehen sich auf bevorzugte Ausführungsformen der
Erfindung.
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Gemäß der vorliegenden Erfindung weist der integrierte Schaltkreis eine Funktion auf, die
es einem vorbestimmten Modus des Schaltkreises, wie einem Testmodus, ermöglicht,
ausgewählt zu werden, wenn eine vorbestimmte Steuerspannung durch einen
Modusumschaltungsanschluß eingegeben wird. In diesem Modus wird eine entsprechende vorbestimmte
Spannung an einen oder mehrere Signaleingangsanschlüsse angelegt. Der integrierte
Schaltkreis weist einen mit dem oder jedem Signaleingangsanschluß verbundenen
Spannungseinstellungs-Schaltkreis auf Der Spannungseinstellungs-Schaltkreis ist derart
angeordnet, um mindestens einen Signaleingangsanschluß zu setzen, um eine beliebige
Referenzspannung in dem Bereich von der Massespannung bis zu der
Leistungsversorgungsspannung als Reaktion auf die Steuerspannung zu empfangen, die durch den
Modusumschaltungsanschluß eingegeben wird.
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In einer bevorzugten Ausführungsform wird die Bezugsspannung in dem integrierten
Schaltkreis intern eingestellt. Daher ist es nicht notwendig, die entsprechenden
Signaleingangsanschlüsse der entsprechenden integrierten Schaltkreise jeweils miteinander zu
verbinden, falls eine Anzahl der integrierten Schaltkreise simultan getestet werden sollen.
Folglich kann der Zeit- und Verdrahtungs(Platz-)aufwand für ein solches Testen bedeutend
verringert werden.
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Die Figuren zeigen:
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Fig. 1 ein Schaltkreisdiagramm zur Darstellung einer Struktur eines Testschaltkreises in
einem konventionellen Halbleiterbauelement;
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Fig.2 ein Schaltkreisdiagramm zur Darstellung des Halbleiterbauelements nach Fig. 1 mit
nach unten gezogenem Testschaltkreis;
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Fig.3 ein wesentliches Blockdiagramm zur Darstellung einer fundamentalen Struktur eines
konventionellen integrierten Schaltkreises;
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Fig.4 ein Verdrahtungsdiagramm zur Darstellung einer Mehrzahl von konventionellen
integrierten Schaltkreisen in dem Fall der gleichzeitigen Aktivierung in einem Testmodus;
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Fig.5 ein Schaltkreisdiagramm zur Darstellung einer internen Struktur eines integrierten
Schaltkreises der vorliegenden Erfindung; und
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Fig.6 ein Schaltkreisdiagramm zur Darstellung einer Mehrzahl der Schaltkreise nach Fig.5
in dem Fall der gleichzeitigen Aktivierung in dem Testmodus.
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Nachfolgend wird ein bevorzugtes Ausfiihrungsbeispiel unter Bezugnalune auf die
Zeichnungen erläutert.
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Fig.5 ist ein Schaltkreisdiagramm zur teilweisen Darstellung einer internen Struktur eines
integrierten Schaltkreises der vorliegenden Erfindung. Der integrierte Schaltkreis α der
Erfindung besitzt eine Funktion (einen Testmodus) zum automatischen Testen einer
Betriebsart des Schaltkreises wie in dem Fall des konventionellen integrierten Schaltkreises,
wie er in Fig.3 gezeigt ist. Wenn weiterhin der integrierte Schaltkreis α in den Testmodus
umgeschaltet wird, werden ein Signaleingangsanschluß und ein
Moduseinstellungsanschluß A wie in dem Fall des konventionellen integrierten Schaltkreises verwendet.
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Der Schaltkreis der Erfindung ist abweichend von dem konventionellen Schaltkreis mit
einem zwischen jedem Anschluß, d.h. dem Moduseinstellungsanschluß A (entsprechend
einem Modusumschaltungs-Eingangsanschluß) und den Signaleingangsanschlüssen B1 bis
B3, und einem integrierten Schaltkreis 30 (entsprechend einem Logikschaltkreis)
angeordneten Spannungseinstellungs-Schaltkreis 40 versehen, der mit jedem der vorgenannten
verbunden ist. Der Spannungseinstellungs-Schaltkreis 40 wird nachfolgend beschrieben.
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Der integrierte Schaltkreis der Erfindung ist mit einem zwischen dem
Moduseinstellungsanschluß A und einem integrierten Schaltkreis 30 angeordneten und mit beiden
verbundenen Inverter 5 versehen. Der Moduseinstellungsanschluß A ist mit jedem Gate von
p-Kanal-FETs (Field Effect Transistors, Feldeffekttransistoren) 1, 3 sowie mit einem
Eingangsanschluß des Inverters 5 verbunden.
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Auf der anderen Seite ist ein Ausgangsanschluß des Inverters 5 mit jedem Gate von
n-Kanal-FETs 2, 4 sowie mit einem Eingangsanschluß eines
Testmoduseinstellungs-Logikschaltkreises 32 (s. Fig.3) in dem integrierten Schaltkreis 30 verbunden. Der
Source-Anschluß des FET 2 ist auf Masse (GND) gelegt und dessen Drain-Anschluß ist mit dem
Signalanschluß B2 verbunden. Des weiteren haben der FET 3 und der FET 4 einen
gemeinsamen Source-Anschluß und sind mit dem Signalanschluß B3 verbunden. Jeder
Drain-Anschluß der FETs 3, 4 ist mit einem Spannungserzeugungsschaltkreis (nicht dargestellt) zum
Erzeugen einer Referenzspannung (VE: 0 < VE < Vcc) verbunden. In dem Fall des
konventionellen Schaltkreises der Fig.3 wird die Referenzspannung (VE) extern dem
integrierten Schaltkreis zugeführt. In dem Schaltkreis dieser Ausführungsform wird sie jedoch
durch den Spannungserzeugungsschaltkreis zugeführt, der in dem integrierten Schaltkreis
separat vorgesehen ist.
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Der Aufbau des Spannungseinstellungsschaltkreises 40 sollte entsprechend einer Spannung
geändert werden, die an die Signaleingangsanschlüsse B1 bis B3 während des Testmodus
angelegt werden soll. Der den FET 2 enthaltende Schaltkreis kann verwendet werden, falls
der Signalanschluß auf die Spannung Vcc (entsprechend der Leistungsversorgung) gesetzt
wird oder falls der den FET 1 enthaltende Schaltkreis auf Massespannung (GND) gesetzt
wird. Zusätzlich kann der Inverter 5 weggelassen werden in dem Fall, daß alle
Signaleingangsanschlüsse
B1 bis B3 auf die Leistungsversorgungsspannung Vcc oder die
Massespannung (GND) gesetzt werden.
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Im folgenden wird eine Beschreibung einer Arbeitsweise gegeben für den Fall, daß der
integrierte Schaltkreis mit dem vorstehend beschriebenen Aufbau in den Testmodus
umgeschaltet wird.
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Wenn der Testmoduseinstellungsanschluß A auf Massespannung GND gesetzt wird, wird
eine Signalspannung durch den Moduseinstellungsanschluß A eingegeben und eine
Spannung Vcc (entsprechend der Leistungsversorgung) wird von dem Inverter 5 ausgegeben.
Entsprechend werden die FETs 1, 2, 3 und 4 jeweils in den Zustand EIN geschaltet, da
jede Gate-Spannung der p-Kanal-FETs 1 und 3 auf die GND-Spannung gesetzt wird,
während die der n-Kanal-FETs 2 und 4 auf die Leistungsversorgungsspannung Vcc gesetzt
wird. Als Ergebnis wird der Signaleingangsanschluß B1 auf die
Leistungsversorgungsspannung Vcc und der Signaleingangsanschluß B2 wird auf die GND-Spannung gesetzt.
Somit wird die Referenzspannung (VE) an den Signaleingangsanschluß B3 durch den
vorstehend angegebenen Spannungserzeugungsschaltkreis angelegt. Ebenso wird in dieser
Ausführungsform ein Inverter (nicht darstellt) in einer dem Schaltkreis vorhergehenden
Stufe separat vorgesehen, um ein invertiertes Signal wiederherzustellen, da der
Moduseinstellungs-Logikschaltkreis 32 in den Testmodus durch die GND-Spannung umgeschaltet
werden kann.
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Falls der Moduseinstellungsanschluß A auf die Leistungsversorgungsspannung Vcc gesetzt
oder geöffnet wird, werden die FETs 1, 2, 3 und 4 jeweils in den Zustand AUS geschaltet,
um den Modus zu verlassen. Beim Verlassen des Modus kann ein Signal durch die
Signaleingangsanschlüsse B1 bis B3 ein- und ausgegeben werden.
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Wenn die Mehrzahl der vorstehend angegebenen integrierten Schaltkreise α simultan in
dem Testmodus betrieben werden, sind die integrierten Schaltkreise wie in Fig.6 gezeigt
verdrahtet. Eine generelle Verdrahtung kann nämlich eingesetzt werden solange wie die
Moduseinstellungsanschlüsse A jeweils miteinander in Verbindung stehen und mit einem
Erdungsdraht verbunden sind.
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Anders als bei dem konventionellen Schaltkreis ist es nicht notwendig, die
Signaleingangsanschlüsse B1 bis B3 miteinander zu verbinden, um den integrierten Schaltkreis der
Erfindung in dem Testmodus zu betreiben. Als Resultat ist es möglich die für die
Verdrahtung
und den Verdrahtungsvorgang benötigte Arbeitszeit und einen fur den Vorgang
benötigten Arbeitsraum zu reduzieren, falls die Anzahl der integrierten Schaltkreise α erhöht
wird.
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Des weiteren ist es nicht notwendig, die Signaleingangsanschlüsse jeweils miteinander zu
verbinden, auch wenn die Referenzspannung VE von extern erhalten wird. Ms Ergebnis
kann die Verdrahtungsoperation in dem Schaltkreis der Erfindung relativ zu dem
konventionellen Schaltkreis erleichtert werden. Insbesondere ist es möglich einen solchen Fall zu
vermeiden, daß ein Spannungspegel fur die Signaleingangsanschlüsse B 1 bis B3 aufgrund
von zum Beispiel begrenztem Raum nicht gesetzt werden kann.
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Darüberhinaus ist es möglich, anders als bei dem konventionellen Schaltkreis den
Logikschaltkreis 31 wie auch die Signalanschlüsse B1 bis B3 zu verbessern (beispielsweise
durch Tempern oder Vergüten), wenn diese in dem Testmodus verbessert wurden. Somit
kann eine höhere Verläßlichkeit in dem gesamten Schaltkreis erzielt werden.
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Es ist festzuhalten, daß der integrierte Schaltkreis der vorliegenden Erfindung jede Art
eines Schaltkreismodus dazu veranlassen kann, umgeschaltet zu werden, und die
erforderliche Anzahl der in den Modus zu setzenden Signaleingangsanschlüsse unterliegt keiner
Begrenzung.
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Des weiteren kann der integrierte Schaltkreis derart angepaßt werden, um die Art des
Schaltkreismodus entsprechend der Spannung zu ändern, die für einen oder mehrere
Signaleingangsanschlüsse gesetzt wurde. Zusätzlich kann der integrierte Schaltkreis den
Signaleingangsanschluß enthalten, ohne daß dieser sich von der Verpackung nach außen
erstreckt.
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Die Erfindung kann in anderen spezifischen Formen ausgeführt werden ohne von dem in
den Ansprüchen festgelegten Schutzumfang abzuweichen.