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Die Erfindung betrifft eine integrierte Halbleiterschaltung
und insbesondere eine integrierte Halbleiterschaltung mit
einer Funktion, die einen Test zur Überprüfung erlaubt, ob
Eingangs-/Ausgangsanschlüsse der integrierten Schaltung
richtig mit den Verdrahtungen auf einer Platine (circuit
board) verbunden sind oder nicht, nachdem die integrierte
Schaltung auf der Schaltungsplatine montiert ist. Bei
dieser Beschreibung bezeichnet der Term
"Eingangs-/Ausganganschluß" nicht nur einen Anschluß, der sowohl für
den Eingang als auch für den Ausgang verwendet wird,
sondern ebenfalls einen Anschluß, der nur für den Eingang und
einen Anschluß, der nur für den Ausgang verwendet wird.
Beschreibung bekannter Technik
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Normalerweise sind integrierte Halbleiterschaltungen nicht
intern mit einer Testschaltung zum Überprüfen eines
Verdrahtungszustandes, nachdem die integrierte Schaltung auf
einem Verdrahtungssubstrat oder einer gedruckten
Schaltungsplatine befestigt ist, versehen. Aufgrund dessen wird
ein Funktionstest für das System, das auf der gedruckten
Schaltungsplatine realisiert ist, für jede gedruckte
Schaltungsplatine durchgeführt, anstatt eines Verbindungstestes
zwischen jeder integrierten Schaltung und der gedruckten
Schaltungsplatine. Alternativ wird ein Anordnungstest
mittels eines Funktionstests der integrierten Schaltung, die
auf der gedruckten Schaltplatine montiert ist, unter
Verwendung eines In-Schaltungs-Testers od. dgl. durchgeführt.
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Im allgemeinen benötigt jedoch der Funktionstest für die
gesamte gedruckte Schaltungsplatine einen großen Zeitanteil
und eine große Anzahl von Schritten, um alle Funktionen der
Schaltungsplatine durchzuführen, je näher die Funktion der
Schaltungsplatine der Funktion des Gesamtsystems kommt.
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Eine integrierte Halbleiterschaltung bis zum Oberbegriff
des Anspruchs 1 ist aus der US-A-4704484 bekannt. Diese
integrierte Halbleiterschaltung umfaßt eine Anzahl von
Testmodus-Eingangsschaltungen für eine Anzahl von
Testpufferschaltungen. Aufgrund dessen besetzen diese Schaltungen
einen großen Anteil des Raums auf dem Chip.
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Es ist somit eine Aufgabe der Erfindung, eine integrierte
Halbleiterschaltung mit interner Testfunktion zu schaffen,
die mit einer verminderten Chipfläche für die
Testschaltungen realisiert werden kann.
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Es ist eine weitere Aufgabe der Erfindung, eine integrierte
Halbleiterschaltung zu schaffen, die ein Verbindungstest
der Eingangs-/Ausgangsanschlüsse der integrierten Schaltung
ermöglicht, nachdem sie auf der Schaltungsplatine montiert
und verdrahtet ist, und unabhängig von anderen,
integrierten Schaltungen, die auf derselben Schaltungsplatine
montiert sind.
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Diese Aufgabe wird durch eine integrierte
Halbleiterschaltung gelöst, die in Anspruch 1 definiert ist;
die abhängigen Ansprüche betreffen weitere Entwicklungen
der Erfindung.
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Die obengenannten und andere Aufgaben, Merkmale und
Vorteile der Erfindung werden aus der folgenden Beschreibung
bevorzugter Ausführungsformen der Erfindung mit Bezug auf
die beigefügten Zeichnungen deutlicher werden.
Kurzbeschreibung der Zeichnungen
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Fig. 1 ist ein Verbindungslayout-Diagramm für
Eingangs-/Ausgangs-Anschlüsse einer Ausführungsform der integrierten
Schaltung gemäß der Erfindung;
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Fig. 2A ist ein Blockdiagramm einer Ausführungsform der
Testmodus-Eingangspufferschaltung, die in der integrierten
Schaltung gemäß Fig. 1 verwendet wird;
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Fig. 2B ist eine Wahrheitstabelle zur Erläuterung der
Beziehung zwischen der Eingabe und der Ausgabe der Testmodus-
Eingangspufferschaltung gemäß Fig. 2A.
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Fig. 2C ist ein Schaltungsdiagramm eines
Eingangsschnittstellenblocks, der in der in Fig. 1 dargestellten,
integrierten Schaltung verwendet werden kann und durch die
Testmodus-Eingangspufferschaltung gemäß Fig. 2A gesteuert
werden kann;
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Fig. 2D ist ein Blockdiagramm eines
Ausgangs-Schnittstellenblocks, der in der in Fig. 1 dargestellten integrierten
Schaltung verwendet werden kann und durch die Testmodus-
Eingangspufferschaltung gemäß Fig. 2A gesteuert werden
kann;
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Fig. 2E ist eine Wahrheitstabelle zur Erläuterung einer
Beziehung zwischen der Eingabe und der Ausgabe des Ausgangs-
Schnittstellenblocks gemäß Fig. 2D, wenn er durch die
Testmodus-Eingangspufferschaltung gemäß Fig. 2A gesteuert wird;
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Fig. 2F ist ein Blockdiagramm eines Dreistufen-Ausgangs-
Schnittstellenblocks, der in der in Fig. 1 dargestellten
integrierten Schaltung verwendet werden kann und durch die
Testmodus-Eingangspufferschaltung gemäß Fig. 2A gesteuert
werden kann;
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Fig. 2G ist eine Wahrheitstabelle zur Erläuterung der
Beziehungen zwischen der Eingabe und der Ausgabe des
Dreistufen-Ausgangsschnittstellenblocks gemäß Fig. 2F, wenn er
durch die Testmodus-Eingangspufferschaltung gemäß Fig. 2A
gesteuert wird;
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Fig. 2H ist ein Blockdiagramm eines
bidirektional-Schnittstellenblockes, der in der in Fig. 1 dargestellten
integrierten Schaltung verwendet werden kann und durch die
Testmodus-Eingangspufferschaltung gemäß Fig. 2A gesteuert
werden kann;
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Fig. 3A ist eine Wahrheitstabelle zur Erläuterung eines
weiteren Beispiels der Beziehung zwischen der Eingabe und
der Ausgabe der Testmodus-Eingangspufferschaltung gemäß
Fig. 2A;
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Fig. 3B ist ein Blockdiagramm eines
Ausgangs-Schnittstellenblockes, der in der in Fig. 1 dargestellten integrierten
Schaltung verwendet werden kann und der durch die
Testmodus-Eingangspufferschaltung, die gemäß der Wahrheitstabelle
der Fig. 3A arbeitet, gesteuert werden kann;
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Fig. 3C ist eine Wahrheitstabelle zur Erläuterung der
Beziehung zwischen einer Eingabe und einer Ausgabe des
Ausgangs-Schnittstellenblockes gemäß Fig. 3B, wenn er durch
die Testmodus-Eingangspufferschaltung gesteuert wird, die
entsprechend der Wahrheitstabelle der Fig. 3A arbeitet;
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Fig. 3D ist eine Wahrheitstabelle zur Erläuterung der
Beziehung zwischen der Eingabe und der Ausgabe des
Dreistufen-Ausgangsschnittstellenblocks gemäß Fig. 2F, wenn er
durch die Testmodus-Eingangspufferschaltung gesteuert wird,
die entsprechend der Wahrheitstabelle gemäß der Fig. 3A
arbeitet;
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Fig. 4 ist ein Verbindungslayout-Diagramm für Eingangs
-Ausgangs-Anschlüsse in einer weiteren Ausführungsform der
erfindungsgemäßen integrierten Schaltung; und
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Fig. 5 ist eine diagrammartige Ansicht von integrierten
Schaltungen gemäß der Erfindung, die auf einer Signal-
Schaltungs-Platine montiert sind, zur Erläuterung der Weise
des Testens der integrierten Schaltungen gemäß der
Erfindung.
Beschreibung der bevorzugten Ausführungsbeispiele
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Bezugnehmend auf Fig. 1 ist dort das
Verbindungslayout-Diagramm für Eingangs-/Ausgangsanschlüsse in einer
Ausführungsform der integrierten Schaltung gemäß der Erfindung
dargestellt. Die dargestellte Ausführungsform umfaßt einen
integrierten Schaltungschip 10, der einen
Textmodus-Eingangspuffer 12 mit zwei Modus-Einstelleingängen 14 und 16
aufweist, zum Empfang eines Paares von
Moduseinstell-Signalen A und B von außen. Der Textmodus-Eingangspuffer 12 gibt
ein Paar Modussteuersignale C und D auf zwei
Modussteuerleitungen 18 und 20, die auf dem integrierten Schaltungchip
10 ausgebildet sind, aus.
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Die Modus-Steuerleitungen 18 und 20 sind mit allen
Eingangs-/Ausgangs-Puffern 22 verbunden, die für alle
Eingangs-/Ausgangs-Anschlüsse in 1 : 1 Relation auf dem
integrierten Schaltungschip 10 ausgebildet sind.
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Der integrierte Schaltungschip 10 umfaßt verschiedene
Funktionsschaltungen wie eine Verarbeitungseinheit, Speicher,
Register, Controller etc., aber diese Funktionsschaltungen
sind in Fig. 1 aus Einfachheitsgründen der Zeichnung
weggelassen, da die Funktionsschaltungen nicht für den Kern der
Erfindung wichtig sind.
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Bezugnehmend auf die Fig. 2A und 2B sind dort ein Block
eines Testmodus-Eingangspuffers 12 bzw. eine
Wahrheitstabelle zur Erläuterung der Beziehung zwischen der Eingabe
und der Ausgabe des Testmodus-Eingangspuffers 12
dargestellt. Wie aus der Wahrheitstabelle der Fig. 2B
ersichtlich ist, werden die Modus-Einstellsignale A und B als
Modus-Steuersignale C bzw. D ohne Modifikation ausgegeben.
Aufgrund dessen kann der Testmodus-Eingangspuffer 12 aus
zwei nichtinvertierenden Eingangspuffern 12A und 12B
gebildet sein, die zum Schutz gegen elektrostatischen Durchbruch
vorgesehen sind.
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In dem dargestellten Ausführungsbeispiel bedeutet eine
logische Kombination der Modussteuersignale C und D das
Folgende:
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wenn beide Modussteuersignale C und D auf dem logischen
Wert "0" sind, bedeutet dies, daß alle Eingangs-/Ausgangs-
Schnittstellenblöcke eine Funktion durchführen, die den
entsprechenden Eingangs-/Ausgangsschnittstellenblöcken
eigen ist. Insbesondere arbeitet ein Eingangspuffer als
Eingangspuffer und ein Ausgangspuffer als Ausgangspuffer. Wenn
die Modussteuersignale C und D auf dem logischen Wert "0"
bzw. auf einem logischen Wert "1" sind, bedeutet dies, daß
alle Eingangs-Ausgangs-Anschlüsse zwangweise auf einen
Logikwert "0" gebracht werden. Wenn die Modus-Steuersignale C
und D auf einem Logikwert "1" bzw. auf einem Logikwert "0"
sind, bedeutet dies, daß alle Eingangs-/Ausgangsanschlüsse
zwangsweise auf einen Logikwert "1" gebracht werden. In den
letzten beiden Fällen arbeitet somit ein Eingangspuffer
nicht als Eingangspuffer, und ein Ausgangspuffer
funktioniert nicht als Ausgangspuffer. Eine Kombination der
Modussteuersignale C und D, bei der beide auf einem Logikwert
"1" sind, wird schließlich nicht benutzt.
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Bezugnehmend auf die Fig. 2C ist dort eine Testschaltung
gemäß der Erfindung dargestellt, kombiniert mit einem
Eingangsanschluß des integrierten Schaltungschips. Bei dem
dargestellten Eingangspuffer ist ein Eingangsanschluß 24
über eine Widerstandskomponente R mit gemeinsam verbundenen
Gates eines P-Mos-Transistors 26 und eines NMOS-Transistors
28 einer CMOS-Schaltung 29 verbunden. Die Source des P-Mos-
Transistors 26 ist mit einer hohen Spannung Vdd verbunden,
und die Source des NMOS-Transistors 28 ist mit einer
niedrigen Spannung VSS verbunden. Die gemeinsamen Drains des P-
Mos-Transistors 26 und des NMOS-Transistors 28 sind
beispielsweise mit einer internen Logikschaltung (nicht
dargestellt) verbunden, die auf dem integrierten Schaltungschip
ausgebildet sind. Aufgrund dessen bildet die CMOS-Schaltung
29 einen invertierenden Eingangspuffer.
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Die oben beschriebene Struktur des Eingangspuffers ist dem
Durchschnittsfachmann wohlbekannt. Erfindungsgemäß wird
eine CMOS-Ausgangsschaltung der oben beschriebenen Struktur
des Eingangspuffers zugefügt. Die CMOS-Ausgangsschaltung
umfaßt einen PMOS-Transistor 30, dessen Source mit der
hohen Spannung VDD verbunden ist, und einen NMOS-Transistor
32, dessen Source mit der niedrigen Spannung VSS verbunden
ist. Die Drains des PMOS-Transistors 30 und des
NMOS-Transistors 32 sind gemeinsam
mit dem Eingangsanschluß 24 verbunden. Das Gate des PMQS-
Transistors 30 ist über einen Inverter 34 mit der Modus-
Steuerleitung 18 derart verbunden, daß es das invertierte
Signal des Modussteuersignals C erhält, und das Gate des
NMOS-Transistors 32 ist direkt mit der Modus-Steuerleitung
20 zum Empfang des Modussteuersignals D verbunden.
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Wenn in der obenbeschriebenen Schaltung beide Steuersignale
O und D auf "0" sind, sind sowohl der PMOS-Transistor 30
als auch der NMOS-Transistor 32 ausgeschaltet, und
aufgrund dessen wird ein an den Eingangsanschluß 24 angelegtes
Signal durch den invertierenden Eingangspuffer (des PMOS-
Transistors 26 und des NMOS-Transistors 28) an die interne
Schaltung des integrierten Schaltungschips geleitet.
Insbesondere arbeitet der Eingangspuffer als Eingangspuffer.
Wenn jedoch die Modussteuersignale C und D auf "0" bzw. auf
"1" sind, ist der PMOS-Transistor 30 ausgeschaltet, aber
der NMOS-Transistor 32 ist eingeschaltet. Aufgrund dessen
wird der Eingangsanschluß 24 zwangsweise auf die niedrige
Spannung VSS gebracht. Insbesondere gibt der
Eingangsanschluß 24 den logischen Wert "0" aus, und der
Eingangspuffer arbeitet nicht länger als Eingangspuffer. Wenn
desweiteren die Modussteuersignale C und D auf "1" bzw. "0" sind,
ist der PMOS-Transistor 30 eingeschaltet und der
NMOS-Transistor
32 ausgeschaltet. Aufgrund dessen wird der
Eingangsanschluß 24 zwangsweise auf die hohe Spannung VDD
gebracht, das heißt auf den logischen Wert "1".
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Da der invertierende Eingangspuffer aus der CMOS-Schaltung
gebildet ist, hat der Eingangsanschluß 24 eine hohe
Impedanz. Aufgrund dessen kann der Eingangsanschluß selektiv den
logischen Wert "1" oder "0" durch Zusatz nur der
CMOS-Ausgangsschaltung (gebildet aus dem PMOS-Transistor 30 und dem
NMOS-Transistor 32) zu dem Eingangsanschluß 24 ausgeben.
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Bezugnehmend auf Fig. 2D ist dort eine erfindungsgemäße
Testschaltung dargestellt, die mit einem Ausgangsanschluß
des integrierten Schaltungschips kombiniert ist. Ein
Ausgangsanschluß 36 ist mit dem Ausgang eines invertierenden
Ausgangspuffers 38 verbunden, der normalerweise in
konventionellen Ausgangspufferschaltungen verwendet wird. Der
Eingang des invertierenden Ausgangspuffers 38 ist mit dem
Ausgang eines Vorpuffers 40 verbunden, der erfindungsgemäß
eine spezielle Funktion aufweist. Insbesondere hat der
Vorpuffer 40 einen ersten Eingang, der zum Empfang eines
internen Signals I, das von der integrierten Schaltung über
den Ausgangsanschluß 36 auszugeben ist, geschaltet ist, und
einen zweiten und einen dritten Eingang, die mit den Modus-
Steuerleitungen 18 und 20 verbunden sind, um die
Modussteuersignale C bzw. D zu empfangen. Dieser Vorpuffer 40 ist
aus einem Dekoder gebildet, der eine Logikfunktion
realisieren kann, die in der Wahrheitstabelle der Fig. 2E
dargestellt ist. Die spezielle Konstruktion des Vorpuffers 40
wurde weggelassen, aber der Vorpuffer 40 kann einfach durch
den Fachmann zusammengesetzt werden, da seine Logikfunktion
gegeben ist.
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Wie aus der Tabelle der Fig. 2E ersichtlich ist,
funktioniert die in Fig. 2D dargestellte Schaltung wie folgt: wenn
sowohl das Modussteuersignal C als auch D auf "0" sind,
wird das interne Signal I wie es ist über den
Ausgangsanschluß 36 ausgegeben. Insbesondere arbeitet die in Fig. 2D
gezeigte Schaltung als Ausgangspuffer. Wenn jedoch die
Modussteuersignale C und D auf "0" bzw. "1" sind, gibt die in
Fig. 2D dargestellte Schaltung den Logikwert "0" an den
Ausgangsanschluß 36. Wenn die Modussteuersignale C und D
auf "1" bzw. "0" sind, gibt desweiteren die in Fig. 2D
dargestellte Schaltung den Logikwert "1" an den
Ausgangsanschluß 36 aus. Somit arbeitet in den beiden letzten Fällen,
die in Fig. 2D dargestellte Schaltung nicht mehr länger als
ein Ausgangspuffer.
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Bezugnehmend auf Fig. 2F ist dort eine erfindungsgemäße
Testschaltung dargestellt, kombiniert mit einem Dreistufen-
Ausgangspufferanschluß des integrierten Schaltungschips.
Die dargestellte Schaltung umfaßt einen Vorpuffer 42, der
einen ersten Eingang aufweist, der zum Empfang eines
internen Signales I, das durch einen Ausgangsanschluß auszugeben
ist, versehen ist, mit einem zweiten und einem dritten
Eingang, die mit den Modus-Steuerleitungen 18 und 20 verbunden
sind, um die Modussteuersignale C bzw. D zu erhalten, und
einem vierten Eingang, der zum Empfang eines
Freigabesignals E von einer internen Schaltung (nicht dargestellt)
des integrierten Schaltungschips verbunden ist.
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Der Vorpuffer 42 umfaßt ferner einen ersten Ausgang und
einen zweiten Ausgang, die mit einer CMOS-Schaltung 43
verbunden sind. Insbesondere ist der erste Ausgang des
Vorpuffers 42 mit dem Gate eines PMOS-Transistors 44
verbunden, dessen Source mit einer hohen Spannung VDD verbunden
ist, und der zweite Ausgang des Puffers 42 ist mit dem Gate
eines NMOS-Transistors 46 verbunden, dessen Source mit
einer niedrigen Spannung VSS verbunden ist. Die gemeinsam
verbundenen Drains des PMOS-Transistors 44 und des NMOS-
Transistors 46 sind mit einem Ausgangsanschluß 48
verbunden. Wie aus Fig. 2F ersichtlich ist, befinden sich der
PMOS-Transistor 44 und der NMOS-Transistor 46 in einer
CMOS-Schaltungsstruktur, und aufgrund dessen wird die
Erläuterung des Betriebs dieser Schaltung unterlassen, da
er dem Fachmann geläufig ist oder aus der Beschreibung der
Schaltung der Fig. 20 verständlich ist. Andererseits ist
der Vorpuffer 42 zur Realisierung einer Logikfunktion
ausgebildet, die in der Wahrheitstabelle der Fig. 2G
dargestellt ist. Der spezielle Aufbau des Vorpuffers 42 ist
weggelassen, da der Vorpuffer 40 einfach durch Fachleute
entsprechend der gegebenen Logikfunktion zusammengesetzt
werden kann.
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Wie aus der in Fig. 2G dargestellten Tabelle ersichtlich
ist, arbeitet die in Fig. 2F dargestellte Schaltung wie
folgt:
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Wenn sowohl die Modussteuersignale C und D als auch das
Freigabesignal E auf "0" sind, wird das interne Signal I
wie es ist über den Ausgangsanschluß 48 ausgegeben.
Insbesondere arbeitet die in Fig. 2F dargestellte Schaltung als
Ausgangspuffer. Wenn das Freigabesignal E auf "1" ist,
werden beide Transistoren 44 und 46 ausgeschaltet, und
aufgrund dessen wird der Ausgangsanschluß 48 in einen
hochimpedanten Zustand gebracht.
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Wenn jedoch die Modussteuersignale C und D auf "0" bzw. "1"
sind, gibt die in Fig. 2F dargestellte Schaltung den
Logikwert "0" an den Ausgangsanschluß 48, unabhängig von den
Logikwerten des internen Signals I und des Freigabesignals E.
Wenn desweiteren die Modussteuersignale C und D auf "1"
bzw. "0" sind, gibt die in Fig. 2F dargestellte Schaltung
den Logikwert "1" aus. Insbesondere in diesen Fällen
arbeitet die in Fig. 2F dargestellte Schaltung nicht länger als
Ausgangspuffer.
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Bezugnehmend auf Fig. 2H ist dort eine erfindungsgemäße
Testschaltung dargestellt, kombiniert mit einem
bidirektionalen
Anschluß des integrierten Schaltungschips. Wie aus
dem Vergleich der Fig. 2F und 2H ersichtlich ist, ist
die in Fig. 2H dargestellte Schaltung aus einer Kombination
eines Dreistufen-Ausgangspuffers gemäß Fig. 2F und eines
Eingangspuffers 50 zusammengesetzt, dessen Eingang mit
einem Eingangs-Ausgangs-Anschluß 52 verbunden ist. Da der
Eingangspuffer 50 eine hohe Eingangsimpedanz aufweist, wie
aus Fig. 20 und der sich auf Fig. 20 beziehenden
Beschreibung ersichtlich ist, ist der Logikwert des Eingangs
-Ausgangs-Anschlusses 52 nur durch den Logikwert des
Verbindungsknotens zwischen den Transistoren 44 und 46 bestimmt,
und aufgrund dessen nur durch den Betrieb des Vorpuffers 42.
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In einem alternativen Ausführungsbeispiel kann die
Kombination der Modussteuersignale 0 und D, die beide auf dem
Logikwert "1" sind, als Befehl für eine hochimpedante Ausgabe
verwendet werden. In diesem Falle wird die Wahrheitstabelle
wie in Fig. 3A dargestellt. Diese Modifikation wird im
Folgenden als zweites Ausführungsbeispiel bezeichnet.
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In dem zweiten Ausführungsbeispiel kann die mit dem
Eingangsanschluß verbundene Testschaltung ähnlich zu der gemäß
Fig. 20 ausgebildet sein. Die mit dem Ausgangsanschluß
verbundene Testschaltung ist jedoch modifiziert, wie in Fig.
3B dargestellt ist. Insbesondere ist die in Fig. 3B
dargestellte Testschaltung aus einer Kombination eines
Vorpuffers 40, der in Fig. 2D dargestellt ist, und der CMOS-
Schaltung 43, die in Fig. 2F dargestellt ist, kombiniert.
In diesem Fall werden die Beziehungen zwischen dem internen
Signal I, den Modussteuersignalen 0 und D und dem Wert des
Ausgangsanschlusses 36 wie in der Wahrheitstabelle der Fig.
13 dargestellt.
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Bei dem zweiten Ausführungsbeispiel kann desweiteren die
Dreistufen-Ausgangsschaltung ähnlich zu der gemäß Fig. 2F
ausgebildet sein, und die Beziehung zwischen dem internen
Signal I, den Modussteuersignalen 0 und D, dem
Freigabesignal E und dem Wert am Ausgangsanschluß 48 werden wie in
der Wahrheitstabelle der Fig. 3D dargestellt. Zusätzlich
ist die Testschaltung für den bidirektionalen Anschluß die
gleiche wie in Fig. 2H.
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In Fig. 4 ist eine Modifikation des
Verbindungslayoutmusters gemäß Fig. 1 dargestellt. In dieser Modifikation sind
der Moduseingangspuffer, die Eingangstestschaltung und die
Ausgangstestschaltungen dieselben, die in dem
Ausführungsbeispiel gemäß Fig. 1 verwendet werden können. Nur das
Verbindungsmuster der Modus-Steuerleitungen 18 und 20 ist
unterschiedlich. Insbesondere ist in jedem Paar
aneinandergrenzender Testschaltungen, falls eine der angrenzenden
Testschaltungen ihren Modussteuereingang 0 mit der
Modussteuerleitung 18 und ihren Modussteuereingang D mit der
Modussteuerleitung 20 verbunden hat, die andere der
aneinandergrenzenden Testschaltungen an ihrem Modussteuereingang 0
mit der Modussteuerleitung 20 und an ihrem
Modussteuereingang D mit der Modussteuerleitung 18 verbunden. Mit diesem
Verbindungslayout-Muster kann jedes Paar
aneinandergrenzender Eingangs-/Ausgangs-Anschlüsse des integrierten
Schaltungschips unterschiedliche logische Werte zum
Testzeitpunkt ausgeben.
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Nunmehr wird ein Testverfahren mit Bezug auf Fig. 5
erläutert, die drei aus einer Anzahl von integrierten
Schaltungen zeigt, die auf einer einzelnen Schaltungsplatine mit
einer Vielzahl von Verbindungsanschlüssen angeordnet sind.
Die Bezugsziffern 60, 70 und 80 bezeichnen integrierte
Schaltungen, die die Erfindung verkörpern. Jede der
integrierten Schaltungen 60, 70 und 80 umfaßt ein Paar Modus-
Einstelleingänge 14 und 16. Zusätzlich sind einige
Eingangs-/Ausgangsanschlüsse der integrierten Schaltung 70 mit
einigen Eingangs-/Ausgangs-Anschlüssen der angrenzenden
integrierten Schaltungen 60 und 80 verbunden, und die
anderen
Eingangs-/Ausgangs-Anschlüsse der integrierten
Schaltung 70 sind mit anderen Schaltungen oder Anschlüssen der
Schaltungsplatine verbunden.
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Zur Überprüfung des Zusammenbauzustandes der integrierten
Schaltung 70 werden ein Paar Moduseinstellsignale "1" und
"1" den Moduseinstellanschlüssen 14 und 16 aller
integrierten Schaltungen 60 und 80, die mit der integrierten
Schaltung 70 verbunden sind, zugeführt, so daß alle
Eingangs-/Ausgangs-Anschlüsse der integrierten Schaltungen 60
und 80 in einen hochimpedanten Zustand gebracht werden.
Somit liefern alle Eingangs-/Ausgangs-Anschlüsse der
integrierten Schaltungen 60 und 80, die mit der integrierten
Schaltung 70 verbunden sind, nie irgendeinen elektrischen
Strom zur integrierten Schaltung 70. Mit anderen Worten ist
die integrierte Schaltung 70 von den integrierten
Schaltungen 60 und 80 isoliert. In diesem Zustand kann der
Verbindungszustand zwischen den Eingangs-/Ausgangs-Anschlüssen
der integrierten Schaltung und den Verbindungsanschlüssen
der Schaltplatine durch Zuführung der Moduseinstellsignale
A und B an die Moduseinstelleingänge 14 und 16 der
integrierten Schaltung und durch Messen der Spannung und des
Stroms an verschiedenen Meßpunkten der Schaltplatine
überprüft werden.
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Wie sich aus der oben beschriebenen Beschreibung mit Bezug
auf die beigefügten Zeichnungen ergibt, ist die
erfindungsgemäße integrierte Schaltung derart aufgebaut, daß der
Zustand aller Eingangs-/Ausgangsanschlüsse auf einem
gewünschten Logikpegel durch Einstellen der
Moduseinstelleingänge gesetzt werden kann. Aufgrund dessen kann der
Verbindungszustand zwischen den Eingang-/Ausgangsanschlüssen der
integrierten Schaltung und der Schaltplatine, auf der die
integrierte Schaltung montiert ist, ohne ein Testmuster,
das bei einer bekannten In-Schaltung-Testeinrichtung
verwendet
wird, geprüft werden, und mit einer reduzierten
Anzahl von Testschritten und einem reduzierten Zeitanteil.
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In der Ausführungsform, die die Eingangs-Ausgangsanschlüsse
selektiv auf "0", "1" und "hohe Impedanz" setzen kann, ist
es ferner möglich, einen elektrostatischen Durchbruch, ein
Haltedurchbruch (latch-up) etc. festzustellen, die als
grundsätzlichen Durchbrüche bei der Montage der
integrierten Schaltungen auf die Schaltplatine auftreten können.
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Falls jedes Paar aneinandergrenzender Eingangs-/Ausgangs-
Anschlüsse der integrierten Schaltung zueinander
unterschiedliche Werte annehmen, wie in der in Fig. 4
dargestellten Modifikation, ist es möglich, einen Kurzschluß
zwischen aneinandergrenzenden Eingangs-Ausgangs-Anschlüssen
durch beispielsweise das Löten, festzustellen.