JPS6337268A - 半導体装置の試験装置 - Google Patents
半導体装置の試験装置Info
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- JPS6337268A JPS6337268A JP61180491A JP18049186A JPS6337268A JP S6337268 A JPS6337268 A JP S6337268A JP 61180491 A JP61180491 A JP 61180491A JP 18049186 A JP18049186 A JP 18049186A JP S6337268 A JPS6337268 A JP S6337268A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000003068 static effect Effects 0.000 claims abstract description 19
- 238000012360 testing method Methods 0.000 claims abstract description 15
- 230000002950 deficient Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は半導体装置の試験装置において、ある論理状態
でのスタティック電源電流を測定し得ない等の従来装置
の問題点を解決するため、プルアップ抵抗及びプルダウ
ン抵抗をＭ ＯＳ ＦＥＴで構成することにより、 試験時、該ＦＥＴをオフ状態にしてプルアップ抵抗及び
プルダウン抵抗の影響なくスタティック電源電流を測定
し得るようにしたものである。
でのスタティック電源電流を測定し得ない等の従来装置
の問題点を解決するため、プルアップ抵抗及びプルダウ
ン抵抗をＭ ＯＳ ＦＥＴで構成することにより、 試験時、該ＦＥＴをオフ状態にしてプルアップ抵抗及び
プルダウン抵抗の影響なくスタティック電源電流を測定
し得るようにしたものである。
第３図はプルアップ抵抗及びプルダウン抵抗を内蔵され
た従来の半導体装置の一例の回路図を示す。同図中、Ａ
、Ｂは入力端子、Ｒｕはプルアップ抵抗、ＲＤはプルダ
ウン抵抗、１はＣ−ＭＯＳＦＥＴにて構成されている例
えばインバータ１ａ及びプントゲート１ｂよりなる論理
回路、Ｘは出力端子である。
た従来の半導体装置の一例の回路図を示す。同図中、Ａ
、Ｂは入力端子、Ｒｕはプルアップ抵抗、ＲＤはプルダ
ウン抵抗、１はＣ−ＭＯＳＦＥＴにて構成されている例
えばインバータ１ａ及びプントゲート１ｂよりなる論理
回路、Ｘは出力端子である。
ここで、Ｃ−ＭＯＳＦＥＴにて構成される半導体装ｄは
、一般に、良品においては入力端子Ａ。
、一般に、良品においては入力端子Ａ。
Ｂが１−ルベルのいかなる状態であってもスタティック
電源電流は流れない。そこで、Ｃ−ＭＯＳＦＥＴにて構
成される半導体装置では、出荷試験としてスタティック
電源電流を測定することが行なわれている。
電源電流は流れない。そこで、Ｃ−ＭＯＳＦＥＴにて構
成される半導体装置では、出荷試験としてスタティック
電源電流を測定することが行なわれている。
スタティック電源電流を測定する場合、第３図においで
、端子Δ、Ｂを開ｔＪり状態にして電源及びアース間に
電源電Ｂ−を印加して測定するｈ法、又は、端子Ａを電
源と同電位に１」る−７５端ｆＢをアース電位として測
定するｈ法がある。
、端子Δ、Ｂを開ｔＪり状態にして電源及びアース間に
電源電Ｂ−を印加して測定するｈ法、又は、端子Ａを電
源と同電位に１」る−７５端ｆＢをアース電位として測
定するｈ法がある。
（発明が解決しようとする問題貞〕
上記のように従来装置は、プルアップ抵抗１’＜ ｕ及
びプルダウン抵抗ｒ＜ｒ＋が接続されている状態でスタ
ティック電源電流を測定しているので、例えば、インバ
ータ１ａの出ツノ端子とアースどの間、又は、ナンドグ
ー１・１ｂの出力端子と電源との間に夫々抵抗成分子、
、ｒ２が存７Ｉする如き不良品を、入力端子Ａが１ルベ
ル、入力端子１３が１．−レベル以外の論理状態におい
て試験した場合、この抵抗成分子、、ｒ２のためにスタ
ティック電源電流が流れているのかくリーク電流）、プ
ルアップ抵抗Ｒｕ及びプルダウン抵抗Ｒｏのためにスタ
ティック電源電流が流れているのか分らず、特に、リー
ク電流がプルアップ抵抗及びプルダウン抵抗を流れる電
流に比して小さいと不良品であるにも拘らず良品と判断
してしまう等の問題点があった。
びプルダウン抵抗ｒ＜ｒ＋が接続されている状態でスタ
ティック電源電流を測定しているので、例えば、インバ
ータ１ａの出ツノ端子とアースどの間、又は、ナンドグ
ー１・１ｂの出力端子と電源との間に夫々抵抗成分子、
、ｒ２が存７Ｉする如き不良品を、入力端子Ａが１ルベ
ル、入力端子１３が１．−レベル以外の論理状態におい
て試験した場合、この抵抗成分子、、ｒ２のためにスタ
ティック電源電流が流れているのかくリーク電流）、プ
ルアップ抵抗Ｒｕ及びプルダウン抵抗Ｒｏのためにスタ
ティック電源電流が流れているのか分らず、特に、リー
ク電流がプルアップ抵抗及びプルダウン抵抗を流れる電
流に比して小さいと不良品であるにも拘らず良品と判断
してしまう等の問題点があった。
因に、入力端子Ａが１ルベル、入力端子Ｂが１−レベル
の論理状態の時は、プルアップ抵抗Ｒｕ及びプルダウン
抵抗Ｒｏの有無に関係なく、不良品では上記抵抗成分子
ｌ 、ｒ２のためにスタティック電源電流が流れるので
不良品と確実に判断でき、この論理状態の場合は特に問
題ない。
の論理状態の時は、プルアップ抵抗Ｒｕ及びプルダウン
抵抗Ｒｏの有無に関係なく、不良品では上記抵抗成分子
ｌ 、ｒ２のためにスタティック電源電流が流れるので
不良品と確実に判断でき、この論理状態の場合は特に問
題ない。
このように、従来装置では、ある論理状態の時は良品、
不良品の判断ができない問題点があった。
不良品の判断ができない問題点があった。
（問題点を解決するための手段）
本発明になる半導体装置の試験装置は、第１図に示す如
く、プルアップ抵抗及びプルダウン抵抗を大々ＦＥＴ２
Ｐ、２ＮＴ：構成し、スタティック電源電流試験時にＦ
ＥＴ２Ｐ、２Ｎをオフ状態に切換える構成としてなる。
く、プルアップ抵抗及びプルダウン抵抗を大々ＦＥＴ２
Ｐ、２ＮＴ：構成し、スタティック電源電流試験時にＦ
ＥＴ２Ｐ、２Ｎをオフ状態に切換える構成としてなる。
本発明装置は、スタティック電源電流試験時、ＦＥＴ２
ｐ 、２Ｎをオフにして青価的にブルアツブ抵抗及びプ
ルダウン１ｍ ｔｉｉが無いのと同じ状態にし得るので
、特に、入力端子△が１−ルベル、入力端子ＢがＬレベ
ル以外の論理状態をはじめとしたいかなる論理状態の時
でもスタティック電源電流を正確に測定し得る。
ｐ 、２Ｎをオフにして青価的にブルアツブ抵抗及びプ
ルダウン１ｍ ｔｉｉが無いのと同じ状態にし得るので
、特に、入力端子△が１−ルベル、入力端子ＢがＬレベ
ル以外の論理状態をはじめとしたいかなる論理状態の時
でもスタティック電源電流を正確に測定し得る。
第１図は本発明装置の一実施例の回路図を示し、同図中
、第３図と同一構成部分には同一番号、同一符号を付す
。同図中、２ＰはＰヂャンネルＭＯ８ＦＥＴにて構成さ
れたプルアップへ゛価低抗であり、電源と端子へとの間
に接続されている。、２ＮはＮチャンネルＭＯ８ＦＥＴ
に−Ｃ構成されたプルダウン等価抵抗であり、端子１３
どアースとの間に接続されている。３は試ｗＡ′Ｕニー
ド切換信号入力端子で、ＮヂャンネルＭＯ８ＦＥＴ２Ｎ
のゲートに接続されていると共に、インバータ４を介し
゛（１〕チャンネルＭＯ８ＦＥＴのゲートに１８続され
ている。
、第３図と同一構成部分には同一番号、同一符号を付す
。同図中、２ＰはＰヂャンネルＭＯ８ＦＥＴにて構成さ
れたプルアップへ゛価低抗であり、電源と端子へとの間
に接続されている。、２ＮはＮチャンネルＭＯ８ＦＥＴ
に−Ｃ構成されたプルダウン等価抵抗であり、端子１３
どアースとの間に接続されている。３は試ｗＡ′Ｕニー
ド切換信号入力端子で、ＮヂャンネルＭＯ８ＦＥＴ２Ｎ
のゲートに接続されていると共に、インバータ４を介し
゛（１〕チャンネルＭＯ８ＦＥＴのゲートに１８続され
ている。
いま、スタティック電源電流試験ニードに１−るに際し
、端子３にトルベル信号を供給する。これにより、Ｐヂ
ャンネルＭＯ８ＦＥＴ２ｐはそのＨレベルゲート入力に
よってカットオフ状態どされる一方、ＮチャンネルＭＯ
３ＦＥＴ２ＮはそのＬレベルゲート入力によってカット
オフ状態とされ、どちらら無限大の抵抗が接続されたの
と同じ状態となり、等価的に第２図に示す如く、プルア
ップ抵抗及びプルダウン抵抗が無いのと同じ回路になる
。
、端子３にトルベル信号を供給する。これにより、Ｐヂ
ャンネルＭＯ８ＦＥＴ２ｐはそのＨレベルゲート入力に
よってカットオフ状態どされる一方、ＮチャンネルＭＯ
３ＦＥＴ２ＮはそのＬレベルゲート入力によってカット
オフ状態とされ、どちらら無限大の抵抗が接続されたの
と同じ状態となり、等価的に第２図に示す如く、プルア
ップ抵抗及びプルダウン抵抗が無いのと同じ回路になる
。
従って、第３図に示す従来装置のようにプルアップ抵抗
及びプルダウン抵抗に電流が流れることはないので、入
力端子ＡがＨレベル、入力端子ＢがＬレベル以外の論理
状態の時、不良品の場合は、抵抗成分子ｌ 、ｒ２の存
在によってのみスタティック電源電流が流れることにな
り、不良品を正確にＹ１１断じ得る。
及びプルダウン抵抗に電流が流れることはないので、入
力端子ＡがＨレベル、入力端子ＢがＬレベル以外の論理
状態の時、不良品の場合は、抵抗成分子ｌ 、ｒ２の存
在によってのみスタティック電源電流が流れることにな
り、不良品を正確にＹ１１断じ得る。
次に、第１図には図示しないノリツブフロップ等地の回
路を試験するモードにするに際し、端子３にトルベル信
号を供給する。これにより、ＰチャンネルＭＯ３ＦＥＴ
２ｐ及びＮチャンネルＭＯ５ＦＥＴは共にオン状態とさ
れ、夫々、等価的にプルアップ抵抗、プルダウン抵抗が
接続されたのと同じ状態となる。この状態で、ノリツブ
フロップ等の試験を行なう。
路を試験するモードにするに際し、端子３にトルベル信
号を供給する。これにより、ＰチャンネルＭＯ３ＦＥＴ
２ｐ及びＮチャンネルＭＯ５ＦＥＴは共にオン状態とさ
れ、夫々、等価的にプルアップ抵抗、プルダウン抵抗が
接続されたのと同じ状態となる。この状態で、ノリツブ
フロップ等の試験を行なう。
なお、上記実施例は、論理回路の１の入力端にプルアッ
プ等価抵抗及びプルダウン等価抵抗を接続したものであ
るが、これに限定されるものではなく、出力側に接続し
ても同様である。
プ等価抵抗及びプルダウン等価抵抗を接続したものであ
るが、これに限定されるものではなく、出力側に接続し
ても同様である。
又、上記実施例は論理回路−系統についてのみの説明で
あるが、複数系統並列に接続された論理回路にも同様に
適用し得る。
あるが、複数系統並列に接続された論理回路にも同様に
適用し得る。
本発明によれば、スタデイツク電源電流試験ｆｆ、’＋
、ＦＥＴをオフにして新価的にプルアップ抵抗及びプル
ダウン抵抗が無いのと同じ状（ぶにし４ｒ７るので、特
に、プルアップ側の入力端子がト］レベル、プルダウン
側の入力端子が１−レベル以外の論理状態をはじめとし
たいかなる論理状態の時でもスタデイツク電源電流を正
確に測定し１ｑ１これにより、論理回路に不良がある場
合、リーク電流が小さくてもこの不良を確実に判断し得
る等の特長を有する。
、ＦＥＴをオフにして新価的にプルアップ抵抗及びプル
ダウン抵抗が無いのと同じ状（ぶにし４ｒ７るので、特
に、プルアップ側の入力端子がト］レベル、プルダウン
側の入力端子が１−レベル以外の論理状態をはじめとし
たいかなる論理状態の時でもスタデイツク電源電流を正
確に測定し１ｑ１これにより、論理回路に不良がある場
合、リーク電流が小さくてもこの不良を確実に判断し得
る等の特長を有する。
第１図は本発明装置の一実施例の回路図、第２図は本発
明装置のスタティック電源電流試験時の等価回路図、 第３図は従来装買の一例の回路図である、。 第１図、第２図において、 １は論理回路、 １ａ、４はインバータ、 １ｂはナントゲート、 ２ＰはＰヂャンネルＭＯ８ＦＥＴ。 ２ＮはＮヂャンネルＭＯ８ＦＥＴ。 ３は試験モード切換信号入力端子、 Ａ、Ｂは入力端子、 ｒｌ 、ｒ２は不良品における抵抗成分、Ｘは出力端子
である。
明装置のスタティック電源電流試験時の等価回路図、 第３図は従来装買の一例の回路図である、。 第１図、第２図において、 １は論理回路、 １ａ、４はインバータ、 １ｂはナントゲート、 ２ＰはＰヂャンネルＭＯ８ＦＥＴ。 ２ＮはＮヂャンネルＭＯ８ＦＥＴ。 ３は試験モード切換信号入力端子、 Ａ、Ｂは入力端子、 ｒｌ 、ｒ２は不良品における抵抗成分、Ｘは出力端子
である。
Claims (1)
- 【特許請求の範囲】 Ｃ−ＭＯＳＦＥＴにて構成される論理回路（１）にプル
アップ抵抗及びプルダウン抵抗を接続された半導体装置
のスタティック電源電流を試験する装置において、 上記プルアップ抵抗及びプルダウン抵抗を夫々ＦＥＴ（
２＿Ｐ、２＿Ｎ）で構成し、上記スタティック電源電流
試験時に該ＦＥＴ（２＿Ｐ、２＿Ｎ）をオフ状態に切換
える構成としてなることを特徴とする半導体装置の試験
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180491A JPS6337268A (ja) | 1986-07-31 | 1986-07-31 | 半導体装置の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180491A JPS6337268A (ja) | 1986-07-31 | 1986-07-31 | 半導体装置の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6337268A true JPS6337268A (ja) | 1988-02-17 |
Family
ID=16084164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180491A Pending JPS6337268A (ja) | 1986-07-31 | 1986-07-31 | 半導体装置の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6337268A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04120484A (ja) * | 1990-09-10 | 1992-04-21 | Sharp Corp | 集積回路装置 |
| US5475330A (en) * | 1991-09-04 | 1995-12-12 | Sharp Kabushiki Kaisha | Integrated circuit with voltage setting circuit |
| KR100450659B1 (ko) * | 1997-08-28 | 2004-11-26 | 삼성전자주식회사 | 박막트랜지스터 액정표시소자(tft lcd) 게이트 구동회로 및 이를 구비한 구동 집적회로(ic) |
-
1986
- 1986-07-31 JP JP61180491A patent/JPS6337268A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04120484A (ja) * | 1990-09-10 | 1992-04-21 | Sharp Corp | 集積回路装置 |
| US5475330A (en) * | 1991-09-04 | 1995-12-12 | Sharp Kabushiki Kaisha | Integrated circuit with voltage setting circuit |
| KR100450659B1 (ko) * | 1997-08-28 | 2004-11-26 | 삼성전자주식회사 | 박막트랜지스터 액정표시소자(tft lcd) 게이트 구동회로 및 이를 구비한 구동 집적회로(ic) |
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