JPH0328781A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0328781A JPH0328781A JP1164749A JP16474989A JPH0328781A JP H0328781 A JPH0328781 A JP H0328781A JP 1164749 A JP1164749 A JP 1164749A JP 16474989 A JP16474989 A JP 16474989A JP H0328781 A JPH0328781 A JP H0328781A
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- JP
- Japan
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- pull
- circuit
- resistance
- resistor
- transistor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims 2
- 230000000644 propagated effect Effects 0.000 abstract description 2
- 238000005259 measurement Methods 0.000 abstract 1
- 239000004020 conductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000013016 damping Methods 0.000 description 2
- 238000007598 dipping method Methods 0.000 description 1
- 238000007688 edging Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
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Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[ $9 Jjl7)lI+I1 汁Jf ]この琵明
i;t. A4OS トランジスタにより構成され、ブ
ノレr,プ1氏fJ!Lもしくはプノレタウン{氏1ブ
Eをイイ嘩−る老導体染積回路の入力回.格に1!14
−るものである。
i;t. A4OS トランジスタにより構成され、ブ
ノレr,プ1氏fJ!Lもしくはプノレタウン{氏1ブ
Eをイイ嘩−る老導体染積回路の入力回.格に1!14
−るものである。
〔従東の伎術1
第2図は従来の+導体q>漬同格のプルアップ抵抗及び
プルダウン11【抗を有rる人力同路を示4−[61δ
1飼で・hる。図(・ておいC、(1)は外ijB復続
端子、(2は外部信号を内部論理に1云える人力バソフ
ァ回路、(3)はプルアップ抵抗を構戊するPチャネル
MOSトランジスタ、(3a)はゲート電桶で、GND
電位に接続ざれている。+41 (iプルダウン抵杭を
構成4−るNチャ不ノレMO8トランジスタ、(4a)
はケ゛一F・電桶で、電l原濱位に4妾続されている。
プルダウン11【抗を有rる人力同路を示4−[61δ
1飼で・hる。図(・ておいC、(1)は外ijB復続
端子、(2は外部信号を内部論理に1云える人力バソフ
ァ回路、(3)はプルアップ抵抗を構戊するPチャネル
MOSトランジスタ、(3a)はゲート電桶で、GND
電位に接続ざれている。+41 (iプルダウン抵杭を
構成4−るNチャ不ノレMO8トランジスタ、(4a)
はケ゛一F・電桶で、電l原濱位に4妾続されている。
(5)は八力1呆護ダイオードである。
次に動作について説明する。外部入力端子(1)にt手
えられた入力信号{1、プルアップ抵抗用トランジスタ
(3)と保護ダイオード(5)を4’U、人カバソファ
回路12}に1五搬しさらに内部回路に1云搬される。
えられた入力信号{1、プルアップ抵抗用トランジスタ
(3)と保護ダイオード(5)を4’U、人カバソファ
回路12}に1五搬しさらに内部回路に1云搬される。
人力信号か164理レベルでHレベルあるいはLレベル
のときは、人力信号として人カバノファ回路(2)に1
云殿するが、人力信号として与えら不tたイ言号か中間
レベルにあるとき、もしくはオープンの状態Kなったと
きは、Pチャ不ノレMOS hランジスタ(3)モシ
くはNチャ不ノレMOSトランジスタ(4)のゲート電
伸かそれぞれGNI)、電暉電位に接続されCいるため
,各々のトランジスタはゞオンケ伏伸となっており、そ
れぞれ電〆原電II・及びGND市イhに1−i′I定
される。即ち、外部入力端子tllKHもしくはLが与
えられた場合と同様の動作となる。
のときは、人力信号として人カバノファ回路(2)に1
云殿するが、人力信号として与えら不tたイ言号か中間
レベルにあるとき、もしくはオープンの状態Kなったと
きは、Pチャ不ノレMOS hランジスタ(3)モシ
くはNチャ不ノレMOSトランジスタ(4)のゲート電
伸かそれぞれGNI)、電暉電位に接続されCいるため
,各々のトランジスタはゞオンケ伏伸となっており、そ
れぞれ電〆原電II・及びGND市イhに1−i′I定
される。即ち、外部入力端子tllKHもしくはLが与
えられた場合と同様の動作となる。
従来のプルアップ]圧抗あるいはプルダウン抵抗を備え
た入力回路は以上の様に構成されていたので、内部論理
回路の静的消費電流の測定時には外部より該当入力回路
に与えられる論理による入力回路部の消債電流を考慮し
なければならず、消α電流の測定のために外部入力信号
の設定に制約を加えることが必凌であり、またエージン
グによるgJ朗スクリーニング実施時には、多数個の入
力回路を駆動することによる駆動電流の検討が必歩であ
るなどの問題点があった。
た入力回路は以上の様に構成されていたので、内部論理
回路の静的消費電流の測定時には外部より該当入力回路
に与えられる論理による入力回路部の消債電流を考慮し
なければならず、消α電流の測定のために外部入力信号
の設定に制約を加えることが必凌であり、またエージン
グによるgJ朗スクリーニング実施時には、多数個の入
力回路を駆動することによる駆動電流の検討が必歩であ
るなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、外部からの制両信号により人力端子のブルア
ップ抵抗あるいはプルダウン低抗を制御できる名導体渠
漬回路を得ることをII的とする。
たもので、外部からの制両信号により人力端子のブルア
ップ抵抗あるいはプルダウン低抗を制御できる名導体渠
漬回路を得ることをII的とする。
〔課題を解決するための手段1
この発明に係るf.導体集債同路は、入力川路111ツ
のプルアソブ抵抗あるいはプルダウン抵抗を構成するM
OS hランジスタのゲート電極を、各々1つのilt
ll al信号に接続するとともに、プルアップ抵抗の
制御信号、プルダウン1氏抗の制御1言号を1つの外部
制御端子として構成したものである。
のプルアソブ抵抗あるいはプルダウン抵抗を構成するM
OS hランジスタのゲート電極を、各々1つのilt
ll al信号に接続するとともに、プルアップ抵抗の
制御信号、プルダウン1氏抗の制御1言号を1つの外部
制御端子として構成したものである。
〔作用1
この発明におけるプルアップ抵抗もしくはプルダウン抵
抗を構成するMOS トランジスタは、外部制御端子に
与えられる論理レベルによりONまたはOFFの状態を
とり、抵抗素子として動作あるいは動作しflい2つの
機能を持ち、また外部制呻端子は回路にプルダウン抵抗
を付加することにより、通常使用時にはその制#礪能を
任意に設定することが61能となる。
抗を構成するMOS トランジスタは、外部制御端子に
与えられる論理レベルによりONまたはOFFの状態を
とり、抵抗素子として動作あるいは動作しflい2つの
機能を持ち、また外部制呻端子は回路にプルダウン抵抗
を付加することにより、通常使用時にはその制#礪能を
任意に設定することが61能となる。
[実施例]
販ド、この発明の一実施例を図について説明する。第1
図において、11)は外部接続端子、(2)は外部信号
を内部澹理に1云える人カバッファ回路、(3)はプノ
レアップ→氏抗を構戒するPチャ不ノレMOSトランジ
スタ、(3a)はゲート電極、(4)はプルダウン低抗
を構或するNチャ不ノレMOS トランジスタ. (4
a)はゲート電極,(5)は人力保護ダイオードである
。
図において、11)は外部接続端子、(2)は外部信号
を内部澹理に1云える人カバッファ回路、(3)はプノ
レアップ→氏抗を構戒するPチャ不ノレMOSトランジ
スタ、(3a)はゲート電極、(4)はプルダウン低抗
を構或するNチャ不ノレMOS トランジスタ. (4
a)はゲート電極,(5)は人力保護ダイオードである
。
(3b)はPチャ不ノレMOSトランジスタ(3)のゲ
ート電極(3a)を相互に接続する配線、(4b)はN
チャネルMOS トランジスタ(4)のゲート電極(4
a)を弔互に接続する配線で、それぞれ制一回路(6)
の人カバツファ回路(6a ) , (6b)に接続さ
れ、プルダウン抵抗(6C)を介して外部制御端子(6
d)に接続されている。
ート電極(3a)を相互に接続する配線、(4b)はN
チャネルMOS トランジスタ(4)のゲート電極(4
a)を弔互に接続する配線で、それぞれ制一回路(6)
の人カバツファ回路(6a ) , (6b)に接続さ
れ、プルダウン抵抗(6C)を介して外部制御端子(6
d)に接続されている。
次に動作について説明する。外部制御端子(6d)に論
理レベルHを与えた場合、人力信号はブノレダウン抵抗
(6C)を介して人カバッノア(6a),(6b) K
伝搬される。人カバッフ7回路(6a)は非■又転、(
6b)は反転素子のためゲート接続配線(3b) ,
(4b)にはそれぞれH及びLレベルが伝えられ、ゲー
ト接続配vA (3b),(4b)を介して各MOSト
ランジスタのゲート電!5 (3a),(3b)にH及
びLレベルに固定される。
理レベルHを与えた場合、人力信号はブノレダウン抵抗
(6C)を介して人カバッノア(6a),(6b) K
伝搬される。人カバッフ7回路(6a)は非■又転、(
6b)は反転素子のためゲート接続配線(3b) ,
(4b)にはそれぞれH及びLレベルが伝えられ、ゲー
ト接続配vA (3b),(4b)を介して各MOSト
ランジスタのゲート電!5 (3a),(3b)にH及
びLレベルに固定される。
即ち、PチャネルMOSトランジスタ(31、及びNチ
ャ不ノレMOShランジスタ(4)はカノトオフ伏態と
なり、ク1朗のプルアソプ抵抗、プルダウン抵抗は・庸
限大となる。
ャ不ノレMOShランジスタ(4)はカノトオフ伏態と
なり、ク1朗のプルアソプ抵抗、プルダウン抵抗は・庸
限大となる。
一方、外i,+5 ii用御端子(6d)にLレベルま
たは開放状態とした場合、プルダウン抵抗(6C)によ
りLレベルに間定され、各々のゲート電極(3a),(
3b)にL及びHレベルが1云えられ、各トランジスタ
は導虐伏態、即ちトランジスタのオン抵抗を介して電隙
屯位、G N D ?lt位に接続ざれプルγソブ抵抗
、プルダウン抵抗として動作がdJ能となる。
たは開放状態とした場合、プルダウン抵抗(6C)によ
りLレベルに間定され、各々のゲート電極(3a),(
3b)にL及びHレベルが1云えられ、各トランジスタ
は導虐伏態、即ちトランジスタのオン抵抗を介して電隙
屯位、G N D ?lt位に接続ざれプルγソブ抵抗
、プルダウン抵抗として動作がdJ能となる。
なお、上記実施例では外部制碑端子(6d)にプルダウ
ン抵抗(6c)を設け、人力バソファ回路(6a)に非
反転、(6b)には転素子を設けた場合をボしたが、外
部di M端子(6d)にプルアップ抵抗を設け、入力
バッファ(6a)に非B<転、(6b)に反転素子を設
けCもよい。この場合、外部制却端子(6d)に与える
制碑信号i′:LLレベルでブルアノブ抵抗、プルダウ
ン抵抗ともにカソトオフの状態となり、開放時には抵抗
素子として動作し同じ劾果を達成できる。
ン抵抗(6c)を設け、人力バソファ回路(6a)に非
反転、(6b)には転素子を設けた場合をボしたが、外
部di M端子(6d)にプルアップ抵抗を設け、入力
バッファ(6a)に非B<転、(6b)に反転素子を設
けCもよい。この場合、外部制却端子(6d)に与える
制碑信号i′:LLレベルでブルアノブ抵抗、プルダウ
ン抵抗ともにカソトオフの状態となり、開放時には抵抗
素子として動作し同じ劾果を達成できる。
また、−ヒ記実施例では人力専用回路の場合について説
明したが、人力、出力の双方の機能をあわせ持つ双方句
同路でちってもよく七記実施例と向球の効果を奏rる。
明したが、人力、出力の双方の機能をあわせ持つ双方句
同路でちってもよく七記実施例と向球の効果を奏rる。
以トのよう←ここの発明によれば、プルアノプ抵抗、プ
ルダウン抵抗を構成する1・ランジスタσ)γ− トi
t極を外部制の端子に接続する構成VC Lだので、染
債lit路検賓時の4源電流の測定が谷特にでき、また
fr’t Ill’のlii+いものが(尋られるとと
もシ(、エジンクm路等の設計、製作が安価に−Cきる
,g, 4±がある。
ルダウン抵抗を構成する1・ランジスタσ)γ− トi
t極を外部制の端子に接続する構成VC Lだので、染
債lit路検賓時の4源電流の測定が谷特にでき、また
fr’t Ill’のlii+いものが(尋られるとと
もシ(、エジンクm路等の設計、製作が安価に−Cきる
,g, 4±がある。
4.図面の・+4111玉な説明
第1図{4この発明の一実施tallによる廿Ja体果
債同格をl]々rf「±1路図、第2図は従来の半導体
東債[りl路の1i1l+′8図である。図(でおいて
、11.1 +i外部接続端、(2)は人ノjバノノア
回路、(3}はPチャネルMOSトラン・ジスタ、{4
}はN1ヤ不ノレMOS トランジスタ、(5)14人
力1呆護ダイオード、(6}は抵抗制1抑同路である。
債同格をl]々rf「±1路図、第2図は従来の半導体
東債[りl路の1i1l+′8図である。図(でおいて
、11.1 +i外部接続端、(2)は人ノjバノノア
回路、(3}はPチャネルMOSトラン・ジスタ、{4
}はN1ヤ不ノレMOS トランジスタ、(5)14人
力1呆護ダイオード、(6}は抵抗制1抑同路である。
fl F3、間中、同− 仔号{4向−、Kはvi」+
.1必5ナを/jます。
.1必5ナを/jます。
代坤人 犬g増雄
Claims (1)
- MOSトランジスタにより構成される集積回路の入力回
路においてPチャネルMOSトランジスタ、及びNチャ
ネルMOSトランジスタにより構成されるプルアップ抵
抗及びプルダウン抵抗を有する入力回路において、該当
MOSトランジスタのゲート電極を全て接続し外部端子
に接続したことを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1164749A JPH0328781A (ja) | 1989-06-27 | 1989-06-27 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1164749A JPH0328781A (ja) | 1989-06-27 | 1989-06-27 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0328781A true JPH0328781A (ja) | 1991-02-06 |
Family
ID=15799189
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1164749A Pending JPH0328781A (ja) | 1989-06-27 | 1989-06-27 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0328781A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0560845A (ja) * | 1991-09-04 | 1993-03-12 | Sharp Corp | デイジタル集積回路 |
US6150831A (en) * | 1997-07-10 | 2000-11-21 | Mitsubishi Denki Kabushiki Kaisha | Test method and device for semiconductor circuit |
JP2007046401A (ja) * | 2005-08-12 | 2007-02-22 | Miyazono Seisakusho:Kk | 屋根瓦 |
-
1989
- 1989-06-27 JP JP1164749A patent/JPH0328781A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0560845A (ja) * | 1991-09-04 | 1993-03-12 | Sharp Corp | デイジタル集積回路 |
US6150831A (en) * | 1997-07-10 | 2000-11-21 | Mitsubishi Denki Kabushiki Kaisha | Test method and device for semiconductor circuit |
JP2007046401A (ja) * | 2005-08-12 | 2007-02-22 | Miyazono Seisakusho:Kk | 屋根瓦 |
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