JPH0328781A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0328781A JPH0328781A JP1164749A JP16474989A JPH0328781A JP H0328781 A JPH0328781 A JP H0328781A JP 1164749 A JP1164749 A JP 1164749A JP 16474989 A JP16474989 A JP 16474989A JP H0328781 A JPH0328781 A JP H0328781A
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- JP
- Japan
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- pull
- circuit
- resistance
- resistor
- transistor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims 2
- 230000000644 propagated effect Effects 0.000 abstract description 2
- 238000005259 measurement Methods 0.000 abstract 1
- 239000004020 conductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000013016 damping Methods 0.000 description 2
- 238000007598 dipping method Methods 0.000 description 1
- 238000007688 edging Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
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Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［ ＄９ Ｊｊｌ７）ｌＩ＋Ｉ１ 汁Ｊｆ ］この琵明
ｉ；ｔ． Ａ４ＯＳ トランジスタにより構成され、ブ
ノレｒ，プ１氏ｆＪ！Ｌもしくはプノレタウン｛氏１ブ
Ｅをイイ嘩−る老導体染積回路の入力回．格に１！１４
−るものである。
ｉ；ｔ． Ａ４ＯＳ トランジスタにより構成され、ブ
ノレｒ，プ１氏ｆＪ！Ｌもしくはプノレタウン｛氏１ブ
Ｅをイイ嘩−る老導体染積回路の入力回．格に１！１４
−るものである。
〔従東の伎術１
第２図は従来の＋導体ｑ＞漬同格のプルアップ抵抗及び
プルダウン１１【抗を有ｒる人力同路を示４−［６１δ
１飼で・ｈる。図（・ておいＣ、（１）は外ｉｊＢ復続
端子、（２は外部信号を内部論理に１云える人力バソフ
ァ回路、（３）はプルアップ抵抗を構戊するＰチャネル
ＭＯＳトランジスタ、（３ａ）はゲート電桶で、ＧＮＤ
電位に接続ざれている。＋４１ （ｉプルダウン抵杭を
構成４−るＮチャ不ノレＭＯ８トランジスタ、（４ａ）
はケ゛一Ｆ・電桶で、電ｌ原濱位に４妾続されている。
プルダウン１１【抗を有ｒる人力同路を示４−［６１δ
１飼で・ｈる。図（・ておいＣ、（１）は外ｉｊＢ復続
端子、（２は外部信号を内部論理に１云える人力バソフ
ァ回路、（３）はプルアップ抵抗を構戊するＰチャネル
ＭＯＳトランジスタ、（３ａ）はゲート電桶で、ＧＮＤ
電位に接続ざれている。＋４１ （ｉプルダウン抵杭を
構成４−るＮチャ不ノレＭＯ８トランジスタ、（４ａ）
はケ゛一Ｆ・電桶で、電ｌ原濱位に４妾続されている。
（５）は八力１呆護ダイオードである。
次に動作について説明する。外部入力端子（１）にｔ手
えられた入力信号｛１、プルアップ抵抗用トランジスタ
（３）と保護ダイオード（５）を４’Ｕ、人カバソファ
回路１２｝に１五搬しさらに内部回路に１云搬される。
えられた入力信号｛１、プルアップ抵抗用トランジスタ
（３）と保護ダイオード（５）を４’Ｕ、人カバソファ
回路１２｝に１五搬しさらに内部回路に１云搬される。
人力信号か１６４理レベルでＨレベルあるいはＬレベル
のときは、人力信号として人カバノファ回路（２）に１
云殿するが、人力信号として与えら不ｔたイ言号か中間
レベルにあるとき、もしくはオープンの状態Ｋなったと
きは、Ｐチャ不ノレＭＯＳ ｈランジスタ（３）モシ
くはＮチャ不ノレＭＯＳトランジスタ（４）のゲート電
伸かそれぞれＧＮＩ）、電暉電位に接続されＣいるため
，各々のトランジスタはゞオンケ伏伸となっており、そ
れぞれ電〆原電ＩＩ・及びＧＮＤ市イｈに１−ｉ′Ｉ定
される。即ち、外部入力端子ｔｌｌＫＨもしくはＬが与
えられた場合と同様の動作となる。
のときは、人力信号として人カバノファ回路（２）に１
云殿するが、人力信号として与えら不ｔたイ言号か中間
レベルにあるとき、もしくはオープンの状態Ｋなったと
きは、Ｐチャ不ノレＭＯＳ ｈランジスタ（３）モシ
くはＮチャ不ノレＭＯＳトランジスタ（４）のゲート電
伸かそれぞれＧＮＩ）、電暉電位に接続されＣいるため
，各々のトランジスタはゞオンケ伏伸となっており、そ
れぞれ電〆原電ＩＩ・及びＧＮＤ市イｈに１−ｉ′Ｉ定
される。即ち、外部入力端子ｔｌｌＫＨもしくはＬが与
えられた場合と同様の動作となる。
従来のプルアップ］圧抗あるいはプルダウン抵抗を備え
た入力回路は以上の様に構成されていたので、内部論理
回路の静的消費電流の測定時には外部より該当入力回路
に与えられる論理による入力回路部の消債電流を考慮し
なければならず、消α電流の測定のために外部入力信号
の設定に制約を加えることが必凌であり、またエージン
グによるｇＪ朗スクリーニング実施時には、多数個の入
力回路を駆動することによる駆動電流の検討が必歩であ
るなどの問題点があった。
た入力回路は以上の様に構成されていたので、内部論理
回路の静的消費電流の測定時には外部より該当入力回路
に与えられる論理による入力回路部の消債電流を考慮し
なければならず、消α電流の測定のために外部入力信号
の設定に制約を加えることが必凌であり、またエージン
グによるｇＪ朗スクリーニング実施時には、多数個の入
力回路を駆動することによる駆動電流の検討が必歩であ
るなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、外部からの制両信号により人力端子のブルア
ップ抵抗あるいはプルダウン低抗を制御できる名導体渠
漬回路を得ることをＩＩ的とする。
たもので、外部からの制両信号により人力端子のブルア
ップ抵抗あるいはプルダウン低抗を制御できる名導体渠
漬回路を得ることをＩＩ的とする。
〔課題を解決するための手段１
この発明に係るｆ．導体集債同路は、入力川路１１１ツ
のプルアソブ抵抗あるいはプルダウン抵抗を構成するＭ
ＯＳ ｈランジスタのゲート電極を、各々１つのｉｌｔ
ｌｌ ａｌ信号に接続するとともに、プルアップ抵抗の
制御信号、プルダウン１氏抗の制御１言号を１つの外部
制御端子として構成したものである。
のプルアソブ抵抗あるいはプルダウン抵抗を構成するＭ
ＯＳ ｈランジスタのゲート電極を、各々１つのｉｌｔ
ｌｌ ａｌ信号に接続するとともに、プルアップ抵抗の
制御信号、プルダウン１氏抗の制御１言号を１つの外部
制御端子として構成したものである。
〔作用１
この発明におけるプルアップ抵抗もしくはプルダウン抵
抗を構成するＭＯＳ トランジスタは、外部制御端子に
与えられる論理レベルによりＯＮまたはＯＦＦの状態を
とり、抵抗素子として動作あるいは動作しｆｌい２つの
機能を持ち、また外部制呻端子は回路にプルダウン抵抗
を付加することにより、通常使用時にはその制＃礪能を
任意に設定することが６１能となる。
抗を構成するＭＯＳ トランジスタは、外部制御端子に
与えられる論理レベルによりＯＮまたはＯＦＦの状態を
とり、抵抗素子として動作あるいは動作しｆｌい２つの
機能を持ち、また外部制呻端子は回路にプルダウン抵抗
を付加することにより、通常使用時にはその制＃礪能を
任意に設定することが６１能となる。
［実施例］
販ド、この発明の一実施例を図について説明する。第１
図において、１１）は外部接続端子、（２）は外部信号
を内部澹理に１云える人カバッファ回路、（３）はプノ
レアップ→氏抗を構戒するＰチャ不ノレＭＯＳトランジ
スタ、（３ａ）はゲート電極、（４）はプルダウン低抗
を構或するＮチャ不ノレＭＯＳ トランジスタ． （４
ａ）はゲート電極，（５）は人力保護ダイオードである
。
図において、１１）は外部接続端子、（２）は外部信号
を内部澹理に１云える人カバッファ回路、（３）はプノ
レアップ→氏抗を構戒するＰチャ不ノレＭＯＳトランジ
スタ、（３ａ）はゲート電極、（４）はプルダウン低抗
を構或するＮチャ不ノレＭＯＳ トランジスタ． （４
ａ）はゲート電極，（５）は人力保護ダイオードである
。
（３ｂ）はＰチャ不ノレＭＯＳトランジスタ（３）のゲ
ート電極（３ａ）を相互に接続する配線、（４ｂ）はＮ
チャネルＭＯＳ トランジスタ（４）のゲート電極（４
ａ）を弔互に接続する配線で、それぞれ制一回路（６）
の人カバツファ回路（６ａ ） ， （６ｂ）に接続さ
れ、プルダウン抵抗（６Ｃ）を介して外部制御端子（６
ｄ）に接続されている。
ート電極（３ａ）を相互に接続する配線、（４ｂ）はＮ
チャネルＭＯＳ トランジスタ（４）のゲート電極（４
ａ）を弔互に接続する配線で、それぞれ制一回路（６）
の人カバツファ回路（６ａ ） ， （６ｂ）に接続さ
れ、プルダウン抵抗（６Ｃ）を介して外部制御端子（６
ｄ）に接続されている。
次に動作について説明する。外部制御端子（６ｄ）に論
理レベルＨを与えた場合、人力信号はブノレダウン抵抗
（６Ｃ）を介して人カバッノア（６ａ），（６ｂ） Ｋ
伝搬される。人カバッフ７回路（６ａ）は非■又転、（
６ｂ）は反転素子のためゲート接続配線（３ｂ） ，
（４ｂ）にはそれぞれＨ及びＬレベルが伝えられ、ゲー
ト接続配ｖＡ （３ｂ），（４ｂ）を介して各ＭＯＳト
ランジスタのゲート電！５ （３ａ），（３ｂ）にＨ及
びＬレベルに固定される。
理レベルＨを与えた場合、人力信号はブノレダウン抵抗
（６Ｃ）を介して人カバッノア（６ａ），（６ｂ） Ｋ
伝搬される。人カバッフ７回路（６ａ）は非■又転、（
６ｂ）は反転素子のためゲート接続配線（３ｂ） ，
（４ｂ）にはそれぞれＨ及びＬレベルが伝えられ、ゲー
ト接続配ｖＡ （３ｂ），（４ｂ）を介して各ＭＯＳト
ランジスタのゲート電！５ （３ａ），（３ｂ）にＨ及
びＬレベルに固定される。
即ち、ＰチャネルＭＯＳトランジスタ（３１、及びＮチ
ャ不ノレＭＯＳｈランジスタ（４）はカノトオフ伏態と
なり、ク１朗のプルアソプ抵抗、プルダウン抵抗は・庸
限大となる。
ャ不ノレＭＯＳｈランジスタ（４）はカノトオフ伏態と
なり、ク１朗のプルアソプ抵抗、プルダウン抵抗は・庸
限大となる。
一方、外ｉ，＋５ ｉｉ用御端子（６ｄ）にＬレベルま
たは開放状態とした場合、プルダウン抵抗（６Ｃ）によ
りＬレベルに間定され、各々のゲート電極（３ａ），（
３ｂ）にＬ及びＨレベルが１云えられ、各トランジスタ
は導虐伏態、即ちトランジスタのオン抵抗を介して電隙
屯位、Ｇ Ｎ Ｄ ？ｌｔ位に接続ざれプルγソブ抵抗
、プルダウン抵抗として動作がｄＪ能となる。
たは開放状態とした場合、プルダウン抵抗（６Ｃ）によ
りＬレベルに間定され、各々のゲート電極（３ａ），（
３ｂ）にＬ及びＨレベルが１云えられ、各トランジスタ
は導虐伏態、即ちトランジスタのオン抵抗を介して電隙
屯位、Ｇ Ｎ Ｄ ？ｌｔ位に接続ざれプルγソブ抵抗
、プルダウン抵抗として動作がｄＪ能となる。
なお、上記実施例では外部制碑端子（６ｄ）にプルダウ
ン抵抗（６ｃ）を設け、人力バソファ回路（６ａ）に非
反転、（６ｂ）には転素子を設けた場合をボしたが、外
部ｄｉ Ｍ端子（６ｄ）にプルアップ抵抗を設け、入力
バッファ（６ａ）に非Ｂ＜転、（６ｂ）に反転素子を設
けＣもよい。この場合、外部制却端子（６ｄ）に与える
制碑信号ｉ′：ＬＬレベルでブルアノブ抵抗、プルダウ
ン抵抗ともにカソトオフの状態となり、開放時には抵抗
素子として動作し同じ劾果を達成できる。
ン抵抗（６ｃ）を設け、人力バソファ回路（６ａ）に非
反転、（６ｂ）には転素子を設けた場合をボしたが、外
部ｄｉ Ｍ端子（６ｄ）にプルアップ抵抗を設け、入力
バッファ（６ａ）に非Ｂ＜転、（６ｂ）に反転素子を設
けＣもよい。この場合、外部制却端子（６ｄ）に与える
制碑信号ｉ′：ＬＬレベルでブルアノブ抵抗、プルダウ
ン抵抗ともにカソトオフの状態となり、開放時には抵抗
素子として動作し同じ劾果を達成できる。
また、−ヒ記実施例では人力専用回路の場合について説
明したが、人力、出力の双方の機能をあわせ持つ双方句
同路でちってもよく七記実施例と向球の効果を奏ｒる。
明したが、人力、出力の双方の機能をあわせ持つ双方句
同路でちってもよく七記実施例と向球の効果を奏ｒる。
以トのよう←ここの発明によれば、プルアノプ抵抗、プ
ルダウン抵抗を構成する１・ランジスタσ）γ− トｉ
ｔ極を外部制の端子に接続する構成ＶＣ Ｌだので、染
債ｌｉｔ路検賓時の４源電流の測定が谷特にでき、また
ｆｒ’ｔ Ｉｌｌ’のｌｉｉ＋いものが（尋られるとと
もシ（、エジンクｍ路等の設計、製作が安価に−Ｃきる
，ｇ， ４±がある。
ルダウン抵抗を構成する１・ランジスタσ）γ− トｉ
ｔ極を外部制の端子に接続する構成ＶＣ Ｌだので、染
債ｌｉｔ路検賓時の４源電流の測定が谷特にでき、また
ｆｒ’ｔ Ｉｌｌ’のｌｉｉ＋いものが（尋られるとと
もシ（、エジンクｍ路等の設計、製作が安価に−Ｃきる
，ｇ， ４±がある。
４．図面の・＋４１１１玉な説明
第１図｛４この発明の一実施ｔａｌｌによる廿Ｊａ体果
債同格をｌ］々ｒｆ「±１路図、第２図は従来の半導体
東債［りｌ路の１ｉ１ｌ＋′８図である。図（でおいて
、１１．１ ＋ｉ外部接続端、（２）は人ノｊバノノア
回路、（３｝はＰチャネルＭＯＳトラン・ジスタ、｛４
｝はＮ１ヤ不ノレＭＯＳ トランジスタ、（５）１４人
力１呆護ダイオード、（６｝は抵抗制１抑同路である。
債同格をｌ］々ｒｆ「±１路図、第２図は従来の半導体
東債［りｌ路の１ｉ１ｌ＋′８図である。図（でおいて
、１１．１ ＋ｉ外部接続端、（２）は人ノｊバノノア
回路、（３｝はＰチャネルＭＯＳトラン・ジスタ、｛４
｝はＮ１ヤ不ノレＭＯＳ トランジスタ、（５）１４人
力１呆護ダイオード、（６｝は抵抗制１抑同路である。
ｆｌ Ｆ３、間中、同− 仔号｛４向−、Ｋはｖｉ」＋
．１必５ナを／ｊます。
．１必５ナを／ｊます。
代坤人 犬ｇ増雄
Claims (1)
- ＭＯＳトランジスタにより構成される集積回路の入力回
路においてＰチャネルＭＯＳトランジスタ、及びＮチャ
ネルＭＯＳトランジスタにより構成されるプルアップ抵
抗及びプルダウン抵抗を有する入力回路において、該当
ＭＯＳトランジスタのゲート電極を全て接続し外部端子
に接続したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164749A JPH0328781A (ja) | 1989-06-27 | 1989-06-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164749A JPH0328781A (ja) | 1989-06-27 | 1989-06-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0328781A true JPH0328781A (ja) | 1991-02-06 |
Family
ID=15799189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1164749A Pending JPH0328781A (ja) | 1989-06-27 | 1989-06-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0328781A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0560845A (ja) * | 1991-09-04 | 1993-03-12 | Sharp Corp | デイジタル集積回路 |
| US6150831A (en) * | 1997-07-10 | 2000-11-21 | Mitsubishi Denki Kabushiki Kaisha | Test method and device for semiconductor circuit |
| JP2007046401A (ja) * | 2005-08-12 | 2007-02-22 | Miyazono Seisakusho:Kk | 屋根瓦 |
-
1989
- 1989-06-27 JP JP1164749A patent/JPH0328781A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0560845A (ja) * | 1991-09-04 | 1993-03-12 | Sharp Corp | デイジタル集積回路 |
| US6150831A (en) * | 1997-07-10 | 2000-11-21 | Mitsubishi Denki Kabushiki Kaisha | Test method and device for semiconductor circuit |
| JP2007046401A (ja) * | 2005-08-12 | 2007-02-22 | Miyazono Seisakusho:Kk | 屋根瓦 |
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