DE3884037T2 - Programmierungsschaltung für Eingabe-/Ausgabezelle eines programmierbaren Logikarrays. - Google Patents

Programmierungsschaltung für Eingabe-/Ausgabezelle eines programmierbaren Logikarrays.

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DE3884037T2 DE88303292T DE3884037T DE3884037T2 DE 3884037 T2 DE3884037 T2 DE 3884037T2 DE 88303292 T DE88303292 T DE 88303292T DE 3884037 T DE3884037 T DE 3884037T DE 3884037 T2 DE3884037 T2 DE 3884037T2
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Description

    ALLGEMEINER STAND DER TECHNIK
  • Die Erfindung betrifft Schaltungen zum Programmieren einer Ausgabezelle in einer programmierbaren Logikschaltung
  • Eine herkömmliche PLD hat einen Array von Durchschmelzleitern oder Speicherzellen, die programmiert werden können, um den Array derart zu konfigurieren, daß er eine Anzahl gewünschter logischer Funktionen aufweist. Dieser Array wird häufig in Verbindung mit Ausgabezellen verwendet, die Multiplexer, Inverter oder sonstige Schaltungen zum Verarbeiten der Ausgangssignale des Haupt-Durchschmelzleiter- oder Speicher-Arrays aufweisen. Jeder Ausgabezelle können ein oder mehrere Array-Ausgänge zugeordnet sein. Diese Ausgabezellen können programmierbare Elemente enthalten, beispielsweise einen Multiplexer, der so programmiert werden kann, daß der eine oder der andere seiner beiden Eingänge ausgewählt wird. Die Programmierdaten für die Ausgabezelle sind normalerweise in separaten Durchschmelzleitern oder Speicherzellen gespeichert. Weil die Ausgabezellen vor dem Aus lesen aus dem Hauptarray richtig programmiert oder konfiguriert werden müssen, sind diese Durchschmelzleiter oder Speicherzellen physisch außerhalb des Hauptarrays und in der Nähe der anderen logischen Elemente der Ausgabezelle angeordnet. Die Schaltungsanordnung eines PLD-Chips wird dadurch komplizierter, und die Anzahl der für den Hauptarray verwendeten Leseverstärker und Adressierkreise muß verdoppelt werden.
  • Die EP-A 0 177 280 beschreibt die Verwendung eines einzigen Arrays zur Ausführung der Logik- sowie der Ausgangsleitweg- Funktionen, enthält jedoch keine Hinweise auf eine Programmierung der PLD-Architektur.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Nach einem Merkmal der vorliegenden Erfindung ist eine programmierbare Logikschaltung vorgesehen mit:
  • einem Array (10) programmierbarer Speicherelemente, die logische Speicherelemente zum normalen Betrieb der Schaltung und mindestens ein Architektur-Speicherelement zum Speichern von Programmierdaten aufweisen;
  • mindestens einer Ausgabezelle (18) für die Ausgabe von Daten von dein Array an eine Ausgabestation (20), wobei die Ausgabezelle mindestens eine programmierbare Schaltung (26, 28, 30) mit einem Programmiereingang aufweist;
  • einem Leseverstärker (58) und einer Ausgangsleitung (16), die den Array (10) mit der Ausgabezelle (18) verbinden;
  • dadurch gekennzeichnet, daß die Logikschaltung und die Architektur-Speicherelemente durch einen Logikteil (12) bzw. einen Architekturteil (14) desselben Arrays (10) gebildet sind;
  • daß der Leseverstärker (58) und die Ausgangsleitung (16) Speicherelemente beider Teile (12, 14) mit der Ausgabezelle (18) verbinden, daß eine erste Einrichtung (40, 44) zur Erzeugung eines Architektur-Programmiersignals vorgesehen ist; und daß eine zweite Logikschaltung (54) zwischen den Array-Ausgang (16) und die programmierbare Schaltung (26, 28, 30) geschaltet ist, wobei die zweite Logikschaltung (54) auf das Architektur-Programmiersignal anspricht zwecks Lieferns eines Ausgangssignals von dem mindestens einen Architektur-Speicherelement des Arrays (10) an den Programmiereingang der programmierbaren Schaltung (26, 28, 30).
  • Nach einem weiteren Merkmal der Erfindung ist ein Verfahren zur Programmierung einer Ausgabezelle (18) für eine programmierbare Logikschaltung (10) vorgesehen, wobei die Ausgabezelle mit mindestens einem Teil des Arrays gekoppelt ist, um ein Ausgangssignal von dem Array an eine Ausgabestation (20) zu liefern, und wobei die Ausgabezelle mindestens ein programmierbares Element (26, 28, 30) mit einem Programmiereingang aufweist, mit den Verfahrensschritten:
  • Teilen des Arrays in einen Logikteil (12) mit mehreren Speicherelementen, die zum normalen Betrieb der Schaltung mit der Ausgabezelle gekoppelt sind, und in einen Architekturteil (14);
  • Programmieren eines Architektur-Elementes des Architekturteiles in dem Array;
  • Erfassen eines Überschreitens der Versorgungsspannung des Arrays um einen vorgegebenen Wert;
  • Erzeugen eines stromversorgungs-Abfühlimpulses, wenn die Versorgungsspannung den vorgegebenen Wert überschreitet; und
  • Liefern eines Signals von einem Ausgang des Architektur- Elementes des Arrays über einen Leseverstärker und eine Ausgangsleitung, die in dem Logikteil des Arrays angeordnet sind, an den Programmiereingang im Anschluß an den Stromversorgungs-Abfühlimpuls.
  • Die Erfindung sieht eine verbesserte Architektur zum Programmieren einer Ausgabezelle (Makrozelle) in einer programmierbaren Logikanordnung (PLD) vor. Die Speicherzellen für die Makrozelle sind in dem Hauptarray selbst angeordnet. Beim Einschalten kann eine Stromversorgungs-Abfühlschaltung das Vorhandensein der Stromversorgung abfühlen und dadurch einen Architekturteil des Hauptarrays freigeben, während der übrige Teil des Hauptarrays inaktiviert wird. Das Stromversorgungs-Abfühlsignal kann auch einen Pfad vom Ausgang des Arrays zu den zu programmierenden Makrozellen-Elementen freigeben. Wird dieses Stromversorgungs-Abfühlsignal kurze Zeit nach dem Einschalten gelöscht, so kann dieser Pfad blockiert werden, so daß die Array-Ausgänge wieder ihre normalen Verbindungen erhalten und der Architekturteil des Arrays gesperrt wird, während der übrige Teil des Arrays zum normalen Betrieb freigegeben wird.
  • Durch Anordnen der Speicherzellen für die Ausgabezelle in dem Array wird der Aufbau der Schaltung vereinfacht, und es sind weniger Verbindungsleitungen für Leseverstärker und sonstige Schaltungen erforderlich, die im allgemeinen im Zusammenhang mit Elementen des Arrays benutzt werden. Die Erfindung erlaubt die Anordnung dieser Speicherzellen in dem Hauptarray dadurch, daß eine Stromversorgungs-Abfühlschaltung vorgesehen ist, die diesen Teil des Arrays freigibt und den Logikteil des Arrays während des Programmierens der Ausgabezellen-Architektur sperrt. Die Erfindung kann dadurch sicherstellen, daß die Architektur bei jedem Einschalten der Schaltung programmiert wird.
  • Bei einer Ausführungsform weist die Ausgabezelle sechs programmierbare Elemente mit drei Multiplexern auf. Es sind sechs Programmiereingänge von einer Logikschaltung vorgesehen, die die Signale dreier Ausgangsleitungen von dem Hauptspeicherarray dekodiert. Diese Ausgangsleitungen sind mit der Logikschaltung durch Transistoren verbunden, deren Gatter an eine Stromversorgungs-Abfühlschaltung angeschlossen sind. Wird das Stromversorgungs-Abfühlsignal angelegt, so koppeln diese Transistor-Schalter die Ausgänge mit der Logikschaltung zwecks Programmierens. Das Stromversorgungs- Abfühlsignal ist ein Impuls, der erzeugt wird, wenn die angelegte Stromversorgung einen vorgegebenen Pegel erreicht.
  • Ebenso wird der Stromversorgungs-Abfühlimpuls (POS) in eine Speicherarray-Logikschaltung eingegeben, die vier Signale an den Speicherarray gibt. Zwei dieser Signale werden in den Architekturteil des Arrays und zwei in seinen Logikteil eingegeben. Ein erstes Signal entsperrt einen in jeder Spaltenleitung angeordneten Transistor, um diese Spaltenleitung zu aktivieren. Ein zweites Signal sperrt einen Abschalttransistor, der jede nicht benutzte Spaltenleitung an Masse legt.
  • Zum besseren Verständnis des Wesens und der Vorteile der Erfindung wird auf die nachstehende detaillierte Beschreibung in Verbindung mit den beigefügten Zeichnungen verwiesen.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Fig. 1 ist ein Blockschaltbild einer erfindungsgemäßen Programmierschaltung für eine Ausgabezelle;
  • Fig. 2 ist ein Blockschaltbild einer erfindungsgemäßen Ausgabezelle; und
  • Fig. 3 ist eine Kombination aus Blockschaltbild und schematischer Darstellung, die einen Teil der in Fig. 1 gezeigten Schaltung mit mehr Einzelheiten zeigt.
    • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Fig. 1 zeigt einen Speicherarray 10 mit einem Logikteil 12 und einem Architekturteil 14. Die Ausgänge dieses Arrays sind über Ausgangsleitungen 16 an Makrozellen 18 angeschlossen. Der Ausgang jeder Makrozelle ist an einen Ein-/Ausgabe-Kontaktstift 20 angeschlossen.
  • Der Speicherarray 10 weist ein gitterartiges Muster von Leitungen auf, die zur Erzeugung einer Vielzahl logischer Funktionen über programmierbare "Durchschmelzleiter" miteinander zu verbinden sind. Der Durchschmelzleiter ist oft eine Metall-Durchschmelzsicherung, die durchbrennbar ist, oder ein Transistor, der von einer programmierbaren Speicherzelle gesteuert wird, um eine Verbindung herzustellen oder nicht herzustellen.
  • Bei einer Ausführungsform weist jede Makrozelle 18 die in Fig. 2 gezeigten Elemente auf. An die Makrozelle 18 sind drei Ausgänge 16 des Arrays angeschlossen, und außerdem sind zwei Rückkopplungsleitungen 22 zu dem Array vorhanden. Innerhalb der Makrozelle 18 befinden sich ein JK-Flipflop 24, Multiplexer 26, 28 und 30, Polaritätssteuerelemente (PCE) 32, 34 und 36 sowie ein Dreizustands-Pufferspeicher 38. Jedes PCE invertiert das Signal oder läßt es unverändert und kann mit einem Multiplexer realisiert werden, dessen einer Eingang invertiert und dessen anderer Eingang nicht invertiert ist.
  • Aufgrund dieser sechs programmierbaren Schaltungen kann die Ausgabezelle mehrere verschiedene Funktionen ausführen. In einem Zustand kann eine der Ausgangsleitungen 16 einfach mit dem Ausgabeblock 20 verbunden sein. Bei einer anderen Konfiguration kann der Ausgabeblock 20 als Eingabeblock benutzt werden. Bei einer dritten Konfiguration kann der Ausgang des Flipflop 24 an den Ausgabeblock 20 angeschlossen sein. Weitere Konfigurationen sind ebenfalls möglich.
  • Wie im Zusammenhang mit Fig. 1 zu erkennen ist, ist es erwünscht, die Makrozelle 18 vor dem Auslesen der Logik aus dem Array 10 zu programmieren. Dies wird ermöglicht mittels einer Stromversorgungs-Abfühlschaltung 40, die feststellt, wann an der Speiseleitung 42 ein vorgegebener Pegel ansteht, und einen Stromversorgungs-Abfühlimpuls (POS) erzeugt. Der POS-Impuls wird in eine Logikschaltung 44 eingegeben, die zwei Steuersignale 46, 48 an den Architekturteil 14 des Speicherarrays 10 liefert. Zwei weitere Steuersignale 50, 52 werden in den Logikteil 12 des Speicherarrays 10 eingegeben. Wenn das POS-Signal ansteht, geben die Signalleitungen 46 und 48 den Teil 14 frei, und die Leitungen 50 und 52 sperren den Teil 12. Die Ausgänge des Architekturteils 14 werden dann über die Ausgangsleitungen 16 an die Makrozellen 18 angelegt. Außerdem werden diese Signale Logikschaltungen 54 zugeführt, die durch das POS-Signal freigegeben sind. Die Logikschaltungen 54 liefern die Programmier-Eingangssignale an die Makrozellen 18. Nach dem Programmieren verschwindet der POS-Impuls, die Logikschaltungen 54 werden gesperrt, der Architekturteil 14 des Arrays 10 wird ebenfalls gesperrt und der Logikteil 12 des Arrays 10 wird freigegeben. Danach wird die Schaltung in normaler Weise weiterbetrieben.
  • In Fig. 3 sind die in Fig. 1 gezeigten Freigabe- und Sperrkreise detaillierter dargestellt. Eine einzelne Ausgangsleitung 16 ist über einen Leseverstärker 58 an eine Terminalleitung 56 angeschlossen. Die Terminalleitung 56 wird über mehrere Spaltenleitungen programmiert, wie in der anhängigen Anmeldung Serial No. 856,539 erläutert. In Fig. 3 ist eine einzelne derartige Verbindung gezeigt, die über einen Transistor 60 hergestellt ist, der mittels Programmiertransistoren mit Spaltenleitungen 62, 64 und 66 gekoppelt ist. Die drei Spaltenleitungen 62, 64 und 66 werden durch ein von der Logikschaltung 44 geliefertes Signal CS1 freigegeben, das an drei Transistoren 68, 70 und 72 angelegt wird. Wie ersichtlich, werden diese Transistoren aktiviert, wenn CS1 einen logischen Pegel "Hoch" aufweist, und die Signale A, und X können zu den Knotenpunkten 66, 64 bzw. 62 gelangen. Während dieser Zeit wird CS2 auf dem logischen Pegel "Null" gehalten, wodurch die Transistoren 78, 76 und 74 ausgeschaltet sind. Wie zu erkennen ist, muß zur Freigabe der Spaltenleitungen CS1 gleich 1 und CS2 gleich 0 sein. Im entgegengesetzten Fall werden diese Spaltenleitungen dadurch unwirksam gemacht, daß sie von den Transistoren 74, 76 und 78 auf Massepotential gebracht werden.
  • Ebenso sind in dem Ausgabezellen-Architekturteil 14 des Speicherarrays 10 zwei Spaltenleitungen 80, 82 über einen Transistor 84 mit der Terminalleitung 56 verbunden, und durch Signale CS3 und CS4 werden Transistoren 86, 88 bzw. 90, 92 freigegeben. D0 und D1 sind an Masse bzw. +V gelegt. Die mit dem Transistor 84 gekoppelten Transistoren werden dann derart programmiert, daß sie zur Erzeugung eines logischen Zustandes 0 oder 1 den Leitungsknoten 56 (über den Transistor 84) entweder mit der Leitung 80 (Masse) oder der Leitung 82 (+V) verbinden.
  • Die Signale CS1 bis CS4 werden von der Logikschaltung 44 durch das von der Stromversorgungs-Abfühlschaltung 40 gelieferte Pos-Signal dekodiert. Das POS-Signal ist ein logischer Impuls, der bei "Hoch" -Pegel den Arrayteil 14 freigibt und den Arrayteil 12 sperrt. Diese von der Logikschaltung 44 gelieferten Signale werden gemäß nachstehender Tabelle erzeugt:
  • Das POS-Signal wird ebenso an Transistoren 94, 96 und 98 in der Ausgabezelle 18 angelegt. Diese Transistoren ermöglichen den Anschluß der Ausgangsleitungen 16 an eine Logikschaltung 100. Die Logikschaltung 100 hat sieben Ausgänge 102, 103, die zu den verschiedenen programmierbaren Elementen der Ausgabezelle 18 führen. Sechs Ausgangsleitungen 16 sind an die Logikschaltung 100 angeschlossen, die sieben Ausgänge hat, und zwar drei Ausgänge 102 und vier Ausgänge 103. Die Logikschaltung 100 weist einen 3/4-Codeumsetzer auf, der aus drei Eingängen 16 vier Ausgänge 103 bildet. Die Ausgänge 103 steuern die in Fig. 2 gezeigten Multiplexer 26, 28 und 30. Der Multiplexer 30 benötigt zwei Steuersignale, da es sich um einen Dreipositions-Multiplexer handelt. Die Ausgänge 102 der Logikschaltung 100 sind jeweils mit einem in Fig. 3 gezeigten Polaritätssteuerelement 104 verbunden. Das in Fig. 3 gezeigte Polaritätssteuerelement 104 besteht aus einem Multiplexer 106 und einem Inverter 108. Das Ausgangssignal des Polaritätssteuerelementes 104 ist entweder das nicht invertierte oder das invertierte an der Leitung 16 anstehende Signal, je nach Zustand des Signals, das über die Signalleitung 102 an den Wähleingang 110 angelegt wird.
  • Die übrigen Leitungen 102 sind in gleicher Weise mit den anderen programmierbaren Elementen der Ausgabezelle 18 verbunden.
  • Wie zu erkennen ist, wird durch Anordnung der Speicherzelle des Transistors 84 in dem Speicherarray die Schaltungsanordnung vereinfacht, weil diese Speicherzelle lediglich eine weitere Zelle in dem Array bildet. Außerdem entfällt die Notwendigkeit, einen separaten Leseverstärker 58 und separate Adressierkreise vorzusehen. Bei Anordnung der Speicherzelle 84 innerhalb der Ausgabezelle 18 wären ein solcher separater Leseverstärker und ein separater Adressierkreis erforderlich.
  • Es kann auch ein Speicherarray anderer Art verwendet werden, der beispielsweise dedizierte ODER- und UND-Gatter benötigt. Alternativ kann die Ausgabezelle 18 jede beliebige Konfiguration aufweisen, die ein programmierbares Element enthält, und es kann eine beliebige Anzahl solcher programmierbaren Elemente vorgesehen sein.

Claims (9)

1. Programmierbare Logikschaltung mit:
einem Array (10) programmierbarer Speicherelemente, die logische Speicherelemente zum normalen Betrieb der Schaltung und mindestens ein Architektur-Speicherelement zum Speichern von Programmierdaten aufweisen;
mindestens einer Ausgabezelle (18) für die Ausgabe von Daten von dem Array an eine Ausgabestation (20), wobei die Ausgabezelle mindestens eine programmierbare Schaltung (26, 28, 30) mit einem Programmiereingang aufweist; einem Leseverstärker (58) und einer Ausgangsleitung (16), die den Array (10) mit der Ausgabezelle (18) verbinden; dadurch gekennzeichnet, daß die Logikschaltung und die Architektur-Speicherelemente durch einen Logikteil (12) bzw. einen Architekturteil (14) desselben Arrays (10) gebildet sind;
daß der Leseverstärker (58) und die Ausgangsleitung (16) Speicherelemente beider Teile (12, 14) mit der Ausgabezelle (18) verbinden, daß eine erste Einrichtung (40, 44) zur Erzeugung eines Architektur-Programmiersignals vorgesehen ist; und daß eine zweite Logikschaltung (54) zwischen dem Array-Ausgang (16) und der programmierbaren Schaltung (26, 28, 30) gekoppelt ist, wobei die zweite Logikschaltung (54) auf das Architektur-Programmiersignal anspricht zwecks Lieferns eines Ausgangssignals von dem mindestens einen Architektur-Speicherelement des Arrays (10) an den Programmiereingang der programmierbaren Schaltung (26, 28, 30).
2. Schaltung nach Anspruch 1, weiterhin gekennzeichnet durch eine dritte Einrichtung (CS1-CS4), die auf das Architektur-Programmiersignal anspricht, um den Architekturteil (14) des Arrays (10) zu aktivieren und den Logikteil (12) des Arrays zu sperren.
3. Schaltung nach Anspruch 1, bei der die erste Einrichtung zur Erzeugung eines Architektur-Programmiersignals (40, 44) auf eine Versorgungsspannung des Arrays (10) anspricht, die einen vorgegebenen Schwellwert erreicht, wobei das Architektur-Programmiersignal ein Impuls ist, der erzeugt wird, wenn die Versorgungsspannung den Schwellwert erreicht.
4. Schaltung nach Anspruch 3, bei der der Architekturteil (14) des Arrays (10) einen Transistor (86, 88, 90, 92) aufweist, dessen Gate so geschaltet ist, daß er das Architektur-Programmiersignal (CS3, CS4) empfängt.
5. Schaltung nach Anspruch 1 mit mehreren Ausgabezellen (18), von denen jede zwecks Liefern eines Ausgangssignals (16) von dem Array (10) an eine Ausgabestation (20) mit einem Teil des Arrays (10) gekoppelt ist und mehrere programmierbare Schaltungen (26, 28, 30) aufweist.
6. Schaltung nach Anspruch 1, bei der die programmierbare Schaltung einen Multiplexer (26, 28, 30) hat und der Programmiereingang einen Steuereingang für den Multiplexer aufweist.
7. Schaltung nach Anspruch 1, weiterhin dadurch gekennzeichnet, daß mit jeder Ausgabezelle (18) mehrere Array-Ausgänge (16) gekoppelt sind, wobei die zweite Logikschaltung (54) zwischen die Array-Ausgänge und die programmierbare Schaltung (26, 28, 30) geschaltet ist, um die Array-Ausgangssignale zur Versorgung der Programmiereingänge zu dekodieren, die der Ausgabezelle (18) zugeführt werden.
8. Verfahren zur Programmierung einer Ausgabezelle (18) für eine programmierbare Logikschaltung (10), wobei die Ausgabezelle (18) mit mindestens einem Teil des Arrays (10) gekoppelt ist, um ein Ausgangssignal von dem Array (10) an eine Ausgabestation (20) zu liefern, und wobei die Ausgabezelle (18) mindestens ein programmierbares Element (26, 28, 30) mit einem Programmiereingang aufweist, mit den Verfahrensschritten:
Teilen des Arrays in einen Logikteil (12) mit mehreren Speicherelementen, die zum normalen Betrieb der Schaltung mit der Ausgabezelle (18) gekoppelt sind, und in einen Architekturteil (14);
Programmieren eines Architektur-Elementes des Architekturteiles (14) in dem Array (10);
Erfassen eines Überschreitens der Versorgungsspannung des Arrays (10) um einen vorgegebenen Wert;
Erzeugen eines Einschaltimpulses, wenn die Versorgungsspannung den vorgegebenen Wert überschreitet; und
Liefern eines Signals von einem Ausgang des Architektur- Elementes des Arrays (10) über einen Leseverstärker (58) und eine Ausgangsleitung (16), die in dem Logikteil (12) des Arrays (10) angeordnet sind, an den Programmiereingang im Anschluß an den Einschaltimpuls.
9. Verfahren nach Anspruch 8, mit den weiteren Verfahrensschritten:
Sperren des Logikteiles (12) des Arrays (10), der auf den Einschaltimpuls anspricht; und
Aktivieren des Architekturteiles des Arrays (10), der auf den Einschaltimpuls anspricht.
DE88303292T 1987-04-14 1988-04-13 Programmierungsschaltung für Eingabe-/Ausgabezelle eines programmierbaren Logikarrays. Expired - Lifetime DE3884037T2 (de)

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