DE69126055T2

DE69126055T2 - Bildspeicher

Info

Publication number: DE69126055T2
Application number: DE69126055T
Authority: DE
Inventors: Haruki Toda
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-03-13
Filing date: 1991-03-13
Publication date: 1997-09-25
Anticipated expiration: 2011-03-14
Also published as: EP0447937A3; US6134637A; US5893167A; EP0447937A2; DE69126055D1; US5581733A; JPH0821233B2; US6389521B1; KR950000497B1; JPH03263683A; EP0447937B1

Description

Hintergrund der Erfindung

Diese Erfindung bezieht sich auf einen Bildspeicher.
Als Speicher, welche für Hochgeschwindigkeitsdatenverarbeitung in Ingenieur-Workstations (EWS = engineering work station) oder bei computergrafiken (CG) usw. geeignet sind, wurde in letzter Zeit Zweianschluß-Video-RAMs (im folgenden als DPPAMs = dual port video RAMs bezeichnet) Aufmerksamkeit geschenkt. Solche DPRAMs sind mit einem Anschluß mit wahifreiem Zugriff (im folgenden als RAM- Anschluß bezeichnet) ausgestattet, welcher ein Speicherarray enthält, auf welches frei zugegriffen werden kann (z.B. ein DRAM), und mit einem seriellen Zugriffsanschluß (im folgenden als SAM-Anschluß = serial access port bezeichnet), welcher einen seriellen Zugriffsspeicher enthält, auf welchen zyklisch und seriell asynchron zu dem RAM-Anschluß zugegriffen wird. Da zwischen dem RAM-Anschluß und dem SAM- Anschluß eine Datenübertragung stattfindet, ist es in solchen DPRAMs notwendig, daß der Takt am RAM-Anschluß und der Takt am SAM-Anschluß nur zum Zeitpunkt dieses Übertragungszyklus miteinander synchronisiert werden sollten. Die Takte in diesem Übertragungszyklus werden unter Bezugnahme auf die Fig. 6A und 6B beschrieben. Im Fall der Datenübertragung einer bestimmten Zeile R eines Speicherarrays 1 des RAM- Anschlusses an einen seriellen Zugriffsspeicher 2 des SAM- Anschlusses, welcher unaufhörlich einen seriellen Zugriff durchführt (siehe Fig. 6A), wird eine Prozedur durchgeführt, um das erste externe Signal für die Steuerung der Übertragung (siehe Zeit T&sub1; der Fig. 6B) sinken zu lassen. Wenn das externe Signal sich zu dem Zeitpunkt auf dem "L"-Pegel befindet, wenn das Signal sinkt, geht der Betriebsmodus in den Übertragungszyklus.
In diesem Übertragungszyklus werden, auf die gleiche Weise wie bei einem gewöhnlichen RAM-Zyklus, eine Zeilenadresse und eine Spaltenadresse synchron mit dem Sinken von und gegeben (siehe Zeiten T&sub2; und T&sub3; in Fig. 6B). Im Gegensatz zu dem gewöhnlichen RAM-Zyklus gibt die Zeilenadresse eine zu übertragende Zeile des Speicherarrays 1 an, und die Spaltenadresse gibt eine TAF-Adresse an, welche als eine Position dient, die einen neuen seriellen Zyklus auslöst, nach Vollendung der Ubertragung. Aus dem nächsten seriellen Zyklus (siehe Zeit T&sub6; der Fig. 6B), wenn das externe Signal angestiegen ist, werden übertragene Daten ausgegeben, wobei die TAP-Adresse eine Führadresse ist. Es ist notwendig, daß der Anstiegszeitpunkt (Zeit T&sub5;) des externen Signals für eine Zeitperiode seit dem Anstieg (Zeit t&sub4;) des seriellen Taktsignales SC bis zu dessen nächstem Anstieg (Zeit t&sub6;) gegeben sein sollte. Dementsprechend gibt es Beschränkungen bei den Zeitintervallen t&sub1; (= T&sub5; - T&sub4;) und t&sub2; (= T&sub6; - T&sub5;). Ferner, da die Zykluszeit des seriellen Taktsignales SC 30 - 40 ns ist, sind Beschränkungen bei den Zeitintervallen t&sub1; und t&sub2; bei der Anwendung sehr ernst. Um hier Abhilfe zu schaffen, wurde ein gespaltenes Übertragungssystem (split transfer system) vorgeschlagen.
Dieses System wird in Nikkei Electronics Nr. 431, Seite 126, 5. Oktober 1987, kurz beschrieben.
Dieses gespaltene Übertragungssystem wird unter Bezugnahme auf die Fig. 7A und 7B beschrieben. Der serielle Zugriffsspeicher 2 des SAM-Anschlusses, bei welchem das gespaltene Übertragungssystem verwendet wird, ist gespalten bzw. in zwei Abschnitte SAM (L) und SAM (U) aufgeteilt, wie in Fig. 7A gezeigt. Diese gespaltenen SAM (L) und SAM (U) entsprechen "0" und "1" des signifikantesten Bits (im folgenden als MSB = most significant bit bezeichnet) der TAP-Adresse. Somit kann eine unabhängige Datenübertragung stattfinden. Nun wird der Fall betrachtet, bei welchem ein Übertragungszyklus stattfindet, wenn SAM (L) einem Zugriff unterliegt, um die übertragung der Zeile R des Speicherarrays 1 des RAM-Anschlusses durchzuführen. Auf die gleiche Weise wie im Fall der Fig. 6A, gibt die Zeilenadresse die Zeile R an. Das MSB der TAP-Adresse wird ausser Acht gelassen und auf das MSB ("1" in diesem Fall) auf der Seite, auf welcher kein serieller Zugriff durchgeführt wird, gesetzt.
In diesem Fall führt der SAM (U) auf der Seite des eingestellten MSB den übertragungsvorgang durch. Auf die übertragenen Daten wird von einer TAP-Adresse zugegriffen, wobei das MSB neu eingestellt wird, wenn der serielle Zugriff fortschreitet, um von SAM (L) auf SAM (U) zu gehen. In dem in den Fig. 7A und 7B gezeigten Fall, wenn ein Übertragungszyklus für eine Zeitspanne der seriellen Adressen 0 - 127 stattfindet, unterliegen die seriellen Adressen 128 - 255 dem Übertragungsvorgang aus dem Abschnitt, welcher der Zeile R entspricht. Wenn der serielle Zugriff auf 127 fortschreitet, um in den nächsten SC-Zyklus zu gehen, wird auf die TAP-Adresse zugegriffen. Der serielle Zugriff wird daher fortgesetzt. Wie oben beschrieben, ist der Speicherabschnitt seriellen Zugriffs, bei welchem der serielle Zugriff durchgeführt wird, und der Speicherabschnitt gespaltenen seriellen Zugriffs, bei welchem eine übertragung durchgeführt wird, verschieden voneinander, und eine Adresse des vorhergehenden Zyklus, bei welcher ein Zugriff auf die TAP-Adresse durchgeführt wird, ist vorbestimmt. Dementsprechend gibt es keine Beschränkungen bei den Zeiten, wie dies im Falle der Fig. 6A und 6B war.
Nun werden Betrachtungen in Zusammenhang mit dem Verfahren zum Aufbau eines Datenpuffers zur Implementierung einer Hochgeschwindigkeitsverarbeitung für Anzeigebilddaten unter Verwendung eines solchen gespaltenen Übertragungssystems angestellt.
Als Speicher mit wahlfreiem Zugriff (random access memory) eines DPRAM, wird ein DRAM verwendet. Indem der Pagemodus des DRAM verwendet wird, ist es aus diesem Grund möglich, auf Daten der gleichen Zeile in einer Zeit zuzugreifen, die ein Halb bis ein Drittel einer Zeit ist, in dem Fall, in welchem die Zeilenadressen sich verändern. Ferner entsprechen die Daten einer Zeile den aus dem SAM-Abschnitt seriell ausgegebenen Daten, und die seriellen Daten dienen als Pixeldaten eines angezeigten Bildes. Daher ist es für die Hochgeschwindigkeits-Bildverarbeitung wichtig, wie diese Pixel als Bild angeordnet sind. Vom Standpunkt der Bildverarbeitung aus, erlaubt eine Verwendung des Verfahrens, welches in der Lage ist mit hoher Geschwindigkeit Pixel zu verarbeiten, in Bereichen in der Nähe eines Quadrats, soweit wie möglich eine Hochgeschwindigkeits-Verarbeitung für jegliche Bildmusterverarbeitung. Die Hochgeschwindigkeits- Bildverarbeitung kann in jede longitudinale, laterale oder schräge Richtung durchgeführt werden. Somit wird es wichtig, wie Daten einer Zeile, auf welche in dem Pagemodus zugegriffen werden kann, in einer Longitudinalrichtung bezüglich der Abtastrichtung eines angezeigten Bildes zugeordnet werden.
Nun wird der Fall betrachtet, bei welchem ein Bild aus einem Array besteht, welches vier DPRAMs in einer Abtastrichtung und vier DPRAMs in einer Longitudinalrichtung enthält, d.h. ein Array aus 4x4 wird als Kachel (tile) verwendet.
Die Fig. 8A und 8B zeigen den Fall, bei welchem ein DPRAM des gespaltenen Übertragungssystems verwendet wird, welches Daten einer Zeile aus 256 Bits und die Tiefe eines seriellen Zugriffspeichers (im folgenden als ein SAM bezeichnet) von 256 Bits hat. Ferner wird zur Vereinfachung der Erklärung angenommen, daß die Bildgröße in der Abtastrichtung 1536 Pixel beträgt. In Fig. 8A stellen R0, R1, R2, ... Zeilen eines Speichers mit freiem Zugriff (im folgenden als RAM = random access memory bezeichnet). L von 0 - 127 und U von 128 - 255 in der Spaltenrichtung stellen Spalten dar, wobei bei der gespaltenen Übertragung Daten jeweils an zweigeteilte SAMs übertragen werden. Da der Abschnitt in der Abtastrichtung aus vier Vorrichtungen M&sub1;, M&sub2;, M&sub3;, und M&sub4; besteht, entsprechen 1535 Pixel in der Abtastrichtung den Daten, welche drei SAMs mit gespaltenen Segmenten entsprechen (= 1536/ (4x128)). Dementsprechend, wenn L und U der segmentierten SAMs Pixeln in einer Longitudinalrichtung zugeordnet werden, ist es möglich eine Bildverarbeitung eines Bereiches durchzuführen, welcher einem Quadrat näher ist, durch einen Zugriff in einem Pagemodus einer Zeile. Daten des RAM-Abschnitts unterliegen nämlich einer gespaltenen Übertragung in der Reihenfolge R0L, R1U, R2L, R0U, R1L, R2U, ... . Da Daten aus dem SAM-Abschnitt seriell ausgegeben werden um Pixel abzutasten, ist die Datenkonfiguration als Bild so, daß der durch schräge Linien in Fig. 8B angegebene Bereich aus Daten der Zeile R0 besteht. Dieser Bereich kann in dem Pagemodus einem Zugriff jedes Abschnitts unterworfen werden. Dementsprechend ist das Bild mit Kacheln schräger Linien bedeckt, welche in Fig. 8B gezeigt sind, so daß darauf im Pagemodus zugegriffen werden kann. Somit kann eine Hochgeschwindigkeits-Bildverarbeitung durchgeführt werden.
Ferner wird nun eine ausführlichere Betrachtung der Datenkonfiguration in der Abtastrichtung durchgeführt. In den Fig. 9A und 9B ist gezeigt, wie Pixel aus seriellen Daten aus vier DPRAMs aufgebaut werden. Daten aus dem SAM 2 der Vorrichtungen M1 bis M4 werden der Parallel/Seriell- Umwandlung unterzogen, wie in Fig. 9A gezeigt, und als serielle Daten ausgegeben, um eines nach dem anderen Pixel zu bilden. Somit ist es ausreichend, einen seriellen Zugriff auf SAM 2 mit einer Geschwindigkeit durchzuführen, welche ein Viertel jener der seriellen Ausgabe zur Anzeige des Bildes ist, womit die Belastung des SAM 2 vermindert wird. Wenn eine solche Parallel/Seriell-Umwandlung durchgeführt wird, werden Pixeldaten in Sequenz wiederholt, als Daten aus dem DPRAM aus M1, M2, M3 und M4 nacheinander (siehe Fig. 98). Das Teilbild aus ROL usw. der Kachel, welche unter Bezugnahme auf Fig. 8B beschrieben wurde, hat eine solche Datenstruktur.
Man betrachte nun den Fall, bei welchem die Bildgröße sich von jener im oben beschriebenen Fall unterscheidet. Der Fall, bei welchem die Zahl der Pixel in einer Abtastrichtung 1024 ist, ist in den Fig. 10A und 10B gezeigt. Wenn angenommen wird, daß die Größe einer verwendeten Kachel 4x4 ist, auf die gleiche Weise wie im oben beschriebenen Fall, entsprechen 1024 Pixel den zwei segmentierten SAM-Abschnitten (= 1024/ (4x128)).
Damit hierbei die L und U von gespaltenen Daten einer Zeile dazu gebracht werden, der Pixelanordnung in einer Longitudinalrichtung zu entsprechen, ist es notwendig, eine gespaltene übertragung in der in Fig. 10A gezeigten Reihenfolge durchzuführen. Wenn nämlich die Übertragung in der Reihenfolge R0L, R1U, R0U, R1L, ... durchgeführt wird, kann auf den durch schräge Linien in Fig. 10B bezeichneten Bereich vorzugsweise in dem Pagemodus zugegriffen werden. Im Fall der Übertragung zu diesem Zeitpunkt, überkreuzen sich jedoch L und U bezüglich SAM. Dementsprechend kann eine solche Ubertragung von einem konventionellen DPRAM nicht durchgeführt werden. Wenn natürlich die Größe der Kachel verändert wird, kann sogar von dieser Bildgröße ein Puffer aufgebaut werden, ohne Kreuzübertragung. Der Entwurf des Pufferspeichersystems muß jedoch für jede angezeigte Bildgröße verändert werden. Ferner, da eine Kreuzübertragung stattfindet, außer wenn die Zahl der Kacheln in einer Abtastrichtung notwendigerweise ungerade ist, wie aus dem Fall der Fig. 8B ersichtlich, kann nicht notwendigerweise gesagt werden, daß es eine optimale Kachelgröße einer Speicherkapazität auswählt, welche bezüglich einer Bildgröße nicht verschwenderisch ist.
US-A-4 747 081 offenbart eine Speicherschaltung in einem videoartigen Computersystem, um das System an Bildschirme anzupassen, welche unterschiedliche Auflösungen haben. Die Speicherschaltung enthält eine bit-abgebildete RAM-Einheit (bit-mapped RAM unit) bzw. einen Chip, welcher ausreichend Zellen hat, um jeden in Betracht kommenden Bildschirm unterzubringen, und ebenso ein Schieberegister, welches Zugänge (taps) an einer Vielzahl von unterschiedlichen Orten hat, welche den unterschiedlichen Spalten der Zellen in der RAM-Einheit entsprechen. Wenn die RAM-Einheit sich in einem seriellen Modus befindet, wird die Spaltenadresse an die RAM- Einheit ebenfalls dazu verwendet, eine geeignete Decoderschaltung anzuweisen und zu betätigen, um den Zugang (tap) auszuwählen, welcher passend ist, um den Abschnitt des Schieberegisters zu entladen, welcher nur die interessierenden Datenbits enthält.

Zusammenfassung der Erfindung

Dementsprechend ist es eine Aufgabe der Erfindung, einen Bildspeicher zu schaffen, bei welchem keine Notwendigkeit besteht, ein Pufferspeichersystem für jede angezeigte Bildgröße zu verändern.
Gemäß der vorliegenden Erfindung wird ein Bildspeicher geschaffen,welche die Merkmale des Anspruchs 1 dieser Anmeldung umfaßt.
Gemäß dem Bildspeicher dieser Erfindung, bestimmt eine Bestimmungsvorrichtung die Reihenfolge der seriellen Zugriffe auf Teilbereiche eines Speicherarrays mit seriellem Zugriff, und eine Zeile von Daten, welche von einem RAM-Array an jeden der Teilbereiche auf solch eine Weise übertragen werden soll, daß Kacheln (tiles) eines Anzeigebildschirms durch eine Zeile des RAM-Arrays gebildet werden. Eine Bezeichnungsvorrichtung bezeichnet die oberste serielle Zugriffsadresse und/oder eine letzte serielle Zugriffsadresse jedes Teilbereichs. Eine Datenübertragungsvorrichtung überträgt Daten zwischen dem RAM-Array und dem Speicherarray mit seriellem Zugriff. Durch diese Anordnung des Bildspeichers ist es möglich, mit unterschiedlichen Größen von Anzeigebildschirmen umzugehen, ohne Veränderung des Pufferspeichersystems.
Im erfindungsgemäßen Bildspeicher, welcher den obigen Aufbau hat, ist der RAM ferner in Speicherblöcke unterteilt bzw. partitioniert. Die Bestimmungsvorrichtung bestimmt die Reihenfolge der seriellen Zugriffe auf Teilbereiche, welche in n² (n > 1) des Speicherarrays mit seriellem Zugriff aufgeteilt sind, und eine Datenzeile, welche von dem RAM- Array jedes der Speicherblöcke auf solch eine Weise übertragen werden soll, daß Kacheln (tiles) eines Anzeigebildschirms durch die Daten der gleichen Zeile der Speicherblöcke gebildet werden. Die Bezeichnungsvorrichtung bezeichnet automatisch eine oberste serielle Zugriffsadresse und/oder eine letzte serielle Zugriffsadresse jedes Teilbereichs. Die Datenübertragungsvorrichtung überträgt Daten zwischen dem RAM-Array und dem Speicherarray mit seriellem Zugriff. Durch diese Anordnung des Bildspeichers ist es möglich mit Anzeigebildschirmen umzugehen, ohne Veränderung des Pufferspeichersystems.

Kurze Beschreibung der Zeichnungen

In den begleitenden Zeichnungen sind die
Fig. 1A und 1B schematische Diagramme, welche eine Ausführung eines Bildspeichers gemäß dieser Erfindung zeigen;
Fig. 2 und 3 schematische Diagramme, welche für die Erklärung des Verhältnisses zwischen Übertragungsdaten und TAP-Adressen verwendet werden;
Fig. 4A und 4B schematische Diagramme, welche zur Erklärung des Verfahrens zur Verarbeitung von Kacheln des Bildspeichers gemäß der vorliegenden Erfindung verwendet werden, für den Fall, bei welchem eine Anzeigebildschirmgröße nicht durch Kacheln gefüllt werden kann, ohne daß irgendwelcher Raum übrig bleibt;
Fig. 5A und 5B schematische Diagramme, welche zur Erklärung des Verfahrens zur Anpassung der Größe einer Kachel an eine Anzeigebildschirmgröße verwendet werden, indem der Bildspeicher dieser Erfindung verwendet wird;
Fig. 6A und 6B erklärende Ansichten zur Beschreibung eines konventionellen Bildspeichers;
Fig. 7A und 7B erklärende Ansichten zur Beschreibung eines konventionellen gespaltenen übertragungs systems;
Fig. 8A und 8B erklärende Ansichten zur Beschreibung eines konventionellen übertragungsverfahrens, bei welchem ein Pixelbereich in der Nähe eines Quadrats soweit wie möglich in einem Pagemodus-Zyklus durch das gespaltene Übertragungssystem zugänglich ist;
Fig. 9A ünd 9B erklärende Ansichten zur Beschreibung der Entsprechung zwischen dem SAM-Anschluß und Pixeln in einer Abtastrichtung von vier Vorrichtungen; und
Fig. 10A und 10B erklärende Ansichten zur Beschreibung des Problems eines konventionellen Bildspeichers, in dem Fall, in welchem ein konventionelles Ubertragungsverfahren verwendet wird, in welchem ein Pixel in der Nähe eines Quadrates soweit wie möglich in einem Pagemodus-Zyklus durch das gespaltene Übertragungssystem zugänglich ist.

Beschreibung der bevorzugten Ausführungen

Die Fig. 1A und 1B zeigen eine Ausführung eines Bildspeichers gemäß der vorliegenden Erfindung. Der Bildspeicher dieser Ausführung ist aus 16 RAM-Arrayvorrichtungen 1i (i = 0, ..., 15) aufgebaut (im folgenden als RAM bezeichnet), 16 Speicherarrayvorrichtungen mit seriellem Zugriff 2i (im folgenden als SAM bezeichnet) (i = 0, ..., 15), einer Datenübertragungsvorrichtung 3, einer Bestimmungsvorrichtung 41 und einer Bezeichungsvorrichtung 5 (siehe Fig. 1A). Der Bildspeicher speichert Anzeigedaten, welche auf einem Anzeigebildschirm 10, der 1024 Pixel in der Abtastrichtung hat, angzeigt werden sollen. Auf jeden SAM 2i wird seriell und zyklisch asynchron mit RAM 1i zugegriffen. SAM 2i ist in dieser Ausführung in vier Teilbereiche aufgeteilt. Die Bestimmungsvorrichtung 4 bestimmt die Reihenfolge der seriellen Zugriffe auf die Teilbereiche der SAMs 2i und die Datenzeile, welche von RAM 1i an die Teilbereiche übertragen werden soll, um so eine Kachel (tile) des Anzeigebildschirms 10 durch eine Datenzeile von 16 RAMs 1&sub1;, ..., 1&sub1;&sub6; zu bilden. Die Bezeichnungsvorrichtung 5 bezeichnet die erste oder letzte serielle Zugriffsadresse jedes Teilbereichs des SAM 2i. Die Datenübertragungsvorrichtung 3 überträgt Daten zwischen dem RAM 1i und dem SAM 2i in Übereinstimmung mit den Ausgaben aus der Bestimmungsvorrichtung 4 und der Bezeichungsvorrichtung 5.
Der Betrieb der oben beschriebenen Ausführung wird im folgenden beschrieben. Die vier Teilbereiche des SAM 2i in jeder Zeile des RAM 1i werden durch vier Spalten P0, P1, P2 und P3 dargestellt, wobei jede aus 64 Bits besteht. Die Zahl an Pixeln 1024 in der Abtastrichtung der Anzeigevorrichtung 10 entspricht daher der Anzahl an Bits aus vier (1024/(4x64)) Teilbereichen des SAM 2i. Die Bestimmungsvorrichtung 4 bestimmt die Reihenfolge der Datenübertragung von RAM 1i an SAM 2i, beispielsweise R0P0, R1P1, R2P2, R3P3, R0P1, R1P2, R2P3, R3P0&sub1; R0P2, R1P3, R2P0, R3P1, R0P3, R1P0, R2P1 und R3P2. R0, R1, R2 und R3 stellen die Zeilen des RAM 1i dar. Somit stellt R0P0 beispielsweise die Spalte P0 der Zeile R0 des RAM 1i dar. Die Bezeichnungsvorrichtung 5 bezeichnet die erste oder letzte serielle Zugriffsadresse jedes Teilbereichs des SAM 2i. In diesem Beispiel kann jedoch der Bildschirm mit Kacheln gefüllt werden, ohne daß irgend ein Raum verbleibt, wie später beschrieben wird, so daß eine Ausgabe aus der Bezeichnungsvorrichtung 5 vernachlässigt wird. Da die Reihenfolge der Datenübertragung von RAM 1i auf SAM 2i von der Bestimmungsvorrichtung bestimmt wird, wie oben beschrieben, überträgt die Datenübertragungsvorrichtung 3 Daten in Übereinstimmung mit der bestimmten Reihenfolge. Die Datenübertragung von SAM 2i an den Anzeigebildschirm wird dann auf die folgende Weise durchgeführt. Erst werden vier R0P0-Daten, welche von RAM 1i (i = 0, ..., 3) an SAM 2i (i = 0, ..., 3) übertragen wurden, seriell/parallel gewandelt und an den Anzeigebildschirm 10 übertragen, wie in Fig. 9 veranschaulicht. Danach werden vier RJPK-Daten (J, K = 0, ..., 3), welche von RAM 1i (i = 4, ..., 7) an SAM 2i (i = 4, 7) übertragen wurden, seriell/parallel gewandelt und an den Anzeigebildschirm 10 übertragen, und dieser Vorgang wird so oft wie nötig wiederholt. Ähnlich werden in Übereinstimmung mit der Datenübertragungsreihenfolge, welche von der Bestimmungsvorrichtung bestimmt wurde, Daten, welche von RAM 1i (i = 4, ..., 7) an SAM 2i (i = 4, ..., 7) übertragen wurden, an den Anzeigebildschirm 10 übertragen. Der ähnliche Vorgang wird wiederholt bis die von RAM 1i (i = 12, ..., 15) an SAM 2i (i = 12, ..., 15) übertragenen Daten an den Anzeigebildschirm 10 übertragen wurden. Auf die obige Weise wird eine Kachel (ein durch schräge Linien in Fig. 1B angedeuteter Bereich) durch die Daten gebildet, welche einer Zeile von 16 der RAM 1i (i = 0, ..., 15) entsprechen. Dementsprechend kann auf diese Kachel (tile) mit hoher Geschwindigkeit in einem Pagemodus zugegriffen werden. In der obigen Ausführung wurde angenommen, daß die Größe des Anzeigebildschirms 10 1024 Pixel in der Scanrichtung hat. Wie auch immer die Größe des Anzeigebildschirms ist, die Pixel in der Abtastrichtung können durch eine geeignete Kombination von 64-Bit-Teilbereichen des SAM 2i gebildet werden. Ferner, da die Datenübertragung unabhängig von jedem Teilbereich gesteuert werden kann, ist es nicht notwendig die kreuzge spaltete übertragung durchzuführen.
Als nächstes wird eine Beschreibung für den Fall gegeben, bei welchem der Bildschirm nicht mit Kacheln gefüllt werden kann, ohne daß ein Raum verbleibt, und es notwendig wird, die TAP-Adressen (Zugangsadressen), welche von der Bezeichnungsvorrichtung 5 für die Datenübertragung an jeden Teilbereich bezeichnet werden, genau zu steuern.
Die Fig. 2 und 3 zeigen Beispiele des Verhältnisses zwischen den Übertragungsdaten und den TAP-Adressen. Fig. 2 zeigt den Fall, bei welchem, wenn ein Zugriff auf SAM 2i zu einem neuen Teilbereich fortschreitet, die oberste serielle Adresse des neuen Teilbereiches von einer TAP-Adresse angegeben wird. Während auf SAM (P0) zugeggriffen wird, welcher Daten hat, die bereits von einer Zeile RO übertragen wurden, und serielle Adressen 0 - 63 hat, wenn eine Anweisung zur übertragung von Daten aus einer Zeile R2 eingegeben wird, während ein TAP 0 von SAM (P2) bezeichnet wird, dann werden Daten von der Zeile R2 an SAM (P2) übertragen und nachdem Daten bis zur seriellen Adresse 63 gelesen wurden, springt die serielle Adresse auf TAP 0. Als nächstes, während auf SAM (P2) zugegriffen wird, welcher serielle Adressen TAP 0 - 191 hat, wenn eine Anweisung zur Übertragung von Daten aus einer Zeile R3 eingegeben wird, während ein TAP 2 aus SAM (P1) bezeichnet wird, dann werden Daten aus der Zeile R3 an SAM (P1) übertragen, und nachdem Daten bis zur seriellen Adresse 191 gelesen wurden, springt die serielle Adress auf TAP 2. Als nächstes, während auf SAM (P1) zugegriffen wird, welcher serielle Adressen TAF 2 - 127 hat, wenn eine Anweisung zur Übertragung von Daten aus der Zeile R1 eingeben wird, während ein TAP 1 aus SAM (P3) eingegeben wird, dann werden Daten aus der Zeile R1 an SAM (P3) übertragen, und nachdem Daten bis zur seriellen Adresse 127 gelesen wurden, springt die serielle Adresse auf TAP 1. Wenn es keine übertragungsanweisung gibt, während auf SAM (P3) zugegriffen wird, nachdem die Daten bis zur seriellen Adresse 255 gelesen wurden, kreist die serielle Adresse zurück zur seriellen Adresse 0.
Fig. 3 veranschaulicht den Fall, bei welchem, wenn ein Zugriff auf SAM 2i auf einen neuen Teilbereich fortschreitet, die letzte serielle Adresse des neuen Teilbereiches von einer TAP-Adresse angegeben wird. Während auf SAM (PO) zugegriffen wird, welcher Daten hat, die bereits von einer Zeile R0 übertragen wurden, und serielle Adressen 0 - 63 hat, wenn eine Anweisung zur Übertragung von Daten aus einer Zeile R2 eingegeben wird, während ein TAP 0 des SAM (P2) bezeichnet wird, dann werden Daten aus der Zeile R2 an SAM (P2) übertragen, und nachdem Daten bis zur seriellen Adresse 63 gelesen wurden, springt die serielle Adresse auf eine Adresse 128. Als nächstes, während auf SAM (P2) zugegriffen wird, welcher serielle Adressen 128 - TAF 0 hat, wenn eine Anweisung zur Ubertragung von Daten aus einer Zeile R3 eingegeben werden, während ein TAP 2 des SAM (P1) eingegeben wird, dann werden Daten aus der Zeile R3 an SAM (P1) übertragen, und nachdem Daten bis zur seriellen Adresse TAP gelesen wurden, springt die serielle Adresse auf eine Adresse 63. Als nächstes, während auf SAM (P1) zugegriffen wird, welcher serielle Adressen 64 - TAP 2 hat, wenn eine Anweisung zur Übertragung von Daten aus der Zeile R1 eingegeben wird, während ein TAP 1 des SAM (P3) bezeichnet wird, dann werden Daten aus der Zeile R1 an SAM (P3) übertragen, und nachdem Daten bis zur seriellen Adresse TAP 2 gelesen wurden, springt die serielle Adresse auf eine Adresse 192. Nach der seriellen Adresse TAP 1 kreist der Zugriff zurück zu der seriellen Adresse 0.
In der obigen Beschreibung wird entweder eine oberste Adresse oder eine letzte Adresse von einer TAP-Adresse bezeichnet. Es ist offensichtlich, daß beide Adressen selektiv bei jeder Datenübertragung bezeichnet werden können. Mit der obigen TAP-Adreßsteuerung wird es möglich, mit einem Anzeigebildschirm umzugehen, welcher eine optionale Größe hat. In dem Fall, in welchem der Anzeigebildschirm nicht mit Kacheln gefüllt werden kann, ohne daß irgendein Raum in der Abtastrichtung gelassen wird, wie in den Fig. 4A und 4B gezeigt, wird es möglich, die Zahl der Pixel mit der Zahl der seriellen zugriffe in übereinstimmung zu bringen, durch Auswählen geeigneter oberster TAP-Adressen für die letzte Kachel, wie in FALL 1 gezeigt (siehe Fig. 4A) oder durch Auswählen geeigneter letzter TAP-Adressen für die letzte Kachel, wie in FALL 2 gezeigt (siehe Fig. 4B). Alternativ kann die Größe der Kacheln verändert werden, um Kacheln in einen Anzeigeschirm zu füllen, ohne daß ein Raum verbleibt, wie in den Fig. 5A und 5B gezeigt. Es wird möglich, Teilbereiche des SAM 2i zu verwirklichen, welche eine Zahl von seriellen Zugriffen haben, die mit der Zahl an Pixeln der veränderten Kacheln übereinstimmt, durch Auswählen geeigneter oberster TAP-Adressen für die Kacheln, wie in FALL 1 gezeigt (siehe Fig. 5A), oder durch Auswählen geeigneter letzter TAP-Adressen für die Kacheln, wie in FALL 2 gezeigt (siehe Fig. 5B). Die Zahl an Kacheln in der Abtastrichtung kann in beiden Fällen gerade oder ungerade sein, ohne jedwede Beschränkung, so daß es möglich ist, eine Speicherkapazität zu verwenden, welche fur eine Anzeigebildschirmgröße am geeignetsten ist.
Als letztes wird der Fall betrachtet, bei welchem eine TAP-Adresse, welche während des Übertragungszyklus bezeichnet wird, sich bei dem Teilbereich des SAM 2i befindet, auf welchen nun seriell zugegriffen wird. In diesem Fall ist der Teilbereich des SAM 2i, welcher unter seriellem Zugriff steht, der gleiche Teilbereich des SAM 2i, in welchen eine Datenübertragung durchgeführt wird. Um solche Bedingungen zu vermeiden wird einer der folgenden drei Ansätze gewählt.
(1) Takte der Datenübertragung werden wie konventionell synchronisiert, um die übertragung von RAM 1i an SAM 2i und die serielle Ausgabe aus SAM 2i durchzuführen.
(2) Die übertragung von RAM 1i an SAM 2i wird vernachlässigt.
(3) Was die Bits einer TAP-Adresse angeht, werden die Inhalte von Bits, welche einen Teilbereich von SAM 2i bezeichnen, vernachlässigt, und die Bits für den nächsten Teilbereich gegenüber jenem von SAM 2i, welcher unter seriellem Zugriff steht, werden eingestellt.
Der nächste Teilbereich bedeutet hierbei einen Teilbereich, auf welchen als nächstes zugegriffen wird, wenn es keinen Übertragungszyklus gibt und die seriellen Zugriffe sequenziell durchgeführt werden.
In der obigen Beschreibung wurde SAM 2i in vier Teilbereiche unterteilt. Es ist offensichtlich, daß die Zahl an Unterteilungen n² (n > 1) sein kann. Wenn die Zahl der Unterteilungen zunimmt, nimmt die Zahl an übertragungsgattern (transfer gates) zu. Die optimale Zahl ist daher 4, 8, 16 oder so.
Ferner wurden in der vorhergehenden Beschreibung Daten bei einer Zeile von RAM 1i an einen Teilbereich von SAM 2i teilübertragen. Ein Teil-RAM 1i kann in Entsprechung zu jedem Teilbereich von SAM 2i vorgesehen sein. In einem solchen Fall, obwohl jeder Teil-RAM 1i durch die gleiche Zeilenadresse bezeichnet wird, werden Daten aus jedem Teil-RAM 1i so gesteuert, daß sie selektiv übertragen werden. In diesem Fall wird die Bitstruktur von RAM 1i und SAM 2i verschieden (z.B. x 16 für RAM 1i, und x 4 für SAM 2i).
Bezugszeichen in den Ansprüchen dienen dem besseren Verständnis und beschränken nicht den Schutzumfang.

Claims

1. Bildspeicher, umfassend:

ein Speicher-Array (1i) mit wahlfreiem Zugriff und ein Speicher-Array (2i) mit seriellem Zugriff,

wobei das Speicher-Array mit wahlfreiem Zugriff in N Teil-RAM-Bereiche unterteilt ist, jede der Teil-RAM-Bereiche eine Vielzahl von in einer Matrix angeordneten Speicherzellen umfaßt, auf alle Zellen an einer gleichen Zeile gleichzeitig zugegriffen wird, und N = 2n, wobei n größer oder gleich 2 ist, und N eine ganze Zahl von 4 oder größer ist;

wobei das Speicherarray mit seriellem Zugriff in N Teil-SAM-Bereiche unterteilt ist, auf welche zyklisch und seriell asynchron zu dem Speicher-Array mit wahlfreiem Zugriff zugegriffen wird, jede der Teil-SAM-Bereiche einem der Teil-RAM-Bereiche entspricht und vorübergehend Daten speichert, welche den Zellen an einer Zeile einer Matrix der Teil-RAM-Bereiche entsprechen;

eine Datenübertragungsvorrichtung (3) zur übertragung von Daten zwischen dem Speicher-Array mit wahlfreiem Zugriff und dem Speicher-Array mit seriellem Zugriff;

eine Bestimmungsvorrichtung (4) zur Bestimmung eines Teil-RAM-Bereichs und einer Datenzeile, welche von dem Speicher-Array mit wahlfreiem Zugriff an jede der N Teil-SAM-Bereiche des Speicher-Arrays mit seriellem Zugriff übertragen werden soll; und eine Bezeichnungsvorrichtung (5) zur Bezeichnung einer obersten und/oder einer letzten Adresse eines seriellen Zugriffs in jedem der N Teil-SAM-Bereiche;

wobei die Datenübertragungsvorrichtung (3) eine Datenübertragung aus dem Speicher-Array mit wahlfreiem Zugriff an jeden der N Teil-SAM-Bereiche des Speicher-Arrays mit seriellem Zugriff durchführt, und der serielle Zugriff eines nächsten Teil-SAM-Bereichs beginnt, wenn der serielle Zugriff eines gegenwärtigen Teil-SAM-Bereichs eine Adresse erreicht, welche entweder eine Grenzadresse des gegenwärtigen Teil-SAM-Bereichs gegenüber dem nächsten Teil-SAM-Bereich ist, oder eine Adresse, welche von der Bezeichnungseinheit als letzte Adresse des gegenwartigen Teil-SAM-Bereichs des Speicher-Arrays mit seriellem Zugriff bezeichnet wird, welches seriell adressiert wird.

2. Bildspeicher nach Anspruch 1, dadurch gekennzeichnet, daß wenn die oberste Adresse und/oder die letzte Adresse, welche von der Bezeichnungsvorrichtung bezeichnet werden, an dem Teilbereich des Speicher- Arrays mit seriellem Zugriff ist, auf welchen seriell zugegriffen wird, eine serielle Ausgabe aus dem Speicher-Array mit seriellem Zugriff durchgeführt wird, nachdem eine Datenübertragung aus dem Speicher-Array mit wahlfreiem Zugriff an das Speicher-Array mit seriellem Zugriff abgeschlossen worden ist.

3. Bildspeicher nach Anspruch 1, dadurch gekennzeichnet, daß wenn die oberste und/oder letzte Adresse des seriellen Zugriffs, welche durch die Bezeichnungsvorrichtung bezeichnet werden, an einem Teil-SAM-Bereich des Speicher-Arrays mit seriellem Zugriff ist, auf welchen seriell zugegriffen wird, die Datenübertragungsvorrichtung keine Datenübertragung aus dem Speicher-Array mit wahlfreiem Zugriff an den Teil-SAM-Bereich des Speichers mit seriellem Zugriff durchführt.

4. Bildspeicher nach Anspruch 1, dadurch gekennzeichnet, daß wenn die oberste Adresse und/oder die letzte Adresse, welche durch die Bezeichnungsvorrichtung bezeichnet werden, an dem Teilbereich des Speicher- Arrays mit seriellem Zugriff ist, auf welche seriell zugegriffen wird, die Bezeichnungsvorrichtung eine Bezeichnung löscht, und den Teilbereich des Speicher-Arrays mit seriellem Zugriff, auf welchen als nächstes seguenziell zugegriffen werden soll, bezeichnet.