JPH03263683A - 画像メモリおよび画像メモリからデータを読み出す方法 - Google Patents
画像メモリおよび画像メモリからデータを読み出す方法Info
- Publication number
- JPH03263683A JPH03263683A JP2062035A JP6203590A JPH03263683A JP H03263683 A JPH03263683 A JP H03263683A JP 2062035 A JP2062035 A JP 2062035A JP 6203590 A JP6203590 A JP 6203590A JP H03263683 A JPH03263683 A JP H03263683A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- serial access
- address
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 98
- 239000013545 self-assembled monolayer Substances 0.000 description 61
- 238000000034 method Methods 0.000 description 16
- 101150021948 SAM2 gene Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 7
- 101150046378 RAM1 gene Proteins 0.000 description 7
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 7
- 102100030343 Antigen peptide transporter 2 Human genes 0.000 description 5
- 101800000849 Tachykinin-associated peptide 2 Proteins 0.000 description 5
- FYAMXEPQQLNQDM-UHFFFAOYSA-N Tris(1-aziridinyl)phosphine oxide Chemical compound C1CN1P(N1CC1)(=O)N1CC1 FYAMXEPQQLNQDM-UHFFFAOYSA-N 0.000 description 5
- 108010038083 amyloid fibril protein AS-SAM Proteins 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000000682 scanning probe acoustic microscopy Methods 0.000 description 2
- 101100355582 Arabidopsis thaliana ARAC1 gene Proteins 0.000 description 1
- 101001109137 Homo sapiens Receptor-interacting serine/threonine-protein kinase 2 Proteins 0.000 description 1
- 101000733257 Homo sapiens Rho guanine nucleotide exchange factor 28 Proteins 0.000 description 1
- 101710156256 Myosin phosphatase Rho-interacting protein Proteins 0.000 description 1
- 102100022502 Receptor-interacting serine/threonine-protein kinase 2 Human genes 0.000 description 1
- 102100033729 Receptor-interacting serine/threonine-protein kinase 3 Human genes 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
Landscapes
- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Multimedia (AREA)
- Dram (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
め要約のデータは記録されません。
Description
ピュータグラフィックス(CG)等の高速データ処理及
びその表示に適したメモリとして、近年デュアルポート
ビデオRAM (以下、DPRAMともいう)が注目さ
れている。このDPRAMは、ランダムアクセス可能な
メモリアレイ(例えばDRAM)を有しているランダム
アクセスボート(以下、RAMボートともいう)と、こ
のRAMボートとは非同期的に巡回的にシリアルアクセ
スされるシリアルアクセスメモリを有しているシリアル
アクセスポート(以下、SAMポートともいう)とを備
えている。DPRAMにおいては、RAMボートとSA
Mボートとの間でデータを転送するのでこの転送サイク
ル時のみRAMボートとSAMポートの間でタイミング
を同期させる必要がある。この転送サイクルにおけるタ
イミングを第6図を参照して説明する。RAMボートの
メモリアレイ1のある行Rのデータを、シリアルアクセ
スを間断なく行っているSAMポートのシリアルアクセ
スメモリ2に転送する場合(第6図(a)参照)、RA
Sが立下がる前に転送を制御する外部信号DTを立下げ
る(第6図(b)の時刻T1参照)。
カラムアドレスをそれぞれRAS及びCASの立下がり
(第6図(b)の時刻T2及びT3参照)に同期して与
えるが、通常のRAMサイクルとは異なり、ローアドレ
スは転送すべきメモリアレイ1の行を示し、カラムアド
レスは転送完了後の新しいシリアルサイクルを始める位
置となるTAPアドレスを示している。そして、信号R
ASが立下がる時に外部信号DTが“L”レベルであれ
ば転送サイクルに入り、外部信号DTが立上がった次の
シリアルサイクル(第6図(b)の時刻T6参照)から
転送されたデータをTAPアドレスを先頭にして出力す
る。外部信号στの立上げタイミング(時刻T5)は、
シリアルクロツタ信号SCの立上げ時刻T4から次の立
上げ(時刻T6)までの間に行う必要が有り、その時間
間隔t(−T5−T4)およびt2 (−T6T5)に
制限がある。そしてシリアルクロック信号SCのサイク
ルタイムは30〜40 n5ecであるため、時間間隔
t 1.t 2に対する制約は応用する上においてきつ
いものである。そこで、これを緩和するためにスプリッ
ト転送方式が考えられた。
ルアクセスメモリ2は第7図(a)に示すようにSAM
(L)とSAM(U)の2つに分けられている。この
分割されたSAM (L)とSAM(U)はTAPアド
レスの最上位ビット(以下、MSBともいう)の“0゛
と“1″にそれぞれ対応しており、それぞれ独立にデー
タ転送を行うことができる。今、SAM (L)がシリ
アルアクセスを受けているときに転送サイクルが生じて
RAMボートのメモリアレイの行Rの転送を行う場合を
考える。ローアドレスが行Rを表すことは第6図の場合
と同様であるがTAPアドレスのMSBは無視されてシ
リアルアクセスを受けていない側のMSB(今の場合“
1′)にセットされる。
M (U)であり、転送されたデータはシリアルアクセ
スが進みSAM (L)からSAM(U)に移った時に
MSBが新たにセットされたTAPアドレスからアクセ
スされる。第7図の場合、シリアルアクセスのシリアル
アドレスがO〜127までに転送サイクルが生じるとシ
リアルアドレスが128〜255であるSAM (U)
が行Rの対応する部分から転送を受ける、そしてシリア
ルアクセスが127まで進み次のSCサイクルに入ると
TAPアドレスがアクセスされ、更にシリアルアクセス
が継続する。このようにシリアルアクセスが行われてい
る分割されたシリアルアクセスメモリ部と転送が行われ
る分割されたシリアルアクセスメモリ部とが異なり、ま
たTAPアドレスにアクセスする前サイクルのアドレス
が決まっているため、第6図の場合のようなタイミング
の制約が無い。
データを高速処理するデータバッファの構成方法を次に
考えてみる。
が使われる。このためDRAMのベージモードを使用す
ることによって同一行のデータなら、ローアドレスが変
化する場合の1/2〜1/3の時間でデータをアクセス
することが出来る。また、この−行のデータはSAM部
からシリアル出力されるデータに対応し、このシリアル
データが表示画面のビクセルデータとなるわけで、画面
上これらビクセルをどの様に配置するかが高速な画面処
理では重要になる。画面処理上はなるべく正方形領域の
ビクセルが高速に処理出来る方がいかなるパターン処理
に対しても高速になる。即ち、縦、横、斜めのいかなる
方向にも高速な画面処理が出来る。そこでページモート
でアクセス出来る一行のデータを表示画面のスキャン方
向に対してどのように縦方向に割り当てるかが重要にな
る。
のDPRAMで構成するいわゆるタイルとして4×4を
採用した場合を考えてみる。第8図は一行のデータが2
56ビツト、シリアルアクセスメモリ(以下、SAMと
もいう)の深さが256ビツトであるスプリット転送方
式のDPRAMを用いた場合を示している。また、画面
サイズは簡単のためにスキャン方向に1536ビクセル
とする。第8図(a)においてROlRl、R2・・・
・・・はランダムアクセスメモリ(以下、RAMという
)の行を示し、これらのカラム方向の番地がO〜127
であるLと番地が128〜255であるUはスプリット
転送における二分割されたSAMにそれぞれ転送される
カラムを示す。
デバイスM1)M2)M3、M4で構成されるので分割
された部分SAMの3コ (−1536/ (4x128))分のデータに相当す
る。そこで部分SAMのLとUを縦方向のビクセルに割
り当てると、−行のページモードによるアクセスで、よ
り正方形に近い領域を画面処理出来ることになる。すな
わち、RAM部のデータをROL、RIU、R2L、R
OU、RIL。
部からはシリアルにデータが出力されビクセルをスキャ
ンして行くので、画面上のデータ構成は第8図(b)の
斜線で示した領域が行ROのデータから成っている。こ
の領域はベージモードで何処にでもアクセス出来る。し
たがって、画面はベージモードでアクセス出来るように
第8図(b)に示す斜線のタイルで敷き詰められて高速
な画面処理が可能となる。
しく見てみる。第9図に4コのDPRAMのシリアルデ
ータからどのようにビクセルが構成されるかを示す。デ
バイスM1〜M4のSAM部からのデータは並直変換(
第9図(a)参照)をされてシリアル出力され画面のビ
クセルを一点一点構成する。こうすることによって画面
表示のためのシリアル出力の四分の−のスピードでSA
Mのシリアルアクセスをすればよ(、SAMにかかる負
担を軽減できる。このように並直変換を行ったときのビ
クセルデータはスキャン方向に順番にMl、M2.M3
.M4のDPRAMからのデータの繰り返しとなる(第
9図(b)参照)。
データ構成になっている。
考えてみる。第10図はスキャン方向のビクセル数が1
024の場合である。タイルのサイズを上述と同じく4
×4とすると、1024ビクセルは2コ(−1024/
(4X128))の部分SAM部に相当する。このと
き、−行の分割データのLとUが縦方向のビクセル配置
に対応する様にするには、第10図(a)に示すような
順番でスプリット転送を行う必要が有る。すなわち、R
OL、RIUSROUSRIL・・・・・・の順に転送
すれば第10図(b)の斜線領域を自由にページモード
でアクセス出来るようになる。しかし、この時の転送は
SAMに対してLとUが交差することになり従来のDP
RAMではこのような転送を行うことができない。もち
ろんタイルの大きさを変えればこの画面サイズでも交差
転送無しにバッファを構成できるが、表示画面ごとにバ
ッファメモリーシステムの設計を変えなくてはならない
。
から分かるように必ず奇数でないと交差転送が生じるか
ら、必ずしも画面サイズに対して無駄の無いメモリ容量
の最適なタイルサイズを選択できるとは限らない。
示画面のサイズ毎にバッファメモリシステムを変える必
要のない画像メモリを提供することを目的とする。
モリアレイと、このメモリアレイとは非同期に巡回的に
シリアルアクセスされ2 (n〉1)等分に分割された
シリアルアクセスメモリと、前記メモリアレイとシリア
ルアクセスメモリとの間のデータ転送を行うデータ転送
手段と、メモリアレイの一行のデータによって表示画面
のタイルが構成されるように、シリアルアクセスメモリ
の分割部分のシリアルアクセスの順番を決定するととも
に、各分割部分にメモリアレイから転送されるデータの
行を決定する決定手段と、各分割部分のシリアルアクセ
スの先頭番地及び最終番地の少なくとも一方を指定する
指定手段とを備え、転送手段はメモリアレイからシリア
ルアクセスメモリへのデータ転送を決定手段及び指定手
段の出力に基づいて行うことを特徴とする。
なメモリアレイと、このメモリアレイとは非同期に巡回
的にシリアルアクセスされ2n(n>1)等分に分割さ
れたシリアルアクセスメモリと、シリアルアクセスメモ
リの分割部分とメモリアレイの1つの入出力単位をなす
メモリブロックとの間のデータ転送を行なうデータ転送
手段と、メモリブロックの同一行のデータによって表示
画面のタイルが構成されるようにシリアルアクセスメモ
リの分割部分のシリアルアクセスの順番を決定するとと
もに各分割部分にメモリブロックから転送されるデータ
の行を決定する決定手段と、各分割部分のシリアルアク
セスの先頭番地及び最終番地の少なくとも一方を指定す
る指定手段とを備え、転送手段はメモリアレイからシリ
アルアクセスメモリへのデータ転送を決定手段及び指定
手段の出力に基づいて行うことを特徴とする。
モリアレイの一行のデータによって表示画面のタイルが
構成されるように決定手段によってシリアルアクセスメ
モリの分割部分のシリアルアクセスの順番及び各分割部
分にメモリアレイから転送されるデータの行が決定され
る。又、各分割部分のシリアルアクセスの先頭番地及び
最終番地の少なくとも一方が指定手段によって指定され
る。そしてメモリアレイからシリアルアクセスメモリへ
のデータ転送が決定手段及び指定手段の出力に基づいて
データ転送手段によって行われ、これによりバッファメ
モリシステムを変えることなく各種サイズの表示画面に
対応することができる。
ば、メモリブロックの同一行のデータによって表示画面
のタイルが構成されるように決定手段によってシリアル
アクセスメモリの分割部分のシリアルアクセスの順番及
び各分割部分にメモリブロックから転送されるデータの
行が決定される。更に各分割部分のシリアルアクセスの
先頭番地及び最終番地の少なくとも一方が指定手段によ
って指定される。そしてメモリアレイからシリアルアク
セスメモリへのデータ転送が決定手段及び指定手段の出
力に基づいてデータ転送手段にょって行われ、これによ
りバッファメモリンステムを変えることなく各種サイズ
の表示画面に対応することができる。
の実施例の画像メモリは、ランダムアクセス可能な16
個のデバイスのメモリアレイ(以下、RAMともいう)
1. (f−1,・・・16)と、16個のデバイス
のシリアルアクセスメモリ(以下、SAMともいう)
2y、 (1−1,・・・16)と、データ転送手段
3と、決定手段4と、指定手段5とを備えており(第1
図(a)参照)、スキャン方向に1024個のビクセル
を有する表示画面10の表示データを記憶する。各SA
M2.はRAMI、とは非同期に巡回的にシリアルアク
セスされ、この実施例では4分割されている。決定手段
4は、16個のRAMl0.・・・116の1行のデー
タによって表示画面10のタイルが構成されるように各
SAM2.の分割部分のシリアルアクセスの順番を決定
するとともに各分割部分にRAM1.から転送されるデ
ータの行を決定する。
ルアクセスの先頭番地又は最終番地を指定する。データ
転送手段3は、各RAM1.と各SAM21との間のデ
ータ転送を行うが、各RAM11からSAM2.へのデ
ータ転送については決定手段4及び指定手段5の出力に
基づいて行う。
の、SAM2.の4分割された分割部分に対応する一行
のカラム部分をPO,Pi、P2゜P3とし、これらの
カラム部分PO,PI、P2゜P3は各々64ビツトか
ら構成されているものとする。すると表示画面10のス
キャン方向のビクセルは4個(−1024/ (4x6
4))の分割されたSAMに相当することになる。そこ
で決定手段4によって各RAMI、からSAM21への
データ転送の順序をROPO,RIPI、R2P2)R
3P3.ROPI、RIP2.R2P3゜R3PO,R
OP2.RIP3.R2PO,R3Pi、ROP3.R
IPO,R2P1.R3P2と決定する。ここでRO,
R1,R2,R3はRAMI、の行を示し、例えばRO
POはRAMI、の行ROのカラム部分POを示す。な
お指定手段5によってSAM2.の各分割部分のシリア
ルアクセスの先頭番地又最終番地が指定されるがこの実
施例の場合は後述するように画面がきっちりタイルで埋
め尽くせるため、指定手段5の出力が無視される。決定
手段4によって上述のように各RAMI、からSAM2
.へのデータ転送の順序が決定されると、この決定され
た順序に基づいてデータ転送手段3によってデータが転
送される。そして各SAM2.から表示画面10へのデ
ータ転送は次のようにして行われる。まず、RAM1+
(1=1 l ・・・4)からSAM2. (i
−1,・・・4)に転送された4個のROPOのデータ
を第9図に示すように並直変換して表示画面10に転送
する。その後、RA M 11(1−1。
送された4個のRIPIのデータを並直変換して表示画
面10に送る。このように、決定手段4によって決定さ
れたデータ転送の順序に従って、RAM1. (i−
1,・・・4)からSAM2. (i]
l
−1,・・・4)に転送された4個のRJPK (J。
ことを繰り返す。そしてこの転送完了後、同様にして決
定手段4によって決定されたデータ転送の順序に従って
RAM1.(i−5,・・・8)からS A M 2
x (1−5、・8)に転送されたデータを表示画面
10に転送し、これをRAM1.(i−13〜16)か
らSAM2. (i−13〜16)に転送されたデー
タを表示画面に転送するまで繰り返す。すると16個の
RAM1.(i−1,・16)の−行のデータによって
タイル(第1図(b)に示す斜線部)が構成されること
になる。
できることになる。上記実施例では、表示画面10のサ
イズがスキャン方向で1024個のビクセルからなる場
合を示したが、この画面サイズがいくらであっても64
ビツトに分割されたSAM2.の幾つかでスキャン方向
のビクセルを構成でき、しかも転送が各部分で独立に行
うことができるので交差した転送を行う必要が無いこと
になる。
、各分割部分での転送の指定手段5によって指定された
TAPアドレスの制御をきらんと行なう必要がある。次
にこれを説明する。
一例を示す。まず、第2図はシリアルアクセスが新しい
分割SAMに進んだときその部分での先頭シリアルアド
レスをTAPアドレスが指定する方式の場合である。行
R○からデータが転送されているシリアルアドレス0〜
63のSAM(PO)のアクセス中に、SAM(P2)
にあるTAPOを指定する行R2からの転送が入ると、
SAM (P2)のみで転送が行われ、シリアルアドレ
ス63の次はTAPOにシリアルアクセスが飛ぶ。次に
、シリアルアドレスTAPO〜191のSAM (P2
)のアクセス中に、SAM (Pl)にあるTAP2を
指定する行ROからの転送が人ると、SAM(PI)の
みで転送が行われ、シリアルアドレス191の次はTA
P2にシリアルアクセスが飛ぶ。次に、シリアルアドレ
スTAP2〜127のSAM(Pl)のアクセス中に、
SAM (P3)にあるTAPIを指定する行R1から
の転送が入ると、SAM(P3)のみで転送が行われ、
シリアルアドレスが127の次はTAPIにシリアルア
クセスが飛ぶ。そしてSAM (P3)のアクセス中に
転送が無ければシリアルアドレス255の次はアドレス
Oへとアクセスが循環していく。
ときその部分での最終シリアルアドレスをTAPアドレ
スが指定する場合を示したものである。行ROからのデ
ータが転送されたシリアルアドレス0〜63のSAM(
PO)のアクセス中に、SAM(P2)にあるTAPO
を指定する行R2からの転送が入ると、SAM (P2
)のみで転送が行われ、アドレスが63の次はアドレス
128にシリアルアクセスが飛ぶ。次に、シリアルアド
レス128〜TAPOのSAM (P2)のアクセス中
に、SAM(PI)にあるTAP2を指定する行R3か
らの転送が入ると、SAM (Pl)のみで転送が行わ
れ、シリアルアドレスがTAPOの次はアドレス64に
シリアルアクセスが飛ぶ。次に、シリアルアドレス64
〜TAP2のSAM(PI)のアクセス中に、SAM
(P3)にあるTAPIを指定する行R1からの転送が
入ると、SAM(P3)のみで転送が行われ、シリアル
アドレスTAP2の次はアドレス192にシリアルアク
セスが飛ぶ。TAPIの次はアドレス0へとアクセスが
循環していく。
に示したが、各転送の指定のときにどちらのTAP方式
を採るか選択出来るようにしておけば無論両者を混合し
て行うことが出来る。以上のようなTAPアドレスコン
トロールが出来れば、便意の画面サイズの表示画面に対
応できる。第4図に示したようにタイルでスキャン方向
がぴったり埋め尽くせない場合、一番端のタイルにおい
ては、CASEI (第4図(a)参照)のように先頭
TAPアドレスを適当に選んでやるか、CASE2 (
第4図(b)参照)のように最終TAPアドレスを適当
に選んでやればビクセル数とシリアルアクセス数をぴっ
たり一致させることが出来る。または、第5図に示すよ
うにタイルのサイズ自体を変えてタイルでスキャン方向
がぴったり埋め尽くせるようにすることも出来る。この
場合、CASEI (第5図(a)参照)のように先頭
TAPアドレスを適当に選んでやるか、CASE2 (
第5図(c)参照)のように最終TAPアドレスを適当
に選んでやれば、タイルの変更されたビクセル数にぴっ
たりのシリアルアクセス数の分割SAMを構成出来る。
でも奇数でもよく何の制約も無いので、画面サイズに最
適のメモリー容量の構成を採ることが出来る。
アルアクセスを実行している分割SAM内にある場合の
対処方法について考えておく。この場合にはシリアルア
クセスが行われている部分SAMと転送が行われる部分
SAMが一致してしまうため、以下のような3つの方法
が考えられる。
してRAMとSAMのデータ転送を行なう。
M部分を指定するビットの内容が無視されて、シリアル
アクセスを実行している次の分割SAMのビットの値が
セットされる。
シリアルアクセスを続けた場合に順次にアクセスされる
分割SAMのことである。
たが、分割数は2のn乗(n>1)であればよいことは
勿論である。
されて部分SAMのデータとして転送される場合を主に
示したが、各部分SAMにそれぞれが一つの入出力単位
となるR A Mを対応させても良い。この場合、行は
各部分RAMで同一のアドレスの行が選択されるか、も
ちろん転送は選択的に制御できるようにする。この場合
はRAMのビット構成とSAMのビット構成か異なるこ
とになる。(例えば、RAMが×16に対してSAMは
×4など) 〔発明の効果〕 以上説明したように本発明によれば、バッファメモリシ
ステムを変えることなく各種サイズの表示画面に対応す
ることができる。
ック図、第2図及び第3図は転送データとTAPアドレ
スの関係を説明する説明図、第4図は表示画面サイズが
タイルによってピッタリ埋め尽くせない場合の本発明の
画像メモリのタイルの処理方法を説明する説明図、第5
図は表示画面サイズにタイルサイズを合わせる、本発明
の画像メモリを用いた処理方法を説明する説明図、第6
図は従来のデータ転送方式を説明する説明図、第7図は
従来のスプリット転送方式を説明する説明図、第8図は
従来のスプリット転送方式で出来るだけ正方形ピクセル
領域をベージモードサイクルでアクセスできるようにし
た転送方法を説明する説明図、第9図は4つのデバイス
のSAMポートとスキャン方向のビクセルの文・J応を
説明する説明図、第10図は従来のスプリット転送方式
で出来るだけ正方形ビクセル領域をベージモードサイク
ルでアクセスできるようにした転送方法を用いた場合の
従来の画像メモリの問題点を説明する説明図である。 II (t−1,・・・16)・・・メモリアレイ、2
゜(i−1,・・・16)・・・シリアルアクセスメモ
リ、3・・・データ転送手段、4・・・決定手段、5・
・・指定手段、10・・・表示画面。 第2図
Claims (1)
- 【特許請求の範囲】 1)ランダムアクセス可能なメモリアレイと、このメモ
リアレイとは非同期に巡回的にシリアルアクセスされ2
^n(n>1)等分に分割されたシリアルアクセスメモ
リと、前記メモリアレイとシリアルアクセスメモリとの
間のデータ転送を行うデータ転送手段と、前記メモリア
レイの一行のデータによって表示画面のタイルが構成さ
れるように、前記シリアルアクセスメモリの分割部分の
シリアルアクセスの順番を決定するとともに、各分割部
分に前記メモリアレイから転送されるデータの行を決定
する決定手段と、各分割部分のシリアルアクセスの先頭
番地及び最終番地の少なくとも一方を指定する指定手段
とを備え、前記転送手段は前記メモリアレイからシリア
ルアクセスメモリへのデータ転送を前記決定手段及び指
定手段の出力に基づいて行うことを特徴とする画像メモ
リ。 2)ランダムアクセス可能なメモリアレイと、このメモ
リアレイとは非同期に巡回的にシリアルアクセスされ2
^n(n>1)等分に分割されたシリアルアクセスメモ
リと、前記シリアルアクセスメモリの分割部分と前記メ
モリアレイの1つの入出力単位をなすメモリブロックと
の間のデータ転送を行なうデータ転送手段と、前記メモ
リブロックの同一行のデータによって表示画面のタイル
が構成されるように前記シリアルアクセスメモリの分割
部分のシリアルアクセスの順番を決定するとともに各分
割部分に前記メモリブロックから転送されるデータの行
を決定する決定手段と、各分割部分のシリアルアクセス
の先頭番地及び最終番地の少なくとも一方を指定する指
定手段とを備え、前記データ転送手段は前記メモリアレ
イからシリアルアクセスメモリへのデータ転送を前記決
定手段及び指定手段の出力に基づいて行うことを特徴と
する画像メモリ。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2062035A JPH0821233B2 (ja) | 1990-03-13 | 1990-03-13 | 画像メモリおよび画像メモリからデータを読み出す方法 |
KR1019910003713A KR950000497B1 (ko) | 1990-03-13 | 1991-03-08 | 화상메모리 |
EP91103835A EP0447937B1 (en) | 1990-03-13 | 1991-03-13 | Image memory |
DE69126055T DE69126055T2 (de) | 1990-03-13 | 1991-03-13 | Bildspeicher |
US08/264,233 US5581733A (en) | 1990-03-13 | 1994-06-22 | Data transfer control of a video memory having a multi-divisional random access memory and a multi-divisional serial access memory |
US08/757,570 US5893167A (en) | 1990-03-13 | 1996-11-27 | Data transfer control of a video memory having a multi-divisional random access memory and a multi-divisional serial access |
US09/280,565 US6134637A (en) | 1990-03-13 | 1999-03-30 | Data transfer control of a video memory having a multi-divisional random access memory and a multi-divisional serial access memory |
US09/655,939 US6389521B1 (en) | 1990-03-13 | 2000-09-06 | Data transfer control of a video memory having a multi-divisional random access memory and a multi-divisional serial access memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2062035A JPH0821233B2 (ja) | 1990-03-13 | 1990-03-13 | 画像メモリおよび画像メモリからデータを読み出す方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03263683A true JPH03263683A (ja) | 1991-11-25 |
JPH0821233B2 JPH0821233B2 (ja) | 1996-03-04 |
Family
ID=13188509
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2062035A Expired - Lifetime JPH0821233B2 (ja) | 1990-03-13 | 1990-03-13 | 画像メモリおよび画像メモリからデータを読み出す方法 |
Country Status (5)
Country | Link |
---|---|
US (4) | US5581733A (ja) |
EP (1) | EP0447937B1 (ja) |
JP (1) | JPH0821233B2 (ja) |
KR (1) | KR950000497B1 (ja) |
DE (1) | DE69126055T2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5623624A (en) * | 1993-02-01 | 1997-04-22 | Micron Technology, Inc. | Memory control architecture for high speed transfer options |
GB2277012B (en) * | 1993-04-08 | 1997-06-18 | Sony Uk Ltd | Image data storage |
JP3435205B2 (ja) * | 1994-03-16 | 2003-08-11 | 株式会社東芝 | 半導体記憶装置 |
DE69629331T2 (de) * | 1995-06-02 | 2004-02-12 | Sun Microsystems, Inc., Mountain View | System und Verfahren zur Bereitstellung einer flexiblen Speicherhierarchie |
US6950095B2 (en) * | 2000-06-19 | 2005-09-27 | Lg Electronics Inc. | Apparatus and method for inputting and displaying data for refrigerator |
US6670960B1 (en) | 2000-09-06 | 2003-12-30 | Koninklijke Philips Electronics N.V. | Data transfer between RGB and YCRCB color spaces for DCT interface |
US6940523B1 (en) | 2000-11-15 | 2005-09-06 | Koninklijke Philips Electronics N.V. | On the fly data transfer between RGB and YCrCb color spaces for DCT interface |
US6681309B2 (en) * | 2002-01-25 | 2004-01-20 | Hewlett-Packard Development Company, L.P. | Method and apparatus for measuring and optimizing spatial segmentation of electronic storage workloads |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6359641A (ja) * | 1986-08-29 | 1988-03-15 | Fujitsu Ltd | 画像メモリ |
JPS63123142A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | 半導体記憶装置 |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4747081A (en) * | 1983-12-30 | 1988-05-24 | Texas Instruments Incorporated | Video display system using memory with parallel and serial access employing serial shift registers selected by column address |
JPS61251967A (ja) * | 1985-04-30 | 1986-11-08 | Fanuc Ltd | 画像処理装置 |
JPS61267148A (ja) * | 1985-05-22 | 1986-11-26 | Hitachi Ltd | 記憶回路 |
US4811305A (en) * | 1986-03-10 | 1989-03-07 | Nec Corporation | Semiconductor memory having high-speed serial access scheme |
US5170157A (en) * | 1986-05-20 | 1992-12-08 | Takatoshi Ishii | Memory device for an image display apparatus having a serial port and independently operable data registers |
JPS634493A (ja) * | 1986-06-24 | 1988-01-09 | Mitsubishi Electric Corp | デユアルポ−トメモリ |
US4800530A (en) * | 1986-08-19 | 1989-01-24 | Kabushiki Kasiha Toshiba | Semiconductor memory system with dynamic random access memory cells |
US5222047A (en) * | 1987-05-15 | 1993-06-22 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for driving word line in block access memory |
US5195056A (en) * | 1987-05-21 | 1993-03-16 | Texas Instruments, Incorporated | Read/write memory having an on-chip input data register, having pointer circuits between a serial data register and input/output buffer circuits |
US5283866A (en) * | 1987-07-09 | 1994-02-01 | Ezel, Inc. | Image processing system |
JPS6473430A (en) * | 1987-09-14 | 1989-03-17 | Hudson Soft Co Ltd | Memory access control device |
US5179687A (en) * | 1987-09-26 | 1993-01-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device containing a cache and an operation method thereof |
JPH0748301B2 (ja) * | 1987-12-04 | 1995-05-24 | 富士通株式会社 | 半導体記憶装置 |
DE3850483T2 (de) * | 1987-12-21 | 1994-10-20 | Toshiba Kawasaki Kk | Halbleiterspeicher, der fähig zur Verbesserung der Datenwiedereinschreibgeschwindigkeit ist. |
US5157776A (en) * | 1987-12-30 | 1992-10-20 | Zenith Data Systems Corporation | High speed memory for microcomputer systems |
US5329489A (en) * | 1988-03-31 | 1994-07-12 | Texas Instruments Incorporated | DRAM having exclusively enabled column buffer blocks |
US5481496A (en) * | 1988-06-27 | 1996-01-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of data transfer therefor |
JPH0283899A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
JP3028963B2 (ja) * | 1988-09-21 | 2000-04-04 | 株式会社東芝 | ビデオメモリ装置 |
US5142637A (en) * | 1988-11-29 | 1992-08-25 | Solbourne Computer, Inc. | Dynamic video RAM incorporating single clock random port control |
JP2993671B2 (ja) * | 1989-01-07 | 1999-12-20 | 三菱電機株式会社 | 半導体記憶装置 |
US5257237A (en) * | 1989-05-16 | 1993-10-26 | International Business Machines Corporation | SAM data selection on dual-ported DRAM devices |
US5001672A (en) * | 1989-05-16 | 1991-03-19 | International Business Machines Corporation | Video ram with external select of active serial access register |
US5065368A (en) * | 1989-05-16 | 1991-11-12 | International Business Machines Corporation | Video ram double buffer select control |
US5157775A (en) * | 1989-12-15 | 1992-10-20 | Eastman Kodak Company | Dual port, dual speed image memory access arrangement |
US5179372A (en) * | 1990-06-19 | 1993-01-12 | International Business Machines Corporation | Video Random Access Memory serial port access |
-
1990
- 1990-03-13 JP JP2062035A patent/JPH0821233B2/ja not_active Expired - Lifetime
-
1991
- 1991-03-08 KR KR1019910003713A patent/KR950000497B1/ko not_active IP Right Cessation
- 1991-03-13 DE DE69126055T patent/DE69126055T2/de not_active Expired - Fee Related
- 1991-03-13 EP EP91103835A patent/EP0447937B1/en not_active Expired - Lifetime
-
1994
- 1994-06-22 US US08/264,233 patent/US5581733A/en not_active Expired - Lifetime
-
1996
- 1996-11-27 US US08/757,570 patent/US5893167A/en not_active Expired - Fee Related
-
1999
- 1999-03-30 US US09/280,565 patent/US6134637A/en not_active Expired - Fee Related
-
2000
- 2000-09-06 US US09/655,939 patent/US6389521B1/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6359641A (ja) * | 1986-08-29 | 1988-03-15 | Fujitsu Ltd | 画像メモリ |
JPS63123142A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
US5581733A (en) | 1996-12-03 |
EP0447937B1 (en) | 1997-05-14 |
DE69126055T2 (de) | 1997-09-25 |
US6389521B1 (en) | 2002-05-14 |
JPH0821233B2 (ja) | 1996-03-04 |
EP0447937A2 (en) | 1991-09-25 |
EP0447937A3 (en) | 1993-01-27 |
DE69126055D1 (de) | 1997-06-19 |
US6134637A (en) | 2000-10-17 |
US5893167A (en) | 1999-04-06 |
KR950000497B1 (ko) | 1995-01-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5319603A (en) | Multiport semiconductor memory device having RAM blocks and SAM blocks | |
JPH0636311B2 (ja) | 2重ポートvramメモリ | |
US5815169A (en) | Frame memory device for graphics allowing simultaneous selection of adjacent horizontal and vertical addresses | |
US20020018394A1 (en) | Semiconductor memory device | |
JP3489228B2 (ja) | 画像記憶装置 | |
JPH03263683A (ja) | 画像メモリおよび画像メモリからデータを読み出す方法 | |
US7061496B2 (en) | Image data processing system and image data reading and writing method | |
US5406311A (en) | Storing a digitized stream of interlaced video image data in a memory in noninterlaced form | |
KR940009283B1 (ko) | 화상메모리 | |
JP2827361B2 (ja) | 半導体メモリ装置 | |
JP2001243771A (ja) | メモリ・チップ及びデータ記憶方法 | |
US5519413A (en) | Method and apparatus for concurrently scanning and filling a memory | |
US6674442B1 (en) | Image memory system | |
JP2853636B2 (ja) | デュアルポート型画像用半導体記憶装置 | |
JPS636681A (ja) | 画像メモリ制御装置 | |
JP2000232623A (ja) | 映像メモリ回路 | |
JPH10162131A (ja) | 画像処理装置 | |
JPH1027130A (ja) | 画像処理装置およびその処理方法 | |
US5812829A (en) | Image display control system and memory control capable of freely forming display images in various desired display modes | |
JPH04328386A (ja) | グラフィックメモリのクリア方法 | |
JPH0844617A (ja) | 画像処理装置 | |
JPS62127975A (ja) | 画像メモリ制御装置 | |
JPH08329233A (ja) | メモリー制御回路 | |
JPH05341753A (ja) | ビデオメモリ | |
JPH0834539B2 (ja) | メモリアクセス装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080304 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110304 Year of fee payment: 15 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110304 Year of fee payment: 15 |