DE69123642T2 - MESFET und Verfahren zur Herstellung - Google Patents

MESFET und Verfahren zur Herstellung

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Description

  • Die vorliegende Erfindung betrifft eine Haibleitervorrichtung und ein Verfahren zur Herstellung der Halbleitervorrichtung.
  • Bei einem herkömmlichen Anreicherungs-FET wird durch Ionenimplantation auf der Oberfläche eines halbisolierenden Verbindungshalbleiter-Substrates eine aktive Schicht ausgebildet. An einander gegenüberliegenden Enden der aktiven Schicht werden in dem Substrat durch Ionenimplantation Source- und Drainbereiche gebildet. Eine Gateelektrode ist auf der aktiven Schicht angeordnet und bildet mit der aktiven Schicht eine Schottky-Barriere. Für Leistung hoher Qualität sind die Dotierungskonzentrationen der Source- und Drainbereiche so hoch als möglich und die aktive Schicht hat eine niedrigere Dotierungskonzentration. Wenn die Source- und Drainregionen durch Ionenimplantation in GaAs ausgebildet werden, liegt der Grenzwert bei der Dotierungskonzentration bei ungefähr 2 x 10¹&sup8; cm&supmin;³. Wenn Kristallfehler in dem Substrat auf natürlichem Wege auftreten oder als Ergebnis des Ionenimplantations-Prozesses auftreten, kann ein Leckstrom zwischen den Source- und Drainregionen fließen, der von dem Gatesignal unbeeinflußt ist.
  • Insbesondere betrifft diese Erfindung einen FET, wie er in der JP-A-1-303762 offenbart ist und aufweist:
  • ein halbisolierendes erstes Verbindungshalbleiter- Substrat mit einer Oberfläche;
  • eine aktive Schicht des Verbindungshalbleiters, die an der Oberfläche des Substrates angeordnet ist und eine erste Dotierungskonzentration hat;
  • eine Gateelektrode, die auf der aktiven Schicht angeordnet ist;
  • eine epitaxiale erste Verbindungshalbleiter-Sourceregion, die auf einem Teil der aktiven Schicht beabstandet von der Gateelektrode angeordnet ist, wobei die Sourceregion eine zweite Dotierungskonzentration hat, die höher als die erste Dotierungskonzentration ist;
  • eine Sourceelektrode, die auf der Sourceregion ausgebildet ist;
  • eine Drainregion, die in dem Substrat an einer gegenüberliegenden Seite der Gateelektrode von der Sourceregion angeordnet ist; und
  • eine Drainelektrode, die in der ersten Drainregion ausgebildet ist.
  • Durch Verwendung einer derartigen Anordnung kann die Dotierungskonzentration der Sourceregion erhöht werden, um den Sourcewiderstand zu verringern, wodurch der Leckstrom verringert werden kann.
  • Der FET der JP-A-1-303762 ist vom Anreicherungstyp. Die vorliegende Erfindung befaßt sich zunächst mit Bereitstellen dieser Vorteile in einem FET des Verarmungstyps und befaßt sich zweitens damit, einen FET in die Lage zu versetzen, verbesserte Hochfrequenzcharakteristiken zu haben.
  • Der FET gemäß der vorliegenden Erfindung ist dadurch gekennzeichnet, daß:
  • die Drainregion eine Dotierungskonzentration hat, die zwischen den Dotierungskonzentrationen der Sourceregion und der aktiven Schicht liegt;
  • ein elektrisch isolierender Seitenwandfilm auf der aktiven Schicht zwischen und in Kontakt mit Sourceregion und Gateelektrode angeordnet ist; und
  • eine erste Dotierungsregion in dem Substrat zwischen und in Kontakt mit der aktiven Schicht und der Drainregion angeordnet ist und eine Dotierungskonzentration zwischen den Dotierungskonzentrationen der aktiven Schicht und der Drainregion hat.
  • Somit wird ein FET des Verarmungstyps geschaffen und der elektrisch isolierende Seitenwandfilm zwischen Sourceregion und Gateelektrode ermöglicht einen geringen Abstand zwischen Sourceregion und Gateelektrode.
  • Weitere Eigenschaften der vorliegenden Erfindung, einschließlich eines Verfahrens zur Herstellung eines derartigen FETs sind in den Ansprüchen angegeben.
  • Spezielle Ausführungsformen der vorliegenden Erfindung werden nun exemplarisch unter Bezug auf die beigefügte Zeichnung beschrieben, in der:
  • Fig. 1 eine schematische Querschnittsdarstellung eines FET ist, der beschrieben wird, um den Hintergrund der Erfindung darzustellen;
  • Fig. 2(a) bis 2(f) Querschnittsdarstellungen zur Darstellung eines Verfahrens zur Herstellung des FET von Fig. 1 sind;
  • Fig. 3 eine schematische Querschnittsdarstellung eines anderen FET ist, der beschrieben wird, um den Hintergrund der Erfindung darzustellen;
  • Fig. 4(a) bis 4(i) Querschnittsdarstellungen sind, um ein Verfahren zur Herstellung des FET von Fig. 3 zu erläutern;
  • Fig. 5(a) und 5(b) schematische Querschnittsdarstellungen einer Halbleitervorrichtungstruktur für einen Inverterschaltkreis gemäß einer Ausführungsform der Erfindung und eine schematische Darstellung eines Inverterschaltkreises unter Verwendung der Struktur von Fig. 5(a) sind;
  • Fig. 6(a) bis 6(d) schematische Querschnittsdarstellungen sind, um ein Verfahren zur Herstellung der Struktur von Fig. (a) darzustellen; und
  • Fig. 7(a) und 7(b) schematische Querschnittsdarstellungen von zweifach-Gate-FET-Strukturen gemäß Ausführungsformen der Erfindung sind.
  • In der in Fig. 1 dargestellten Struktur hat ein halbisolierendes GaAs-Substrat 1 eine Oberfläche, auf der eine aktive GaAs-Schicht des n-Typs mit relativ geringer Dotierungskonzentration bevorzugt durch epitaxiales Aufwachsen ausgebildet ist. Aus Gründen der Anschaulichkeit ist die relative Dotierungskonzentration der Schicht 2 mit n bezeichnet. Eine Gateelektrode 5, welche ein hochschmelzendes Metallsilizid wie WSix sein kann, ist auf der aktiven Schicht 2 ausgebildet. Eine relativ hoch dotierte, d.h., n&spplus;&spplus;-GaAs-Sourceregion 4 des n-Typs ist auf einer hochdotierten Verbindungshalbleiter-Ätzstoppschicht 3 des n-Typs ausgebildet, die wiederum auf der aktiven Schicht 2 ausgebildet ist. Die Ätzstoppschicht 3 kann Aluminium-Gallium- Arsenid (AlGaAs) oder Indium-Gallium-Arsenid (InGaAs) sein, wenn, wie es bevorzugt ist, die Sourceregion 4 des n-Typs aus GaAs ist. An dem gegenüberliegenden Ende der aktiven Schicht 2 auf der gegenüberliegenden Seite der Gateelektrode 5 der Sourceregion 4 ist in dem Substrat 1 benachbart zu und in Kontakt mit der aktiven Schicht 2 eine GaAs- Drainregion 6 des n-Typs mit mittlerer Dotierungskonzentration, das heißt n&spplus; ausgebildet. Die metallische Drainelektrode 7 ist auf der Drainregion 6 ausgebildet und die metallische Sourceelektrode 8 ist auf der Sourceregion 4 ausgebildet. In einer typischen Struktur liegt die Dotierungskonzentration der Sourceregion 4 bei etwa 1 x 10¹&sup9; cm&supmin;³, die der Drainregion 6 bei etwa 2 x 10¹&sup8; cm&supmin;³ und die der aktiven Schicht 2 bei etwa 2 x 10¹&sup7; cm&supmin;³.
  • Ein Verfahren zur Herstellung der FET-Struktur von Fig. 1 ist in den schematischen Querschnittsdarstellungen der Figuren 2(a) bis 2(f) dargestellt. Zunächst werden gemäß Fig. 2(a) die aktive GaAs-Schicht 2, die Ätzstoppschicht 3 aus AlGaAs oder InGaAs und die am stärksten dotierte Schicht, nämlich die GaAs-Schicht 4' aufeinanderfolgend epitaxial auf dem halbisolierenden G's-Substrat 1 aufgewachsen. Typischerweise ist die aktive Schicht 2 ungefähr 0,1 µm dick, die Ätzstoppschicht 3 ist ungefähr 0,05 µm dick und die hochdotierte Schicht 4' ist ungefähr 0,2 lum dick. Eine Photoresistschicht 11' (nicht dargestellt) ist auf der Schicht 4' abgeschieden und wird durch herkzemmliche photolitographische Techniken in ein Resistmuster 11a auf einem Abschnitt der hochdotierten Schicht 4' ausgebildet.
  • Wie in Fig. 2(b) gezeigt wird die Maske 11a für einen RIE-Vorgang auf der hochdotierten Schicht 4' und der Ätzstoffschicht 3 verwendet. Wenn die Ätzstoffschicht 3 AlGaAs ist, kann das RIE typischerweise unter Verwendung von Chlor als Ätzmittel mit einem Gasdruck von 0,25 Torr mit einer Gasflußrate von 10 Standardkubikzentimetern pro Minute (sccm) verwendet werden. Wenn während des Ätzvorgangs die Ätzstoppschicht 3 freigelegt wird, treten Aluminiumteile in das RIE-Plasma ein und werden auf spektroskopischem Weg aufgrund der charakteristischen Lichtwellenlängen-Emission der Aluminiumteile erkannt. Bei Erkennung von Aluminium in dem Plasma wird das Ätzen beendet. Da die Ätzstoppschicht 3 so dünn ist, wird praktisch die gesamte Ätzstoppschicht unterhalb der Maske 11a zum Ende des RIE-Vorganges entfernt. Danach wird die Maske 11a entfernt, um die Struktur von Fig. 2(b) zu erhalten.
  • Die Gateelektrode 5 wird durch Abscheiden des Gatematerials ausgebildet, welches ein hochschmelzendes Metallsilizid, ein hochschmelzendes Metall oder beispielsweise Wolframnitrid sein kann, was auf der Oberfläche der aktiven Schicht 2 und auf der Sourceregion 4 durch Sputtern oder einen anderen Prozeß erfolgt. Überschüssiges Gatematerial wird durch Maskieren und Ätzen entfernt, so daß die Gateelektrode 5, die eine Gatelänge im Sub-Mikronbereich haben kann, ausgebildet ist. Aufgrund der Verwendung des photolitographischen Prozesses sollte der Abstand zwischen der Sourceregion 4 und der Gateelektrode 0,5 bis 1 µm abhängig von den Fluchtungspräzisionen bei den verwendeten photolitographischen Vorrichtungen sein.
  • Eine Drainregion 6 wird durch Ionenimplantation ausgebildet. Um die aktive Schicht 2 und die anderen Elemente der FET-Struktur außerhalb der Drainregion während der Ionenimplantation zu schützen, wird ein Photoresistfilm 11'' (nicht dargestellt) auf der gesamten Struktur abgeschieden. Eine Öffnung wird in dem Film 11'' geöffnet, um einen Bereich auf der aktiven Schicht 2 freizulegen, der annähernd 0,5 bis 1 µm von der Gateelektrode 5 beabstandet ist, wo die Drainregion in dem Substrat 1 auszubilden ist. Dieses Mustern läßt die Photoresistmaske 11b an Ort und Stelle. Ionen, welche eine n-Typ-Dotierung erzeugen, beispielsweise Siliziumionen, wenn das Substrat 1 GaAs ist, werden dann in die aktive Schicht 2 und das Substrat 1 unter Verwendung des Resistmusters 11b als Maske implantiert, um eine Dotierungskonzentration von ungefähr 2 x 10¹&sup8; cm&supmin;³ zu erzeugen. Nach Entfernen der Maske 11b wird die Oberfläche der Struktur mit Flußsäure (HF) leicht angeätzt, um sämtliche Schäden zu beseitigen, welche während des Ionenimplantations- Schrittes erzeugt worden sind.
  • Obgleich diese Beschreibung eines Verfahrens zur Herstellung der Struktur von Fig. 1 auf eine einzelne FET- Struktur gerichtet ist, werden in der Praxis viele derartiger FETs für gewöhnlich gleichzeitig auf einem einzigen Halbleiterwafer hergestellt. Um die FETs elektrisch auf dem Wafer voneinander zu isolieren, wird noch ein weiterer Photoresistfilm 11'''(nicht dargestellt) auf der Oberfläche abgeschieden und gemustert, um eine Maske 11c zu bilden, wie in Fig. 2(e) gezeigt. In dieser Figur erstreckt sich die Maske llc exakt bis zu den äußeren Oberflächen der Sourceregion 4 und der Drainregion 6; eine absolut präzise Fluchtung der Maske mit diesen Oberflächen ist jedoch nicht notwendig. Nichtsdestoweniger fluchten nach dem Ätzen, um die Teile der aktiven Schicht 2 zu entfernen, die außerhalb der Maske 11c liegen, die Seitenoberflächen der Maske und der Sourceregion 4 und der Drainregion 6 vollständig mit der Maske 11c.
  • Nach Entfernen der Maske 11c wird die Struktur annähernd dreißig Minuten lang bei 800º passend zu dem Ionenimplantationsschritt, in welchem die Drainregion gebildet wurde, getempert. Schließlich wird die Vorrichtungsstruktur durch Ausbilden der Drain- und Sourceelektroden 7 und 8 auf den jeweiligen Drain- und Sourceregionen vervollständigt, wie in Fig. 2(f) gezeigt.
  • Der so gebildete FET hat gegenüber Strukturen nach dem Stand der Technik erhebliche Vorteile. Da die Sourceregion 4 und die Drainregion 6 unabhängig ausgebildet werden, können sie unterschiedliche Dotierungskonzentration haben. Da die Sourceregion durch epitaxiales Wachstum gebildet wird, kann sie eine relativ hohe Dotierungskonzentration haben, das heißt, höher als diejenige, die durch Ionenimplantation möglich ist, so daß hierdurch ein wünschenswert niedriger Widerstand vorliegt. Die aktive Region mit relativ mieringer Dotierungskonzentration stellt sich zwischen jeden Strompfad durch das Substrat 1 zwischen den Source- und Drainregionen, so daß der Fluß von Leckströmen aufgrund von Deffekten im Substrat verhindert ist. Da zusätzlich die Schichten 2, 3 und 4 ohne Unterbrechung aufeinanderfolgend epitaxial aufgewachsen werden, sind Schnittstellendefekte zwischen ihnen wesentlich verringert, was zu einer Verringerung des Sourcewiderstandes beiträgt. Die Verwendung der Ätzstoppschicht 3 erlaubt eine genaue Steuerung des Ätzvorganges, in welchem die Sourceregion 4 ausgebildet wird, so daß die aktive Schicht 2 durch zu starkes Ätzen nicht wesentlich beschädigt wird. Da weiterhin keine Schichten auf der aktiven Schicht 2 nach Entfernen eines Teils der Sourceschicht 4' durch Ätzen aufgewachsen werden, beeinflußen keine Kristalldeffekte aufgrund von Ätzfehlern die Kristallinität der anderen Schichten. Da schließlich die Gateelektrode auf einer ebenen Oberfläche ausgebildet wird im Gegensatz zu einer nicht ebenen Oberfläche wie im Prozeß gemäß Fig. 11(b), kann die Gateelektrode 5 wiederholt mit einem hohen Grad von Gleichförmigkeit bezüglich Lage und Breite erzeugt werden.
  • Als eine Alternative zu dem Ionenimplantationsschritt gemäß Fig. 2(d), kann eine Dotierungsverunreinigung des n- Typs, einschließlich Silizium, durch die Öffnung in der Maske 11b eindiffundiert werden, um die Drainregion 6 zu bilden. Obgleich die Figuren 2(a) bis 2(f) und die anderen Figuren unter Bezug auf die Verwendung von GaAs im Substrat 1, der aktiven Schicht 2 und der Sourceregion 4 beschrieben wurden, können auch Indiumphosphid-(InP) und andere Verbindungshalbleiter zur Ausbildung von FET-Strukturen gemäß der Erfindung verwendet werden.
  • Die Struktur von Fig. 3 ist ihnlich zu der von Fig. 1 mit der Ausnahme, daß die Gateelektrode 5b viel näher an der Sourceregion 4 liegt und von der Sourceregion 4 durch einen isolierenden Seitenwandfilm 9b getrennt ist, der auf der aktiven Schicht 2 angeordnet ist und die Seitenwände der Sourceregion 4 und der Gateelektrode 5b berührt. Ein Verfahren zur Herstellung der FET-Struktur von Fig. 3 ist schematisch im Querschnitt in den Figuren 4(a) bis 4(i) dargestellt.
  • Die in den Figuren 4(a) und 4(b) dargestellten Prozeßschritte sind die gleichen, die in den Figuren 2(a) und 2(b) dargestellt sind und benötigen daher keine zusätzliche Erläuterung. In Fig. 4(c) wurde ein elektrisch isolierender Film 9' auf der Oberfläche der aktiven Schicht 2 und auf der Sourceregion 4 und diese abdeckend abgeschieden. Der elektrisch isolierende Film 9' kann beispielsweise SiOx sein, wobei x im Bereich von 1 bis 2 liegt, oder SiN.
  • Wie in Fig. 4(d) gezeigt, wird der isolierende Film 9' beispielsweise durch RIE geätzt, was restliche Seitenwandfilme 9a und 9b hinterläßt, die auf der aktiven Schicht 2 angeordnet sind und jeweils zwei einander gegenüberliegende Seitenwände der Sourceregion 4 berühren. Wie in der Technik bekannt ist, sind die Breiten der Restseitenwandfilme 9a und 9b annähernd gleich zur Dicke des isolierenden Filmes 9', wie dieser entfernt von der Sourceregion 4 abgeschieden wurde. Diese Dicke kann leicht auf eine Stärke von 0,05 µm gesteuert werden.
  • Die Schritte der Filmabscheidung und von RIE werden wiederholt, um gemäß Fig. 4(e) die Seitenwand-Gateelektroden 5a und 5b zu bilden. Diese Seitenwand-Gateelektroden aus einem hochschmelzenden Metall oder einem hochschmelzenden Metall-Silizid werden durch RIE auf einem Film des Gatematerials gebildet, das auf der aktiven Schicht 2 abgeschieden wurde und die Sourceregion 4 und die Seitenwandfilme 9a und 9b bedeckt. Eine typische Breite, das heißt Gatelänge der Seitenwand-Gateelektroden 5a und 5b ist annähernd gleich zur Dicke der Schicht des Gatematerials und kann 0,5 µm oder weniger betragen. Bei der Ausbildung der Gateelektroden hinterläßt das RIE abliegend von der Schnittebene der Querschnittsdarstellung der Fig. 4(e) Kontaktkissen auf der Oberfläche der aktiven Schicht 2.
  • Der Seitenwandfilm 9a und die Seitenwand-Gateelektrode 5a werden entfernt, um eine FET-Struktur mit einzelnem Gate zu bilden, wobei die Seitenwand-Gateelektrode 5b die Gateelektrode wird. Ein Photoresistfilm 11' (nicht dargestellt) wird abgeschieden und eine Öffnung wird in dem Photoresistfilm unter Verwendung von photolitographischen Techniken gebildet, um gemäß Fig. 4(f) die Maske 11d zu bilden und um die Seitenwand-Gateelektrode 5a und den Seitenwandfum 9a freizulegen. Die Seitenwand-Gateelektrode 5a und der Seitenwandfilm 9a werden durch RIE oder eine andere Ätztechnik entfernt. Die in dem Photoresistfilm gebildete Öffnung muß nicht exakt mit der Schnittstelle zwischen der Sourceregion 4 und dem Seitenwandfilm 9a fluchten, aber Fehler in der Maskenausrichtung sollten so gesteuert werden, daß alles von der Seitenwand-Gateelektrode 5a entfernt wird, selbst wenn ein Teil der Seitenwand 9a verbleibt oder ein Teil der Sourceregion 4 und der Ätzstoppschicht 3 während des Ätzens entfernt werden.
  • Nach Entfernen des Photoresistmusters 11d wird ein weiterer Photoresistfilm 11'' (nicht dargestellt) abgeschieden und durch Öffnen einer Ausnehmung zur Bildung der Drainregion 6 gemustert, um die Maske 11e zu bilden, wie in Fig. 4(g) gezeigt. Die Maske 11e legt einen Teil des Bereiches der aktiven Schicht 2 frei. Allgemein ist die Öffnung der Maske he 0,5 bis 1 µm von der Gateelektrode 5b beabstandet. Ionen, welche eine Leitfähigkeit des n-Typs erzeugen, beispielsweise Siliziumionen in der aktiven Schicht 2 aus GaAs und dem Substrat 1, werden unter Verwendung des Resistmusters 11e als Maske implantiert, um die Drainregion 6 zu bilden.
  • Wie in Fig. 2(f) beschrieben, wird im Schritt gemäß Fig. 4(h) ein weiterer Photoresistfilm 11''' abgesdhieden, eine Maske 11f wird aus dem Film gebildet und ein Ätzen wird durchgeführt, um den FET von anderen FETs oder anderen elektronischen Vorrichtungen auf dem gleichen Wafer zu isolieren. Die Isolierung erfolgt durch Entfernen von Teilen der aktiven Schicht 2 aus dem Substrat, die außerhalb des Bereiches zwischen Sourceregion 4 und Drainregion 6 liegen. Abschließend werden die metallischen Drain- und Sourceelektroden 7 und 8 auf der Drainregion 6 und der Sourceregion 4 ausgebildet, um gemäß Fig. 4(i) die Struktur zu vervollständigen. Obgleich die Sourceelektrode so gezeigt ist, daß sie sich über die gesamte Breite der Sourceregion 4 erstreckt, kann diese Elektrode auch enger gemacht werden, um sicherzustellen, daß kein Kurzschluß zwischen Sourceelektrode 8 und Gateelektrode 5b erfolgt.
  • Da der isolierende Film 9b und die Gateelektrode 5b unter Verwendung von Seitenwänden ausgebildet werden, ist die Sourceregion 4 vollständig von der Gateelektrode isoliert, wobei der Abstand zwischen Sourceregion 4 und Gateelektrode 5b so gering als möglich ist und durch die Präzision bei der Maskenausrichtung nicht eingeschrinkt ist. Weiterhin muß der Abstand zwischen Sourceregion und Gate nicht abhängig von der Ausrichtungspräzision bei den photolitographischen Prozessen sein. Da wie in der Struktur von Fig. 1 die Sourceregion relativ hoch dotiert werden kann, da sie epitaxial aufgewachsen wird, wird gegenüber FETs nach dem Stand der Technik der Sourcewiderstand verringert. Da schließlich die Gatelänge des Gates Sb so kurz ist, nimmt der FET relativ wenig Platz ein und eine hohe Integrationsdichte kann erhalten werden, die obere Grenze der Betriebsfrequenz wird erhöht und die Leistungseffizienz ist verbessert.
  • Fig. 5(a) ist eine schematische Querschnittsdarstellung einer FET-Struktur mit Zweifachgate, die mit geeigneten Zwischenverbindungen als Inverter arbeitet. Ein schematisches Diagramm eines derartigen Inverterschaltkreises ist in Fig. 5(b) gezeigt. In Fig. 5(b) ist ein FET 20, der der linken Hälfte der Struktur von Fig. 5(a) entspricht, ein FET des Verarmungstyps und ein FET 30, der der rechten Hälfte der Struktur von Fig. 5(a) entspricht, ist ein FET des Anreicherungstyps. In Fig. 5(b) haben die Elemente der Struktur von 5(a) aus Gründen einer Einfachheit des Vergleiches der beiden Figuren gleiche Bezugszeichen. Die Verbindung zwischen der Gateelektrode 5a des FET 20 und der gemeinsammen Sourceelektrode 8 gemäß Fig. 5(b) ist in Fig. 5(a) nicht gezeigt. Diese Verbindung kann durch Verbindungskissen gemacht werden, die außerhalb des Schnittes von Fig. 5(a) liegen oder sie können durch Verlängern der Sourceelektrode 8 gemacht werden, so daß diese die Gateelektrode 5a überlappt und kontaktiert.
  • Die Struktur von Fig. 5(a) enthält eine dotierte Region mit einer mittleren Dotierungskonzentration zwischen der aktiven Schicht 2 mit relativ geringer Dotierungskonzentration und der Drainregion 6a mit mittlerer Dotierungskonzentration, um den FET 20 des Verarmungstyps zu bilden. Ansonsten sind sämtliche Elemente der Struktur von Fig. 5(a) bereits vorab erläutert worden mit Ausnahme der beiden Drainelektroden 7a und 7b und den beiden Drainregionen 6a und 6b. Wie in der Struktur von Fig. 3 ist der Abstand zwischen der Sourceregion 4 und den beiden Gateelektroden 5a und 5b minimiert und hängt nicht von der Präzision bei den Ausrichtungen der photolitographischen Masken ab. Ein Leckstromfluß zwischen der gemeinsamen Sourceregion 4 und den Drainregionen 7a und 7b wird durch Zwischenschalten der aktiven Schicht 2 und der dotierten Region 10 mit mittlerer Dotierungskonzentration zwischen Sourceregion und den Drainregionen verhindert.
  • Die Figuren 6(a) bis 6(d) zeigen wichtige Schritte aus einem Verfahren zur Herstellung der Struktur von Fig. 5(a). Zunächst werden die in den Figuren 4(a) bis 4(e) dargestellten Schritte durchgeführt. Da diese Prozeßschritte bereits beschrieben wurden, ist es nicht nötig, sie nochmals zu beschreiben. Nach Ausbilden der Struktur von Fig. 4(e) wird noch eine weitere Photoresistschicht 11' (nicht dargestellt) abgeschieden und in eine Maske 11g umgeformt, indem zwei Öffnungen aufeinander gegenüberliegenden Seiten der Sourceregion 4 und beabstandet von den jeweiligen Gateelektroden 5a und 5b ausgebildet werden, wie in Fig. 6(a) gezeigt. Die Drainregionen 6a und 6b werden durch Ionenimplantation gebildet, wie soeben für die anderen Strukturen beschrieben, wobei die Maske 11g zur Steuerung der Implantationsbereiche verwendet wird.
  • Nach Entfernen der Maske hg wird eine weitere Photoresistschicht 11' (nicht dargestellt) über die gesamte Oberfläche der Struktur abgeschieden und eine Öffnung wird in der Schicht ausgebildet, wodurch die Ionenimplantationsmaske 11h von Fig. 6(b) gebildet wird. Die Öffnung in der Maske 11h fluchtet im wesentlichen mit der Außenkante der Gateelektrode 5a. Wenn die Öffnung in der Maske 11h sich in den Bereich der Gateelektrode 5a erstrecken sollte, dient die Gateelektrode als Ionenimplantationsmaske, so daß der zweite Ionenimplantationsschritt bezüglich der Gateelektrode selbstausrichtend ist. Die dotierte Region 10 wird dann durch Ionenimplantation unter Verwendung der Maske 11h als Ionenimplantationsmaske gebildet. Die dotierte Region hat eine Dotierungskonzentration, die zwischen der der aktiven Schicht 2 und der Drainregion 6a liegt.
  • In Fig. 6(c) wird eine Isolierung durch Maskieren und Entfernen der aktiven Schicht 2 außerhalb der beiden Drainregionen 6a und 6b bewerkstelligt. Der Isolationsschritt ist analog zu den Schritten gemäß den Figuren 2(e) und 4(h). Schließlich werden nach Entfernen der Maske 11i, die im Isolationsschritt verwendet wurde und Tempervorgängen, die passend mit den Ionenimplantationsschritten notwendig sind, die Sourceelektrode 8 und die Drainelektroden 7a und 7b abgeschieden, so daß die Struktur vollständig ist.
  • Die Struktur der Figuren 5(a) und 6(d)&sub1; die als Inverter verwendet werden können, verwenden einen FET des Verarmungstyps und einen FET des Anreicherungstyps. Zugehorige Strukturen mit Zweifachgate unter Verwendung zweier FETs des Anreicherungstyps oder Verarmungstyps können leicht hergestellt werden. Beispiele solcher Strukturen sind in den Figuren 7(a) und 7(b) dargestellt. Zwei FET-Strukturen des Anreicherungstyps mit einer gemeinsamen Sourceregion, das heißt ein Zweifachgate-FET des Anreicherungstyps sind schematisch im Querschnitt in Fig. 7(a) gezeigt. In Fig. 7(b) enthält jeder der zwei FETs des Verarmungstyps die dotierten Regionen 10a und 10b mit mittlerer Dotierungskonzentration zwischen der aktiven Schicht 2 und den jeweiligen Drainregionen 6a und 6b. Die FETs haben eine gemeinsame Sourceregion, jedoch getrennte Gate- und Drainelektroden. Wie bei der Struktur von 5(a) können die Strukturen der Figuren 7(a) und 7(b) mit hoher Integrationsdichte hergestellt werden und schaffen eine Hochgeschwindigkeits-Arbeitsleistung, die insbesondere zur Verwendung bei linearen integrierten GaAs-Schaltkreisen geeignet ist. Obgleich in den Strukturen der Figuren 4(1), 6(d), 7(a) und 7(b) die Sourceelektrode 8 exakt mit den Seitenwänden der Sourceregion 4 fluchtet und sich zwischen diesen erstreckt, ist eine derartig präzise Fluchtung nicht notwendig. Anstelle hiervon kann die Elektrode 8 schmäler als die Sourceregion 4 sein oder kann zu der einen oder anderen Seite der Sourceregion 4 versetzt sein, solange keine unbeabsichtigten Kurzschlüsse zu einer der Gateelektroden auftritt.
  • Die beschriebenen FETs haben Source- und Drainregionen des n-Typs, aktive Schichten des n-Typs und dotierte Regionen des n-Typs in den FETs des Verarmungstyps. Wie sich aus der Technik erschließt, ist eine n-Typ-Dotierung in FETs deswegen bevorzugt, weil die Beweglichkeit der Elektronen größer als bei Löchern ist. Die Erfindung kann jedoch auch bei FETs angewendet werden, die Regionen des p-Typs haben, vorausgesetzt, daß alle dotierten Elemente des FET vom gleichen Leitfähigkeitstyps sind.

Claims (9)

1. Ein Feldeffekttransistor mit:
einem halbisolierenden ersten Verbindungshalbleiter- Substrat (1) mit einer Oberfläche;
einer aktiven Schicht (2) des Verbindungshalbleiters, die an der Oberfläche des Substrates angeordnet ist und eine erste Dotierungskonzentration hat;
einer Gateelektrode (5a), die auf der aktiven Schicht angeordnet ist;
einer epitaxialen ersten Verbindungshalbleiter-Sourceregion (4), die auf einem Teil der aktiven Schicht (2) beabstandet von der Gateelektrode (5a) angeordnet ist, wobei die Sourceregion (4) eine zweite Dotierungskonzentration hat, die höher als die erste Dotierungskonzentration ist;
einer Sourceelektrode (8), die auf der Sourceregion (4) ausgebildet ist;
einer Drainregion (6a), die in dem Substrat (1) an einer gegenüberliegenden Seite der Gateelektrode (5a) von der Sourceregion (4) angeordnet ist; und
einer Drainelektrode (7a), die in der ersten Drainregion (6a) ausgebildet ist,
wobei der Feldeffekttransistor dadurch gekennzeichnet ist, daß:
die Drainregion eine Dotierungskonzentration hat, die zwischen den Dotierungskonzentrationen der Sourceregion (4) und der aktiven Schicht (2) liegt;
ein elektrisch isolierender Seitenwandfilm (9a) auf der aktiven Schicht (2) zwischen und in Kontakt mit Sourceregion (4a) und Gateelektrode (5a) angeordnet ist; und
eine erste Dotierungsregion (10; 10a) in dem Substrat (1) zwischen und in Kontakt mit der aktiven Schicht (2) und der Drainregion (6a) angeordnet ist und eine Dotierungskonzentration zwischen den Dotierungskonzentrationen der aktiven Schicht (2) und der Drainregion (6a) hat.
2. Ein Feldeffekttransistor nach Anspruch 1, weiterhin mit:
einer zweiten Gateelektrode (5b), die auf der aktiven Schicht (2) gegenüberliegend der Sourceregion (4) zur zuerst erwähnten Gateelektrode (Sa) angeordnet ist;
einem zweiten elektrisch isolierenden Seitenwandfilm (9b), der auf der aktiven Schicht (2) zwischen der Sourceregion 4 und der zweiten Gateelektrode (5b) diese kontaktierend angeordnet ist;
einer zweiten Drainregion (6b), die in dem Substrat (1) auf der gleichen Seite der Sourceregion (2) wie die zweite Gateelektrode (5b) angeordnet ist, wobei die zweite Gatelektrode (5b) zwischen der Sourceregion (4) und der zweiten Drainregion (6b) liegt und mit einer Dotierungskonzentration zwischen den Dotierungskonzentrationen der Sourceregion 4 und der aktiven Schicht (2); und
einer zweiten Drainelektrode (17b), die auf der zweiten Drainregion (6b) angeordnet ist.
3. Ein Feldeffekttransistor nach Anspruch 2, weiterhin mit:
einer zweiten dotierten Region (10b), die in dem Substrat (1) zwischen der aktiven Schicht (2) und der zweiten Drainregion (6b) angeordnet und diese kontaktierend ausgebildet ist.
4. Der Feldeffekttransistor nach einem der vorhergehenden Ansprüche, wobei der Verbindungshalbleiter aus der Gruppe bestehend aus G's und InP ausgewählt ist.
5. Der Feldeffekttransistor nach einem der vorhergehenden Ansprüche, wobei das Substrat (1) GaAs ist, die Dotierungskonzentration der aktiven Schicht (2) annähernd 2 x 10¹&sup7; cm&supmin;³, die Dotierungskonzentration der Sourceregion (4) annähernd 1 x 10¹&sup9; cm&supmin;³ und die Dotierungskonzentration der zuerst erwähnten Drainregion (6a) oder der ersten und zweiten Drainregion (6b, 6a) annähernd 2 x 10¹&sup8; cm&supmin;³ beträgt.
6. Ein Verfahren zur Herstellung eines Feldeffekttransistors nach einem der vorhergehenden Ansprüche mit den folgenden Schritten:
(a) sequentielles epitaxiales Aufwachsen einer aktiven Schicht (2) eines Verbindungshalbleiters auf einem halbisolierenden Verbindungshalbleitersubstrat (1) mit einer Dotierungskonzentration und einer Sourceschicht (4') des ersten Verbindungshalbleiters mit einer zweiten Dotierungskonzentration höher als der ersten Dotierungskonzentration;
(b) Entfernen eines Teils der Sourceschicht (4'), um eine Sourceregion (4) auf dem Substrat (1) zu hinterlassen;
(c) Abscheiden eines elektrisch isolierenden Filmes (9') auf der aktiven Schicht (2) und auf der Sourceregion (4) und diese abdeckend;
(d) Ätzen des elektrisch isolierenden Filmes (9'), um diesen von der Sourceregion (4) und von einem Teil der aktiven Schicht (2) zu entfernen unter Zurücklassen eines Seitenwandfilmes (9b) auf dem elektrisch isolierenden Film (9'), der auf der aktiven Schicht (2) angeordnet ist und eine Seitenwand der Sourceregion (4) kontaktiert;
(e) Abscheiden einer Gateelektroden-Materialschicht auf der aktiven Schicht (2) und auf der Sourceregion (4) und dem Seitenwandfilm (9b) und diese abdeckend;
(f) Ätzen der Gateelektroden-Materialschicht, um sie von der Sourceregion (4) und von einem Teil der aktiven Schicht (2) zu entfernen, wobei eine Seitenwand-Gateelektrode (5b) verbleibt, die auf der aktiven Schicht (2) angeordnet ist und den Seitenwandfilm (9b) kontaktiert;
(g) Ausbilden einer Drainregion (6b) in dem Substrat (1) beabstandet von der Gateelektrode (5b) auf der gegenüberliegenden Seite der Gateelektrode (5b) der Sourceregion (4) mit einer Dotierungskonzentration zwischen den Dotierungskonzentrationen von Sourceregion (4) und aktiver Schicht (2);
(i) Ausbilden von Source- und Drainelektroden (8, 7b) auf den Source- und Drainregionen (4, 6b); und
(j) Ausbilden einer dotierten Region (10b) in dem Substrat (1) zwischen Drainregion (6b) und aktiver Schicht (2) und diese kontaktierend mit einer Dotierungskonzentration zwischen den Dotierungskonzentrationen von aktiver Schicht (2) und erster Drainregion (6b).
7. Ein Verfahren nach Anspruch 6, wobei:
als Ergebnis des Schrittes des Ätzens des elektrisch isolierenden Filmes ein zweiter Seitenwandfilm (9a) des elektrisch isolierenden Filmes (9') verbleibt, der auf der aktiven Schicht (2) angeordnet ist und eine Seitenwand der Sourceregion (4) gegenüber dem zuerst erwähnten Seitenwandfilm (9b) kontaktiert; und
als Ergebnis des Schrittes des Ätzens der Gateelektroden-Materialschicht eine zweite Seitenwand-Gateelektrode (5a) verbleibt, die auf der aktiven Schicht (2) angeordnet ist und den zweiten Seitenwandfilm (9a) kontaktiert;
wobei das Verfahren weiterhin die folgenden Schritte aufweist:
Ausbilden einer zweiten Drainregion (6a) in dem Substrat (1) beabstandet von der zweiten Gateelektrode (5a) auf der gegenüberliegenden Seite der zweiten Gateelektrode (5a) und der Sourceregion (4) mit einer Dotierungskonzentration zwischen denjenigen von Sourceregion (4) und aktiver Schicht (2); und
Ausbilden einer zweiten Drainelektrode (7a) auf der zweiten Drainregion (6a)
8. Ein Verfahren nach Anspruch 7, weiterhin mit den Schritten des Ausbildens einer zweiten dotierten Region (10a) in dem Substrat (1) zwischen der zweiten Drainregion (6a) und der aktiven Schicht (2) und diese kontaktierend mit einer Dotierungskonzentration zwischen den Dotierungskonzentrationen von aktiver Schicht (2) und zweiter Drainregion (6a).
9. Ein Verfahren nach einem der Ansprüche 6 bis 8, wobei die oder wenigstens eine der dotierten Regionen (10a, 10b) durch Ionenimplantation gebildet wird.
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