DE3884896T2 - Verbindungshalbleiter-MESFET. - Google Patents

Verbindungshalbleiter-MESFET.

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Description

  • Die vorliegende Erfindung betrifft ein Halbleiter-Bauelement des Verbindungshalbleitertyps und insbesondere einen GaAs- Metall-Halbleiter-Feldeffekttransistor (MESFET).
  • Um die Struktur des GaAs-MESFET besser zu verstehen, soll zunächst die Herstellungsweise des MESFET erläutert werden. Die Fig. 1A bis 1F zeigen ein Abfolge von Prozeßschritten zur Herstellung des GaAs-MESFET mittels der Ionenimplantationsprozeßtechnik.
  • Zunächst (siehe Fig. 1A) wird ein 300 nm (3000 Å) dicker SiO&sub2;- Film 2 in einem chemischen Aufdampfungsprozess (CVD) auf einem monokristallinen GaAs-Substrat 3, das nicht mit einem Dotierungsstoff dotiert ist, ausgebildet. Zur Ausbildung einer Schutzschicht bzw. eines Resistfilms 1 wird Photolack auf dem SiO&sub2;-Film 2 aufgebracht. In einem zweiten Prozeßschritt (Fig. 1B) werden die Schutzschicht 1 und der SiO&sub2;-Film 2 strukturiert, so daß die Bereiche dieser Schichten 1 und 2 unmittelbar oberhalb den Regionen im Substrat 3, wo Drain- und Source- Zonen 6a und 6b auszubilden sind, abgehoben werden. Durch die gebildeten Öffnungen werden Siliziumionen mit einer geeigneten Beschleunigungsspannung und einer geeigneten Dosierung der Siliziumionen in diese Zonen des Substrats 3 implantiert. Zur Verwirklichung dieses Prozeßschrittes werden der lithographische Prozeß und der Photolack-Ätzprozeß herangezogen. Nachdem die strukturierte Schutzschicht 1 und der SiO&sub2;-Film 2 vom Substrat 3 abgelöst sind, wird in einem dritten Prozeßschritt (Fig. 1C) der obige Prozeß wiederholt, um einen SiO&sub2;-Film 12 und eine Schutzschicht 11 auf dem Substrat 3 auszubilden und um den Oxidfilm und die Schutzschicht mit einer Öffnung zu versehen, welche einen Oberflächenbereich des Substrats 3 begrenzt, in dem eine Kanalschicht 7 auszubilden ist. Durch diese Öffnung werden Siliziumionen mit einer geeigneten Beschleunigungsspannung und einer geeigneten Dosierung der Siliziumionen in diese Regionen des Substrats 3 implantiert.
  • Die so gebildete Struktur wird in einem verdünnten Arsengas (AsH&sub3;) wärmebehandelt, um die Dotier-Siliziumionen zu aktivieren und um die Drain- und Source-Schichten 6a und 6b sowie die N-Kanalschicht 7 zu bilden.
  • Nach der Abnahme des Oxidfilms 12 vom Substrat 13 wird der obige Prozeß erneut zur Ausbildung eines SiO&sub2;-Films 22 und einer Schutzschicht 21 und zu deren Strukturierung mit Öffnungen zur Begrenzung der Zonen der Strukturoberfläche, in denen Drain- und Source-Elektroden 14a und 14b auszubilden sind, angewandt (Fig. 1D). Auf der Struktur wird eine Gold- Germaniumlegierung aufgedampft. Danach werden der Oxidfilm 22 und die Schutzschicht 21 von der Struktur abgehoben, so daß die Drain- und Source-Elektroden 14a und 14b, wie in der Fig. 1E dargestellt, ausgebildet werden. Die Struktur wird einem thermischen Legierungsprozeß zur Bildung der ohmschen Kontakte zwischen einer Drainelektrode 4a und einer Drainschicht 6a sowie einer Sourceelektrode 4b und einer Sourceschicht 6b unterzogen. Auf der Struktur muß eine Schottky-Sperrelektrode 5 ausgebildet werden, um einen GaAs-MESFET zu vervollständigen. Zur Verwirklichung dieses Prozeßschrittes wird ein SiO&sub2;- Film (nicht dargestellt) so strukturiert, daß eine Öffnung zur Ausbildung der Gateelektrode durch erneute Ausführung des vorigen Schrittes gebildet wird. Auf der Struktur werden Titan, Ti, und Aluminium, Al, in der genannten Reihenfolge aufgetragen. Danach schließt sich der Abhebeprozeß an, in dem der Isolierfilm mit dem darauf aufgetragenen Ti und Al entfernt wird, um die Gateelektrode 5 auf der Kanalschicht 7 auszubilden (siehe Fig. 1F).
  • Der so ausgebildete MESFET ist in eine am Gate angeschlossene Schaltung eingeschaltet, am Drain wird eine positive Spannung angelegt, und das Source wird an Masse gelegt. Eine Änderung des Drainstroms ID des FET gegen eine Änderung der Drainspannung VD wird durch einen Parameteranalysator gemessen. Die Änderung des Drainstroms ID wird wie in der Fig. 3 gezeigt graphisch dargestellt. Wenn der FET mit der Gatespannung im Bereich der Abschnür-Gatespannung betrieben wird, erreicht die Verarmungsschicht der Schottky-Barriere, wie aus der ID - VD- Kurve zu ersehen ist, den Boden der Kanalschicht 7, der Drainstrom ändert sich instabil vergleichbar einer Schwingung. Dieses Schwingungsphänomen wird im Bereich der Abschnürspannung beobachtet und, wie aus der dargestellten Kurve zu ersehen ist, tritt es gemäß Fig. 3 im Bereich von Vosc-begin bis Vosc-stop auf, Dieses Phänomen bedeutet, daß dann, wenn der MESFET mit einer bestimmten Gatespannung oder einer nahezu gleichen Spannung, d.h. mit der Abschnür-Gatespannung oder einer nahezu gleichen Spannung betrieben wird, das Rauschen zunimmt. Des weiteren impliziert dies, daß dann, wenn eine Anzahl von FET's als logische Elemente in einem Wafer bzw. in mehreren Wafern integriert sind, die Vosc-begin- und/oder Vosc-stop-Punkte der integrierten FET's nicht gleichmäßig sind.
  • - Ein weiteres Problem des GaAs-METFET ist als das Rück-Gate- oder Seiten-Gate-Phänomen bekannt, bei dem sich der Drainstrom ID ändert, wenn der FET im hinteren Bereich des Substrats oder im Seitenbereich des Bauelements vorgespannt ist. Dieses Phänomen wird von Christopher Kocot und Charles A. Stolte in ihrer Veröffentlichung in IEEE TRANS. ELECTRON DEVICES, Band ED-29, 1982, S. 1059 bis 1064 ausführlich behandelt. Dieses Phänomen ist dann problematisch, wenn eine Anzahl von Halbleiterelementen in ein Wafer integriert werden, da die Betriebskennwerte der FET's durch die Potentiale der Elektroden benachbarter FET's nachteilig beeinflußt werden.
  • Ein weiteres Problem des GaAs-MESFET ist die Herstellung solcher MESFET's mit gleichmäßigen Schwellenspannungen, wenn diese in ein oder mehrere Wafer integriert werden. Dies ist auf die Tatsache zurückzuführen, daß die Differenz zwischen den logischen Amplituden für Ein und Aus sehr klein und ein tolerierbarer Bereich der Schwellenspannung Vth sehr schmal ist.
  • Die dem Stand der Technik zuzurechnenden Zusammenfassungen japanischer Patente, Bd. 10, Nr. 224 (E-425) (2280) vom 5. August 1986 und die Veröffentlichung JP-A-61-61473 beschreiben ein Bauelement des Feldeffekttyps, das mit einer Steuerelektrodenregion zur Änderung eines Potentials in der Nähe eines Kanals arbeitet. Diese Steuerelektrodenregion ist auf dem p- GaAs mit Aluminium Schottky-kontaktiert. Eine negative Spannung Vo wird an diese Steuerelektrodenregion angelegt, um eine Potentialsenke zu vertiefen, und Ladungsträger können sich zwischen Source- und Drainelektrodenregionen bewegen, solange der Zustand einer quasisekundären Potentialsenke aufrechterhalten bleibt. Auf diese Weise wird ein Bauelement des Feldeffekttyps erhalten, das einen schnellen und extrem rauscharmen Heteroübergang aufweist, indem diese Steuerelektrodenregion 47 zur Steuerung der Spannung im Bereich einer Stromstrecke des Bereichs zwischen einer Gateregion und einer Drainelektrodenregion von der Gegenseite der Gateelektrodenregion bezogen auf die Stromstrecke ausgebildet ist.
  • Des weiteren beschreibt die dem Stand der Technik zuzurechnende Veröffentlichung IEEE Electron Device Letters EDL-60, 97-99, ein Halbleiterbauelement, das zwei MESFET's mit durch eine p-Region oder eine n-Region vorgespanntem Rückgate umfaßt.
  • Es ist eine Aufgabe der vorliegenden Erfindung, ein Halbleiterbauelement des Verbindungstyps bereitzustellen, welches frei ist vom Schwingungsphänomen, wie es bei der ID - VD-Kurve zu beobachten ist, das den Rückgateeffekt einwandfrei unterdrücken kann und das die präzise Regelung der Schwellenspannung ermöglicht und somit Gleichmäßigkeit der Schwellenspannungen bietet, wenn eine Anzahl FET's in ein oder mehrere Wafer integriert wird.
  • Zur Lösung dieser Aufgabe stellt die vorliegende Erfindung ein Halbleiterbauelement gemäß Anspruch 1 bereit.
  • Gemäß der vorliegenden Erfindung wird ein Halbleiterbauelement des Verbindungshalbleitertyps mit folgender Struktur bereitgestellt. Eine mit einem Dotierungsstoff dotierte erste Halbleiterschicht, d.h. eine den Rückgateeffekt unterdrückende Schicht ist unmittelbar unter einer Kanalschicht vorgesehen. Der Dotierungsstoff ist von einem ersten Leitfähigkeitstyp. Die Kanalschicht entspricht einem zweiten Leitfähigkeitstyp. Diese Leitfähigkeiten des ersten und zweiten Typs sind einander entgegengerichtet. Auf dem Substrat ist eine Steuerelektrode ausgebildet, welche mit der den Rückgateeffekt unterdrückenden Schicht über eine zweite hochkonzentrierte Halbleiterschicht der zweiten Leitfähigkeit in ohmschen Kontakt steht, um das Potential der den Rückgateeffekt unterdrückenden Schicht zu steuern.
  • Bei Einsatz einer solchen Struktur des Halbleiterbauelements wird an die Steuerelektrode eine vorgegebene feste Spannung angelegt, und somit wird der den Rückgateeffekt unterdrückenden Schicht eine feste Spannung aufgeprägt. Dadurch kann der Rückgateeffekt auf ein Minimum unterdrückt werden. Das instabile Verhalten, z.B. Schwingung im Bereich der Abschnürspannung, kann verhindert werden. Eine Anzahl von Halbleiterbauelementen mit gleichmäßigen Schwellenspannungen Vth kann in ein oder mehrere Wafer integriert werden.
  • Die Steuerelektrode kann elektrisch mit jeder anderen Elektrode verbunden werden. Die Wahl einer davon hängt von der Anordnung passiver und aktiver Elemente um das Halbleiterbauelement auf dem Wafer sowie von den Betriebsbedingungen dieser Elemente ab.
  • Diese Erfindung wird anhand der folgenden detaillierten Beschreibung unter Bezugnahme auf die beiliegenden Zeichnungen erläutert; es zeigen:
  • Fig. 1A bis 1F Schnittansichten zur Verdeutlichung einer Abfolge von Prozeßschritten bei der Herstellung eines früheren GaAs-MESFET;
  • Fig. 2 ein Schaltdiagramm einer zur Messung der ID - VD- Kennlinie des mittels des Prozesses gemäß Fig. 1 hergestellten MESFET verwendeten Schaltung;
  • - Fig. 3 eine graphische Darstellung der mittels der Schaltung gemäß Fig. 2 gemessenen ID - VD-Kurve;
  • Fig. 4A eine Draufsicht, die den Aufbau eines die vorliegende Erfindung beinhaltenden GaAs-MESFET darstellt;
  • Fig. 4B eine Schnittansicht des MESFET entlang der Linie IVB - IVB in der Fig. 4A;
  • Fig. 5A bis 5J Schnittansichten und Draufsichten zur Verdeutlichung einer Abfolge von Prozeßschritten bei der Herstellung des MESFET gemäß Fig. 4;
  • Fig. 6 eine graphische Darstellung der ID - VD-Kennlinie des MESFET gemäß Fig. 4;
  • Fig. 7A eine Draufsicht, die den Aufbau eines GaAs-MESFET gemäß einer weiteren Ausführungsform der vorliegenden Erfindung darstellt;
  • Fig. 7B eine Schnittansicht des MESFET entlang der Linie VIIB - VIIB in der Fig. 7A;
  • Fig. 8A eine Draufsicht, die den Aufbau eines GaAS-MESFET gemäß einer weiteren Ausführungsform der vorliegenden Erfindung darstellt; und
  • Fig. 8B eine Schnittansicht des GaAs-MESFET gemäß Fig. 8A.
  • Es werden bevorzugte Ausführungsformen eines Halbleiterbauelements gemäß der vorliegenden Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben. In der nachstehenden Beschreibung ist die vorliegende Erfindung beispielhaft in GaAs-MESFET's verwirklicht.
  • Zunächst sei auf die Fig. 4A und 4B verwiesen, die zusammen die Struktur eines Modells des die vorliegende Erfindung verwirklichenden MESFET darstellen. Die Fig. 4A ist eine Draufsicht des MESFET, und die Fig. 4B ist eine Schnittansicht desselben entlang der Linie IVB - IVB in der Fig. 4A. Wie daraus zu ersehen ist, sind eine N-Kanalschicht 17, eine N&spplus;-Drainschicht 16a mit hoher Dotierungskonzentration sowie eine ebenfalls hochkonzentriert dotierte N&spplus;-Sourceschicht 16b im Oberflächenbereich eines GaAs-Substrats 13 ausgebildet. Im Oberflächenbereich ist die Kanalschicht 17 zwischen den Drain- und Sourceschichten 16a und 16b angeordnet. Eine den Rückgateeffekt unterdrückende Schicht 18 ist unmittelbar unterhalb der Kanalschicht 17 im Oberflächenbereich des Substrats 13 angeordnet. Im Oberflächenbereich des Substrats 13 ist eine als Leiterbahnschicht dienende P&spplus;-leitende Schicht 19 ausgebildet. Eine auf dem Substrat 13 ausgebildete Steuerelektrode 20 steht über die Leiterbahnschicht 19 in ohmschen Kontakt mit der den Rückgateeffekt unterdrückenden Schicht 19. In diesem Fall sind die Steuerelektrode 20 und eine Drainelektrode 14a durch einen einzigen Metallfilm, z.B. aus Gold-Germaniumlegierung, hergestellt und elektrisch miteinander verbunden. In der Fig. 4A sind die Elektroden zur Vereinfachung der Darstellung nicht gezeigt. In der Fig. 4B ist der waagrechte Schenkelabschnitt der L-förmigen leitenden Schicht 19 (Fig. 4A) durch gestrichelte Linien gekennzeichnet.
  • Im folgenden wird eine Abfolge von Prozeßschritten zur Herstellung des MESFET unter Bezugnahme auf die Fig. 5A bis 5J beschrieben.
    • PROZESS 1 (Fig. 5A)
  • Ein SiO&sub2;-Film 102 mit einer Dicke von 500 nm (5000 Å) wird mittels des CVD-Prozesses auf dem GaAs-Substrat 13 ausgebildet. Auf dem SiO&sub2;-Film 102 wird Photolack zur Bildung einer Schutzschicht 11 aufgetragen.
    • PROZESS 2 (Fig. 5B)
  • Eine Schutzschicht 101 wird mittels eines lithographischen Verfahrens zu einem Photolackmuster strukturiert. Durch Verwendung der gebildeten Photolackstruktur als eine Maske wird der SiO&sub2;-Film 102 selektiv weggeätzt, um Öffnungen zu bilden, welche zur Ausbildung der Drain- und Sourceschichten 16a und 16b an vorgegebenen Stellen dienen. Durch die gebildeten Öffnungen werden zweimal Siliziumionen in die durch die Öffnungen begrenzten Zonen des Substratoberflächenbereichs implantiert. Beim ersten Mal herrschen folgende Ionenimplantationsbedingungen: die Beschleunigungsspannung beträgt 180 keV, die Konzentration der Siliziumionen beträgt 4 x 10¹³ cm&supmin;². Beim zweiten Mal herrschen folgende Ionenimplantationsbedingungen: die Beschleunigungsspannung beträgt 100 keV, die Konzentration der Siliziumionen beträgt 2 x 10¹³ cm&supmin;².
    • PROZESS 3 (Fig. 5C und 5D)
  • Die Schutzschicht 101 und der SiO&sub2;-Film 102 werden von der Struktur entfernt. Ein weiterer SiO&sub2;-Film 202 und eine weitere Schutzschicht 201 mit einer Strukturierung, die Öffnungen an vorgegebenen Stellen aufweist, werden nacheinander durch ähnliche Prozeßschritte wie die obenbeschriebenen auf der Struktur aufgebracht. Danach werden durch die Öffnungen Siliziumionen in das Substrat 13 implantiert, um dadurch die N-Kanalschicht 17 zu bilden. Die Bedingungen zur Bildung der N-Kanalschicht sind: Beschleunigungsspannung 100 keV, Konzentration der Siliziumionen 3 x 10¹² cm&supmin;². Obwohl die Fig. 5D eine Draufsicht der Struktur des MESFET gemäß Fig. 5C zeigt, sind die Schutzschicht 201 und der SiO&sub2;-Film 202 zur Vereinfachung der Darstellung nicht gezeigt. Diese Schichten werden aus demselben Grund in den nachfolgenden zugehörigen Darstellungen ebenfalls weggelassen.
    • PROZESS 4 (Fig. 5E und 5F)
  • Die Schutzschicht 201 und der SiO&sub2;-Film 202 werden von der Struktur entfernt. Ein weiterer SiO&sub2;-Film 302 und eine weitere Schutzschicht 301 mit einer Strukturierung, die Öffnungen an vorgegebenen Stellen aufweist, werden nacheinander durch ähnliche Prozeßschritte wie die obenbeschriebenen auf der Struktur aufgebracht. Danach wird durch die Öffnungen ein P-Typ- Dosierungsstoff als Akzeptordotierung, z.B. C, Be, Mg oder B, in das Substrat 13 implantiert. Bei Verwendung von Bor, B, sind die Implantationsbedingungen wie folgt: Beschleunigungsspannung 400 keV und Konzentration der Siliziumionen 3 x 10¹³ cm&supmin;². Als Ergebnis werden Borionen in die ineinander übergehenden Zonen 18 und 19a dotiert. Die Zone 18 dient als die den Rückgateeffekt unterdrückende Schicht und befindet sich unmittelbar unterhalb der Kanalschicht 17, die zwischen der Sourceschicht 16b und der Drainschicht 16a angeordnet ist. Die Zone 19a soll als ein Teil der Leiterbahnschicht dienen. Die Fig. 5F zeigt übrigens eine Draufsicht der Struktur gemäß Fig. 5E.
    • PROZESS 5 (Fig. 5G und 5H)
  • Die Schutzschicht 301 und der SiO&sub2;-Film 302 werden von der Struktur entfernt. Ein weiterer SiO&sub2;-Film 402 und eine weitere Schutzschicht 401 mit einer Strukturierung, die Öffnungen an vorgegebenen Stellen aufweist, werden nacheinander durch ähnliche Prozeßschritte wie die obenbeschriebenen auf der Struktur aufgebracht. Danach werden durch die Öffnungen Zinkionen mit einer Beschleunigungsspannung von 100 keV und einer Konzentration von 5 x 10¹&sup4; cm&supmin;² in das Substrat 13 implantiert. Als Ergebnis wird eine mit Zink, Zn, dotierte Schicht 19 im Substrat ausgebildet. Diese Schicht 19 dient als eine in ohmschen Kontakt mit einer in einem nachfolgenden Prozeßschritt auszubildenden Steuerelektrode stehenden Leiterbahnschicht. Die Leiterbahnschicht 19 umfaßt die Zone 19a und eine an diese Zone 19a anschließende und bis zur Oberfläche des Substrats 13 geführte Zone. Diese Verlängerungszone dient als eine Zuleitungs- bzw. Eintrittsschicht für die Leiterbahnschicht 19. In einem späteren Prozeßschritt wird auf der Zuleitungs- bzw. Eintrittsschicht eine Steuerelektrode ausgebildet. Die Fig. 5H ist eine Draufsicht der Struktur gemäß Fig. 5G.
    • PROZESS 6 (Fig. 5I und 5J)
  • Die Schutzschicht 401 und der SiO&sub2;-Film 402 werden von der Struktur entfernt. Danach wird die Struktur in AsH&sub3; 15 Minuten lang wärmebehandelt, um die Dotierungsionen zu aktivieren. Anschließend werden nacheinander folgende Schritte ausgeführt; ein Schritt zur Ausbildung eines SiO&sub2;-Films auf der Struktur mittels CVD-Prozeß, ein Schritt zur Herstellung einer vorgegebenen Strukturierung des SiO&sub2; mittels eine lithographischen Prozesses, ein Schritt zur Ausbildung der Drainelektrode 14a und der Sourceelektrode 14b auf dem Substrat 13 durch Aufdampfen eines Metalls, z.B. der Legierung Au-Ge, und ein Schritt zum Abheben des als eine Maskenschicht verwendeten strukturierten SiO&sub2;-Films. In den obigen Prozeßschritten werden die Drainelektrode 14a, die Sourceelektrode 14b und die Steuerelektrode 20 an vorgegebenen Stellen der Struktur ausgebildet. Die Steuerelektrode 20 ist die Fortsetzung der Drainelektrode 14a und steht in ohmschen Kontakt mit der Leiterbahnschicht 19. Abschließend wird eine Gateelektrode 15 auf der Kanalschicht 17 der Struktur ausgebildet. Die Schottky- Barriere wird am Übergang der Gateelektrode 15 und der Kanalschicht 17 gebildet. Der Prozeß zur Ausbildung der Gateelektrode 15 ist im wesentlichen gleich demjenigen zur Bildung der Drain- und Sourceelektroden 14a und 14b sowie der Gateelektrode 20, mit der Ausnahme, daß zuerst Aluminium, Al, bis zu einer Dicke von 700 nm (7000 Å) und dann Titan, Ti, auf der Al-Schicht zur Bildung einer Ti-Schicht mit einer Dicke von 300 nm (3000 Å) aufgebracht werden. Die Fig. 5J ist eine Draufsicht der Struktur gemäß Fig. 5I. Damit ist die MESFET- Herstellung abgeschlossen.
  • Bei dem auf diese Weise gebildeten MESFET wird eine einzige Schicht sowohl zur Ausbildung der Steuerelektrode 20 als auch der Drainelektrode 14a verwendet, um das Potential der den Rückgateeffekt unterdrückenden Schicht 18 auf das Drainpotential einzustellen. Aus diesem Grund verläuft die ID - VD- Kennlinie im Bereich der Abschnürspannung glatt, wie aus der Fig. 6 zu ersehen ist, während bei dem dem Stand der Technik entsprechenden MESFET das Schwingungsphänomen im Bereich der Abschnürspannung auftritt, wie in der Fig. 3 gezeigt.
  • In dem so aufgebauten MESFET wird nur ein geringer Rückgateeffekt beobachtet. Des weiteren können gemäß der vorliegenden Erfindung MESFET's im selben und in verschiedenen Wafern unter einer so präzisen Überwachung bzw. Steuerung ausgebildet werden, daß die Schwellenspannungen Vth der FET's im wesentlichen gleichmäßige Werte aufweisen.
  • Der in Zusammenhang mit der der dem Stand der Technik zugehörigen Veröffentlichung genannte Artikel erläutert, daß das für den GaAs-MESFET unvermeidliche Schwingungsphänomen auf instabile Elektronenhaftung durch eine große Barriere (z.B. EL-2) zurückzuführen ist, die in der Schnittstelle zwischen dem Kanal und dem Halbleitersubstrat vorliegt. Die genaue Ursache für das Schwingungsphänomen ist allerdings noch unbekannt. In der obengenannten Ausführungsform ist das Potential der den Rückgateeffekt unterdrückenden Schicht unterhalb der Kanalschicht fest auf das Drainelektrodenpotential eingestellt, wie bereits angegeben. Deshalb ist das im Bereich der Abschnürspannung des FET gemäß dem Stand der Technik beobachtete Schwingungsphänomen beseitigt. Des weiteren hat die vorliegende Erfindung das Problem erfolgreich gelöst, daß dann, wenn eine Anzahl von FET's in ein oder mehrere Wafer integriert sind, die Elektroden der FET's einen in der Nähe und um die Elektroden herum angeordneten FET nachteilig beeinflussen.
  • Obwohl die vorliegende Erfindung auf den N-Kanal-MESFET in der obigen Ausführungsform angewendet ist, kann sie ebenso auf den P-Kanal-MESFET angewendet werden. In diesem Fall ist der Leitfähigkeitstyp des verwendeten Dotierungsstoffes entgegengesetzt demjenigen des N-Kanal-MESFET. Exakter ausgedrückt bedeutet dies, das anstelle von Bor, B, Arsen, As, oder Phosphor, P, verwendet wird.
  • Wie in den Fig. 7A und 7B gezeigt, kann die Steuerelektrode 20 mit der Sourceelektrode 14b und nicht mit der Drainelektrode 14a verbunden werden. An die Steuerelektrode 20 wird ein geeignetes Potential angelegt. Die Steuerelektrode 20 kann, wie in den Fig. 8A und 8B gezeigt, mit der Gateelektrode 15 verbunden werden.
  • Wie oben beschrieben, ist die den Rückgateeffekt unterdrückende Schicht, die mit dem Dotierungsstoff dotiert ist, dessen Leitfähigkeit derjenigen der Kanalschicht entgegengesetzt ist, unterhalb der Kanalschicht ausgebildet. Das Potential der den Rückgateeffekt unterdrückenden Schicht ist über die hochdotierte Leiterbahnschicht und das in ohmschen Kontakt mit der Leiterbahnschicht stehende Steuergate auf einem gewünschten Potential fest eingestellt. Dank dieses Merkmals kann das Problem des Rückgate- oder Seitengateeffekts erfolgreich beseitigt werden, daß bei den FET's gemäß dem Stand der Technik das unvermeidliche Problem ist. Des weiteren kann auch das bei der ID - VD-Kennlinie des dem Stand der Technik entsprechenden FET in der Nähe der Abschnürspannung beobachtete Schwingungsphänomen so weit unterdrückt werden, daß es vernachlässigbar ist. Außerdem kann eine Anzahl von FET's in einem oder mehreren Wafern mit im wesentlichen gleichmäßigen Werten ihrer Schwellenspannungen Vth ausgebildet werden.

Claims (3)

1. Halbleiterbauelement, das folgendes umfaßt:
eine Kanalschicht (17) eines ersten Leitfähigkeitstyps, eine im Oberflächenbereich eines Verbindungs-Halbleitersubstrats (13) ausgebildete Sourceschicht (16a) und eine Drainschicht (16b), wobei die Source- und Drainzonen (16a, 16b) eine hohe Dotierungsstoffkonzentration aufweisen und vom ersten Leitfähigkeitstyp sind, und wobei die Kanalschicht (17) zwischen der Soruce- und Drainschicht (16a, 16b) angeordnet ist;
eine auf dem Substrat (13) ausgebildete Gateelektrode (15), wobei die Gatelektrode (15) zusammen mit der Kanalschicht (17) eine Schottky-Barriere bildet;
in ohmschen Kontakt mit den Source- und Drainschichten (16a, 16b) stehende Source- und Drainelektroden (14a, 14b), und
eine erste Halbleiterschicht (18) eines zweiten dem ersten Leitfähigkeitstyp entgegegengesetzten Leitfähigkeitstyps, wobei diese erste Halbleiterschicht (18) unmittelbar unterhalb der Kanalschicht (17) ausgebildet und mit einem Dotierungsstoff dotiert ist;
gekennzeichnet durch
eine zweite hochdotierte Halbleiterschicht (19) des zweiten Leitfähigkeitstyps, wobei die zweite Halbleiterschicht (19) im Oberflächenbereich des Substrats (13) ausgebildet ist; und
eine auf dem Substrat (13) ausgebildete Steuerelektrode (20), wobei diese Steuerelektrode (20) entweder mit der Drainelektrode (14b), der Sourceelektrode (14a) oder der Gateelektrode (15) verbunden ist und über die zweite Halbleiterschicht (19) in ohmschen Kontakt mit der ersten Halbleiterschicht (18) steht.
2. Halbleiter-Bauelemente gemäß Anspruch 1, dadurch gekennzeichnet, daß sich die Steuerelektrode (20) in der Nähe der Drainelektrode (14a) befindet.
3. Halbleiter-Bauelemente gemäß Anspruch 1, dadurch gekennzeichnet, daß sich die Steuerelektrode (20) in der Nähe der Sourceelektrode (14a) befindet.
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