DE69106570T2 - Dynamische Schaltungsanordnung zur Fehlermaskierung in einem System mit Verdoppelung des digitalen Kanals. - Google Patents

Description

• Die Erfindung betrifft eine dynamische Schaltungsanordnung für Signale auf zwei digitalen Übertragungskanäien für jeweils ein Datenpaket TRA bzw. TRB in einem digitalen Informationsblock-Übertragungssystem, wobei diese Pakete dieselbe Information übertragen, aber unterschiedliche Verzögerungen an den jeweiligen Eingängen BA, BB aufweisen und wobei die Anordnung pro Kanal einen einstellbaren Verzögerungsspeicher zwischen dem Eingang BA (oder BB) und einem Zwischenanschluß BA, bzw. BB, umfaßt, bestehend aus einem Umschaltanschluß und Steuermitteln für die einstellbaren Verzögerungsspeicher zum Resynchronisieren der zwei Signale an den Zwischenanschlüssen.
• Jedes digitale Übertragungssystem kann durch eine Vielzahl von Ursachen gestört werden, zum Beispiel durch einen Fehler des Übertragungsmediums (z.B. Richtfunkstrecke), Rauschen im Übertragungskanal, Funkstörung oder Ausfälle. Diese Störungen schlagen sich - vom Standpunkt des Benutzers - durch eine Fehlerrate auf den digitalen Durchsatz und durch Unterbrechungszeiten nieder. Wenn die Kosten für den digitalen Durchsatz nicht zu hoch sind, vor allem in terrestrischen Kommunikationsnetzen, besteht eine einfache bekannte Lösung, um diesen Nachteil abzumildern, in der Verdoppelung des zu übertragenden Signals, der Übertragung des Signals über zwei separate Kanäle (Leitungen) und der Auswahl des besseren der zwei Signale für den Empfang. Die vorliegende Erfindung ist in diesen Kontext der Verdoppelung des digitalen Kanals einzuordnen.
• Einfache, auf diesem Prinzip basierende Systeme gibt es bereits in den Fernmeldenetzen; damit läßt sich die Gefahr der Trennung einer Verbindung bei einem Ausfall eines der beiden Kanäle erheblich verringern, und sie eignen sich für automatische Rettungssysteme über redundante Sendemittel, jedoch reduzieren sie allgemein nicht die Fehlerrate der gewählten Verbindung. In den einfachen Rettungssystemen erfolgt die Umschaltung von einem digitalen Kanalsignal auf das andere ohne Schutz und löst im allgemeinen ein Paket von Fehlern durch Ausfall des Taktgebers, Bilds usw. aus. Dies kommt daher, daß die beiden empfangenen Signale von Sendemitteln getrennt übermittelt wurden und zeitversetzt ankommen.
• Infolgedessen besteht ein erstes technisches Problem, das zu lösen ist, um die dynamische Umschaltung des Signals korrekt vorzunehmen, in der Resynchronisierung der beiden empfangenen Signale. Unter diesen Umständen wird es möglich, von einem Datenpaketsignal TRA auf ein Signal TRB so oft wie nötig in Abhängigkeit von den jeweiligen Fehlern in jedem Paket umzuschalten, ohne Gefahr zu laufen, daß die Übertragung schlechter wird, und den maximal fehlerfreien Zeitraum jedes digitalen Kanals zu nutzen. Das Problem der Resynchronisierung der Signale kann auf bekannte Weise gelöst werden, indem eine Gegenkopplungsschleife zwischen den Steuerausund -eingang einer einstellbaren Verzögerungsschaltung, die in einen ersten Informationskanal integriert ist, aufgebaut wird, wobei ein Steuerkreis, der außerdem die auf einem zweiten Kanal vorhandene und zeitversetzte Information empfängt, in die Schleife geschaltet ist.
• Das zweite technische Problem, das mit dem ersten erwähnten Problem zusammenhängt, ist die Fehlerdetektierung in den beiden digitalen Kanälen und die Steuerung des Schalters in Abhängigkeit von diesen Fehlern. Diese Fehlerdetektierung erfolgt auf bekannte Weise nach Resynchronisierung der Signale, wie beispielsweise in der Patentanmeldung DE-A- 38 00 977 beschrieben. In diesem Dokument indessen befaßt man sich mit einem einfachen Fall, wo es keine Unterscheidung zwischen Fehlerniveaus unterschiedlichen Schweregrads gibt und wo die Wahrscheinlichkeit des gleichzeitigen Auftretens von Fehlern in den Bits auf beiden Übertragungswegen vernachlässigt wird, was die Steuerung des Schalters beträchtlich vereinfacht.
• Die Erfindung hat zur Aufgabe, die beiden obengenannten technischen Probleme auf andere Weise und mit einer stärkeren Unterscheidung von Fehlern auf den beiden digitalen Kanälen zu lösen, wobei zwei Fehler, die gleichzeitig auftreten und außerdem verschiedene Schweregrade haben können, berücksichtigt werden. Erfindungsgemäß ist die Lösung des zweiten technischen Problems nicht von der vorherigen Lösung des ersten, oben erwähnten Problems nach dem Stand der Technik abhängig, in dem Sinne, daß der Fehlervergleich vor dem Synchronisieren erfolgt, was gegenüber dem bekannten Stand der Technik den Vorteil bietet, daß das gleiche Verzögerungsglied sowohl für die Funktion der Resynchronisierung der Signale als auch für die Funktion der für die Fehlermaskierung entsprechend der Umschaltung eines digitalen Kanals auf den anderen erforderlichen Verzögerung verwendet werden kann. Dieses Ziel wird erreicht, und die Nachteile der Anordnung nach dem Stand der Technik werden aufgrund der Tatsache abgemildert, daß die eingangs erwähnte Schaltungsanordnung unter anderem folgendes umfaßt:
• - Mittel zur Fehlermaskierung zwischen den Eingangsanschlüssen BA,BB und einem Schaltersteuerungsanschluß mit mindestens folgenden Elementen:
• - einem Detektor für Fehler unterschiedlicher Schweregrade pro Kanal;
• - einem Prioritätsverschlüssler, der ständig die Fehler in beiden Kanäien unter Berücksichtigung ihres Schweregrads vergleicht,
• - einem Flipflop RS, der vom Prioritätsverschlüssler gesteuert wird und den Schalter so steuert, daß das Ausgangssignal SO der Anordnung am gemeinsamen Ausgang des Schalters das Datenpaket mit der besseren Qualität der beiden digitalen Kanäle weiterleitet.
• Das Hauptmerkmal der erfindungsgemäßen Anordnung beruht auf der Tatsache, daß die Detektierung von Fehlern in den Datenpaketen TRA und TRB vor der Resynchronisierung zwischen den entsprechenden Informationsblöcken stattfindet. Man kann erkennen, daß trotz dieser Besonderheit der Anordnung die Umschaltung auf den einen oder anderen Umschaltanschluß für die Datenpakete TRA', TRB' die gewünschte Fehlermaskierung ausführt, insbesondere die Maskierung nicht in beiden Blöcken gleichzeitig auftretender Fehler, wobei diese Annahme bereits einschränkender ist als beim oben zitierten Stand der Technik. Dagegen stellt sich im Fall von Fehlern, die um ein Zeitintervall verschoben sind, das kürzer ist als die Verzögerungszeit Δt eines Blocksignals im Vergleich zum anderen am Eingang der Anordnung, das zusätzliche Problem, daß die Umschaltung um eine Zeit verzögert werden muß, die mindestens gleich dem Wert Δt ist, der der Phasenverschiebung entspricht, wie nachstehend in der ausführlichen Beschreibung erläutert.
• Zur Lösung dieses zusätzlichen Problems ist eine bevorzugte Ausführungsform der Erfindung von Bedeutung, die dadurch gekennzeichnet ist, daß die Mittel zur Fehlermaskierung unter anderem für jeden der digitalen Kanäle einen Fehlerspeicher umfassen, der zwischen dem Fehlerdetektor und dem Prioritätsverschlüssler angeordnet ist und von Mitteln zur zeitlichen Verzögerung des Fehlerendes gesteuert wird, um die Fehleranzeige am Prioritätsverschlüssler über die gesamte Dauer des Durchlaufs des Fehlers durch den Verzögerungsspeicher aufrechtzuerhalten.
• Vorzugsweise bestehen die Fehlerende-Verzögerungsmittel dieser letzteren Ausführungsform aus:
• - einem Fehlerendedetektor, der mit dem Ausgang des Fehlerdetektors mit inkrementierenden Ausgängen verbunden ist,
• - einem Datumzahler, dessen Ausgangssignal EDATE gleichzeitig
• - einem separaten Datumspeicher
• - und einem dem einstellbaren Verzögerungsspeicher zugeordneten Datumspeicher zugeführt wird,
• - und einem Komparator, der für jeden Informationsblock die Ausgangssignale des separaten Datumspeichers und das Ausgangssignal SDATE des zugeordneten Datumspeichers vergleicht und dem Fehlerspeicher separate Steuersignale zuführt.
• Damit wird eine korrekte Umschaltung des Schalters möglich, wobei für jeden Block TRA, TRB ein einziger einstellbarer Verzögerungsspeicher eingesetzt wird. Vorzugsweise bestehen die beiden einstellbaren Verzögerungsspeicher, wie nachstehend beschrieben, aus einem gemeinsamen Doppelspeicher mit zyklischer Adressierung, worin jeder Speicherplatz einen Block des Pakets TRA und einen Block des Pakets TRB, die im Datenpaket gleichrangig sind, enthält und wobei die Adressierung beim Schreiben durch zwei getrennte Schreibzähler, die jeweils auf jedes Synchronisiersignal hin getaktet werden, und beim Lesen anhand eines Lesezählers für jeden Speicherplatz, der Bestandteil eines von einem Phasenvergleicher gesteuerten Steuerelements ist, erfolgt.
• Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
• Figur 1 ein Blockschaltbild einer Anordnung zur Synchronisierung von Signalen;
• Figur 2 das allgemeine Blockschaltbild der erfindungsgemäßen dynamischen Schaltungsanordnung;
• Figur 3 ein Impulsdiagramm zur Verdeutlichung der Funktionsweise der dynamischen Schaltungsanordnung der Figur 2;
• Figur 4 das detaillierte Blockschaltbild einer bevorzugten Ausführungsform der erfindungsgemäßen dynamischen Schaltungsanordnung;
• Figur 5 ein Impulsdiagramm zur Verdeutlichung der Funktionsweise der Anordnung der Figur 2.
• Figur 1 zeigt zwei digitale Kanäle (oder Leitungen) 1 und 2, die die Blocksignale TRA und TRB, welche die gleiche Information enthalten, aber unterschiedlich stark verzögert sind, an die Eingänge BA, BB übertragen. Beispielsweise geht es um die Festlegung von Entwürfen für ein System zur zeitverteilten Fernsprechübertragung mit 2048 kb/s, wobei jedes Datenpaket 32 Fernsprechleitungen aufgrund einer mit 8 Bits codierten Abtastung pro Kanal umfaßt, d.h. die Pakete haben 256 Bits. Die vorgesehene maximale Phasenverschiebung zwischen den Signalen TRA und TRB ist groß und kann mehrere hundert Pakete betragen. Im betrachteten Zahlenbeispiel entspricht diese maximale Phasenverschiebung beispielsweise 256 Paketen, d.h. 65536 Bits.
• Auf die bekannte Art und Weise hat das Paketsignal in regelmäßigen zeitlichen Abständen freie Bits, die insbesondere zum Weiterleiten von Zusatzinformationen verwendet werden können. Eines dieser Bits dient zum Erzeugen eines Steuerpaketsignals mit niedriger Frequenz, dessen Periode T mindestens dem Zweifachen der maximalen Phasenverschiebung, ausgedrückt in Bitzeit (TBI), entspricht. Im vorgenannten Block mit 2048 kb/s ist die Frequenz des Steuerpaketsignals zum Beispiel 15 Hz.
• Jedes Signal TRA, TRB wird einerseits an ein separates Paketvertiegelungsmittel 3, 4 und an gemeinsame einstellbare Verzögerungsmittel 5, die aus einem Doppelspeicher bestehen, angelegt. Vorzugsweise besteht der Speicher 5 aus einem als statisches RAM ausgeführten zyklischen Speicher mit zweifachem Zugriff.
• Jedes Paketverriegelungsmittel 3, 4 konventioneller Bauart ist so aufgebaut, daß es im Blocksignal das Motiv des niederfrequenten Steuerpakets detektiert, um sich auf dieses Motiv hin zu verriegeln und ein Signal zum Synchronisieren des Blocks SYA, SYB in Form eines um 90º phasenverschobenen Signals der Periode T zu liefern.
• Jedes Signal SYA, SYB wird an einen Zähler 7, 8 angelegt, und diese beiden Signale werden außerdem an einen Phasenvergleicher 9 angelegt. Um das Schema zu vervollständigen, legt der Phasenvergleicher 9 ein Impulssignal SYC der Periode T an ein Steuerelement 11 an, das sich in einen Lesezähler 12 und einen Koinzidenzdetektor 13 aufgliedert, wobei der letztere das Signal SYC und ein Synchronisiersignal SYD der Periode T vom Zähler 12 erhäit und im Fall einer Nichtkoinzidenz der Phase dieser beiden Signale ein Rücksetzsignal SR über eine Leitung 14 an den Zähler 12 anlegt. Die Zyklenzähler 7, 8 bzw. 12 werden zum Adressieren beim Schreiben bzw. Lesen des Speichers 5 über einen Adreßbus 15, 16 zum Schreiben und einen Bus 17 zum Lesen verwendet. Ein Taktgeber 18 legt ein Taktsignal H mit der Frequenz der Datenbits (der Periode TBI) an alle Schaltungen der Figur 1 an (wobei die Verbindung zu diesen Schaltungen absichtlich weggelassen wurde, um die Zeichnung nicht zu überladen). Im Speicher 5 wird das Taktsignal H oder vorzugsweise ein abgeleitetes Signal H' mit der Frequenz 1/TBL der Bytes oder Datenpakete, die aus Datenblocks bestehen, zum Schreiben und Lesen von Datenblocks verwendet. Jeder Schreibzähler wird auf das Synchronisiersignal SYA, SYB hin verriegelt, wobei sein höchstwertiges Bit (beispielsweise der Wertigkeit 16) bei der Frequenz 1/T und sein niederwertigstes Bit bei der Frequenz der Datenbits (Signal H) aktiviert wird. Zum Adressieren beim Schreiben und Lesen kann man alle signifikanten Bits der Zähler, wie beispielsweise die oben beschriebenen, verwenden; in diesem Fall ist die Kapazität des Speichers 5 gleich der in einer Periode T des Steuerpaketsignals enthaltenen Datenbits. Vorteilhafterweise wird das höchstwertige Bit nicht zum Adressieren verwendet, wodurch die Kapazität des Speichers 5 auf die Hälfte der im vorherigen Satz genannten Zahl gesenkt werden kann. Jeder Platz 19 des Speichers ist doppelt und enthält direkt vor dem Lesen einen Block TRA und einen Block TRB, wobei diese beiden Blocks während der durch die Steuerpaketsignale, die sich in TRA und TRB entsprechen, festgelegten Zeit gleichrangig sind und daher die gleiche Information, abgesehen von Übertragungsfehlern, weiterleiten. Das Lesen jedes Speicherplatzes legt an zwei Ausgänge BA', BB' streng synchrone Blocksignale TRA', TRB' an. In einem vom Signal H' gesteuerten bestimmten Augenblick to adressieren der Adreßbus 15 und 16 Speicherplätze, für die der Wertunterschied signifikant für die zwischen den Blöcken TRA und TRB zu kompensierende Zeitverzögerung Δt ist. In diesem Augenblick t0 adressiert der Adreßbus 17 einen Speicherplatz, dessen Wertigkeit selbst gegenüber dem Speichern des starker verzögerten Datensignals um eine vorherbestimmte Anzahl von Blocks M x TBL verschoben ist, wobei M eine ganze Zahl ist, die abhängig von der geplanten Anwendung so niedrig wie möglich gewählt wird. Diese Funktion zum Steuern des Lesezahlers 12 gegenüber den Schreibzählern 7 und 8 erhält man mit Hilfe des Phasenvergleichers 9 und des Koinzidenzdetektors 13. Der Phasenvergleicher führt eine doppelte Funktion aus, und zwar bestimmt er erstens, welches der beiden Paketsynchronisiersignale SYA und SYB, die er empfängt, am spätestens ankommt. Hierzu hat er ein Statusmodul (ohne Abbildung)' das je nachdem, ob SYA gegenüber SYB oder SYB gegenüber SYA verzögert ist, einen Wert logisch "1" bzw. " 0" oder "0" bzw. "1" ausgibt. Die zweite Funktion ist eine Auswahlfunktion, die einfach mittels eines nicht abgebildeten Ein-/Ausschalters, der vom Ausgangssignal des Statusmoduls gesteuert wird, realisiert werden kann. Die Umschaltanschlüsse empfangen jeweils ein vom Signal SYA bzw. SYB abgeleitetes Signal in Form eines Impulssignals derselben Periode (T) durch eine kurzzeitige Erzeugung eines monostabilen Impulses durch die Anstiegsflanke oder vorzugsweise durch die Abfallflanke des um 90º phasenverschobenen Signals, das er empfähgt (SYA oder SYB). Der Schalter erzeugt nun ein Impulssignal SYC, das je nach dem logischen Wert am Ausgang des Statusmoduls das umgeformte Signal SYA or SYB (das am stärksten verzögerte) ist.
• Im Lesesteuerelement 11 empfängt der Koinzidenzdetektor 13 das Signal SYC und das Signal SYD vom Lesezähler 12. Das Signal SYD, das auf den Zählzyklus des Lesezählers mit einer vorherbestimmten Verzögerung nahe bei der Dauer M x TBL synchronisiert ist, hat ein niedriges Periodenverhäitnis weit unter 0,5 und die Form eines Impulssignals gleicher Periode (T) wie SYC, jedoch ist seine Impulsdauer länger als die von SYC. Wenn der Impuls von SYC während der Impulsdauer von SYD auftritt, arbeitet die Synchronisiereinrichtung auf herkömmliche Weise wie oben beschrieben. Die Differenz der Impulsbreite wird so gesteuert, daß der maximale Abstand (in der Größenordnung von mehreren zehn Bits), der zwischen dem Taktsignal H und den verschiedenen, in der Anordnung vorhandenen Signalen, insbesondere zwischen den Signalen SYC und SYD, auftreten kann, absorbiert werden kann. Wenn dagegen die Impulse von SYC und SYD zeitlich nicht zusammenfallen, wie dies beispielsweise beim Einschalten der Fall ist, wird ein Rücksetzsignal SR in Form eines Signals logisch "1" oder "0" an den Rücksetzeingang (RESET) des Zählers 12 übertragen, wodurch der Impuls von SYD auf den von SYC abgestimmt und gleichzeitig das Zählen der Leseadressen mit ihrem Nennwert wiederaufgenommen wird, wobei selbstverständlich der Zähler 12 so aufgebaut ist, daß er die optimale Verschiebung zwischen den Lese- und Schreibadressen erzeugt, wenn die Signale SYC und SYD im wesentlichen in Phase zueinander sind. Der Aufbau und die Anordnung der Schaltungen 12 und 13 und des Speichers 5 zur Ausführung der oben beschriebenen einfachen Funktionen sind dem Fachmann bekannt.
• Durch einfache vorherige relative Verriegelung zwischen dem Lesezyklus und dem Aussenden des Signals SYD ist es auf diese Weise möglich, den Wert von M von einem Minimalwert, der gerade noch zur genauen Resynchronisierung der Signale TRA, TRB auf synchrone Signale TRA', TRB' erforderlich ist, bis zu einem Wert zu regeln, der eine zusätzliche feste Verzögerung TF der Signale TRA', TRB' gegenüber den Signalen TRA, TRB hinzufügt, und dies, ohne an der Struktur oder der Funktion der Anordnung der Figur 1 irgendetwas zu verändern.
• Zur Fehlermaskierung durch eine dynamische Schaltung ist es in jedem Fall erforderlich, die vorgenannte feste Verzögerung TF einzuführen. Diese feste Verzögerung ist in diesem Fall mindestens gleich der Übertragungsdauer eines Datenblocks, weil dieser Block zuerst vollständig empfangen sein muß, ehe man etwas über seine Gültigkeit aussagen kann, wobei diese Dauer um die zum Erkennen des Fehlers im fehlerhaften Block und zum Steuern des Schalters erforderliche Zeit TC verlängert wird, d.h.:
• TF > TBL + TC
• Weil die Zeit TC nahe bei TBL liegt, wählt man in der Praxis den Minimalwert als Wert der festen Verzögerung TF:
• TFmin = 2 TBL
• Figur 2 zeigt die Eingänge BA und BB, die die gleichen digitalen Informationspaketsignale TRA und TRB wie in Figur 1 weiterleiten. Die Synchronisieranordnung besteht aus zwei einstellbaren Verzögerungsspeichern 61, 62, die von Resynchronisiersteuermitteln 63 gesteuert werden. Diese Resynchronisierung kann durch jedes bekannte Mittel erfolgen, beispielsweise durch Phasenregelung der Speicher 61 und 62, so daß man die gleichphasigen Signale TRA' und TRB' an den Anschlüssen BA' und BB' erhält, die in dem Fall die Umschaltanschlüsse eines Schalters 64 sind, an dessen gemeinsamem Ausgang CO das Ausgangssignal (SO) der erfindungsgemäßen dynamischen Schaltungsanordnung anliegt. Als Synchronisiereinrichtung ist bevorzugt die oben unter Bezug auf Figur 1 beschriebene Anordnung zu verwenden.
• Jedes Blocksignal wird ab seinem jeweiligen Eingang einem Mehrfach- Fehlerdetektor mit mehreren Schweregraden 65-1, ..., 65-i, ..., 65-n (bzw. 66-1, ..., 66-i, ..., 66-n) zugeführt. Jeder Einfach-Fehlerdetektor bekannter Art empfängt das Signal TRA (bzw. TRB) und ist so aufgebaut, daß er im Inneren jedes Paketblocks eine bestimmte Fehlerart eines bestimmten Schweregrads detektiert und ein Fehlersignal' beispielsweise logisch "1" bei einem Fehler im geprüften Block und "0" im gegenteiligen Fall, erzeugt. Diese logischen Fehlersignale haben die Bezugszeichen DA(1), ..., DA(i), ..., DA(n) (bzw. DB(1), ..., DB(i), ..., DB(n)), wobei die Indizes vom niedrigsten bis zum höchsten Schweregrad ansteigen. Der Schweregrad 1 ist ein Fehler, der einer Fehlerrate entspricht, und wird mit einem CRC-Code, beispielsweise dem Code CRC4, detektiert; bei einem höheren Schweregrad (i) wird ein Fehler in einem Paketverriegelungswort detektiert. Beim höchsten Schweregrad n wird das Signal unterbrochen; in diesem Fall ist das Fehlersignal am Ausgang des Detektors der Ordnung n während der gesamten Dauer der Unterbrechung selbsthaltend. Die Fehlersignale DA(i) (bzw. DB(i)) werden einem Prioritätsverschlüssler 67 zugeführt. Dieser Prioritätsverschlüssler in einfacher Ausführung, die dem Fachmann bekannt ist, wirkt wie ein Teilvergleicher durch Vergleichen von homologen Fehlereingangssignalen vom höchsten bis zum niedrigsten Schweregrad, wobei dieser Vergleich beendet wird, wenn für einen der Schweregrade entgegengesetzte logische Werte erscheinen. In anderen Worten: der Vergleich beginnt beim Grad n und wird von einem Schweregrad i bis zu knapp unter i-1 fortgesetzt, solange detektiert wird, daß die logischen Signale, von denen jeweils zwei miteinander verglichen werden, denselben Wert logisch "0" und "0" (kein Fehler in keinem der zwei Blocks des betrachteten Schweregrads) oder "1" und "1" (ein Fehler in jedem der zwei Blocks des betrachteten Schweregrads) haben. Der Prioriätsverschlüssler 67 hat zwei Ausgänge 67-A und 67-B, die mit den Eingängen R bzw. S eines Flipflops R-S verbunden sind, dessen Ausgang Q den Schalter 64 steuert. Die logischen Werte, die an den Ausgängen 67-A und 67-B erscheinen, sind beispielsweise Kehrwerte des ersten Paars von entgegengesetzten Werten, die am Eingang während des Vergleichs detektiert werden, der ständig sequentiell in der Erscheinungsfolge der Datenblocks durchgeführt wird. Üblicherweise nimmt man an, daß das Erscheinen einer "1" am Eingang R ("0" an S) zum Kippen oder Halten (Zwangsbetätigung) des Schalters am Anschluß BA' führt, wie Figur 2 zeigt, und daß das Erscheinen einer "1" am Eingang S ("0" an R) zur Zwangsbetätigung des Schalters am Anschluß BB' führt. Unter diesen Umständen hat der Prioritätsverschlüssler 67 für zwei benachbarte Schweregrade i und i-1 folgende Wahrheitstabelle: SCHWEREGRAD UMSCHALTUNG Eingang Umschalt.
• In der Wahrheitstabelle bezeichnet X unterschiedslos den Wert logisch "1" oder "0" und Qo den vorhergehenden Zustand des Schalters, und hat zur Folge, daß der Vergleich nicht bis zur unteren Stufe durchgeführt werden darf. Es ist zu erkennen, daß diese Wahrheitstabelle in der dynamischen Funktion nicht alle möglichen logischen Zustände der Elemente 67, 68 und 64 zusammen berücksichtigt und dennoch ausreicht, um die Funktion dieser Untergruppe zu erläutern und dem Fachmann deren Realisierung zu ermöglichen. Insbesondere die Angabe BB' oder BA' in der Spalte "Umschaltung" bedeutet nur, daß der Schalter an diesem Anschluß kippt, wenn der letztere während des Vergleichs des vorhergehenden Blocks auf den anderen Anschluß (BA' oder BB') geschaltet war. Außerdem bedeutet die Angabe Q (i-2), daß der Vergleich auf der Stufe i-2 fortgesetzt werden muß.
• In der Anordnung der Figur 2 bildet die aus den Fehlerdetektoren für mehrere Schweregrade, dem Prioritätsverschlüssler und dem Flipflop RS bestehende Einheit Fehlermaskierungsmittel für mehrere Schweregrade. Damit erhält man am Ausgang SO ein Paketsignal, das qualitativ besser als das Signal TRA oder TRB ist, wie im folgenden unter Bezugnahme auf Figur 3 beschrieben wird. In dieser Figur sind die Signale TRA, TRB, SO und die Stellung des Schalters 64 (Anschluß BA' oder BB') dargestellt. Angesichts des gewählten Zeitmaßstabs ist die Größe eines Blocks sehr gering, und die Verzögerung beim Umschalten auf das eine oder andere Datenpaket TRA und TRB von weniger als 2 x TBL kann als vernachlässigbar betrachtet werden. Hingegen wurde die Verzögerung des Paketsignals mit der geringsten Verzögerung (in diesem Fall Verzögerung TA des Signals TRA), das in den Speichern 5, 61 oder 62 mit der festen Verzögerung TF festgelegt ist, auf einen ausreichend hohen Wert in der Größenordnung von mehreren 10&sub1; x der Dauer TBL festgelegt, um die Figur besser verständlich zu machen. Die Verzögerung TA stellt die Durchlaufzeit des Signals TRA durch den Speicher 61 (oder 5) dar, die Verzögerung TB ist die Durchlaufzeit durch den Speicher 62 (oder 5)' und die Zeit Δt, die für die Phasenverschiebung zwischen TRA und TRB steht, ist gleich TB-TA. Auch hier wurde in der Absicht, die Zeichnung klarer zu machen, angenommen, daß es sich immer um denselben Fehlertyp handelt, der im Signal TRA bzw. TRB erscheint; dies tut der Allgemeingültigkeit der Patentschrift keinen Abbruch angesichts der perfekten Symmetrie der Struktur und Funktion der Anordnung. Beim Signal TRA handelt es sich beispielsweise um eine unbestimmte Fehlerrate, die mit einem CRC-Code detektiert wird, welcher unter dem Begriff "4 fehlerhafte CRC-Blocks", d.h. Fehler des Typs DA(1) bekannt ist. Beim Signal TRB sind die Fehler schwerwiegender, weniger häufig, wobei die Übertragung in diesem Fall durch Paketsynchronisierverluste gestört wird. Dieser zweite Fehlertyp wird beispielsweise mit DB(4) bezeichnet. Man erkennt, daß in der überwiegenden Mehrzahl der Fälle die Fehler im einen oder anderen digitalen Kanal im Signal SO aufgrund der oben beschriebenen Vorgänge maskiert sind. Erscheint ein Fehler gleichzeitig in den beiden Kanälen, wie in der Mitte der Figur 3 gezeigt, ist der schwerste Fehler maskiert. Es liegt dennoch ein unerwünschter Fall vor, der in der Figur rechts dargestellt ist, bei dem angesichts von zwei Fehlern, die zwar nicht gleichzeitig, aber zeitlich nahe genug beieinander auftreten, der schwerere Fehler maskiert wird. Dies kommt daher, daß der Fehler des Typs DA(1) die Umschaltung auf den Anschluß BB' direkt vor dem Zeitpunkt veranlaßt, zu dem der Fehler des Typs DB(4) aus dem Speicher 62 (oder 5) ausgegeben wird, und allgemeiner gesagt, rührt dies vom Vorhandensein der Durchlaufzeit TB her. Eine zweite Ausführungsform der in Figur 2 dargestellten dynamischen Schaltungsanordnung, die eine Perfektionierung dieser Anordnung darstellt, um den vorgenannten unerwünschten Fall zu beseitigen, wird nachstehend unter Bezugnahme auf die Figuren 4 und 5 beschrieben.
• In Figur 4 sind die meisten Elemente der Figur 2 mit den gleichen Bezugszeichen dargestellt. Die Anordnung der Figur 4 bewirkt eine Verzögerung des Fehlerendes. Hierzu umfassen die Fehlermaskierungsmittel überdies einem jedem Fehlerdetektor zugeordneten Fehlerspeicher. Figur 4 zeigt zusätzlich zum Teil der gemeinsamen Aufbereitung der Signale TRA und TRB den Teil der Aufbereitung des Signals TRA, wobei der sich auf das Signal TRB beziehende Teil, der mit dem letzteren absolut symmetrisch hinsichtlich Struktur und Funktion ist, nicht dargestellt ist. Der Fehlerspeicher für das Signal TRA besteht aus Flipflops R-S, 71-1, ..., 71-i, ..., 71-n, die jeweils an ihrem Eingang S( SET) die entsprechend Ausgangssignale DA(1), ..., DA(i), ..., DA(n) der Fehlerdetektoren 65-1, ..., 65-i, ..., 65-n empfangen und deren Ausgänge (Ausgänge Q der Flipflops R-S) mit den gleichrangigen Eingängen des Prioritätsverschlüsslers 67 verbunden sind. Der Fehlerspeicher empfängt ein Steuersignal an jedem Eingang R (RESET) des Flipflops R-S, das von den Verzögerungsmitteln für das Fehlerende stammt. Diese Verzögerungsmittel bestehen im wesentlichen aus:
• - einem Fehlerendedetektor 73-1, ..., 73-i, ..., 73-n, der die logischen Fehlersignale DA(1), ..., DA(i) DA(n) empfängt,
• - einem Datumzähler 75,
• - einem separaten Datenspeicher 77-1, ..., 77-i, ..., 77-n, dessen Eingänge jeweils über die logischen UND-Gatter 78 mit den Eingängen des separaten Datenspeichers verbunden sind, einem zugeordneten Datenspeicher 79, der mit dem einstellbaren Verzögerungsspeicher 61 (bzw. 5) gekoppelt ist, und
• - einem Komparator 81-1, ..., 81-i, ..., 81-n, der an den ersten Eingängen die Ausgangssignale des separaten Datenspeichers 77 empfangt. Die Anordnung arbeitet sequentiell mit der Übertragungsfrequenz der Datenblocks 1/TBL.
• Die Ausgangssignale des Fehlerendedetektors inkrementieren über eine ODER-Gatterschaltung 82 den Datumzähler 75 um eine Einheit im Augenblick TE, der das Ende eines Fehlers DA(j) markiert, weichen Schweregrad j dieser auch immer hat, wobei dieser Augenblick mehrere Blockzeiten TBL später nach dem Auftreten des betrachteten Fehlers erscheint. Der Stand des Zählers nach dem Inkrementieren, EDATE genannt, am Ausgang des Zählers berücksichtigt jedes Datum TE des Fehlerendes.
• Das Signal EDATE wird ständig dem separaten Datenspeicher 77 über eines der logischen Gatter 78 zugeführt. Jedes Fehlerendedatum wird so durch Abspeichern des Zählerstands im Teil j des vom betrachteten Fehler DA(j) betroffenen separaten Datenspeichers in jedem Augenblick TE gespeichert. Gleichzeitig wird derselbe Zählerstand (das gleiche Datum) im zugeordneten Datumspeicher (79) im selben Speicherplatz wie der mit dem Ende des Fehlers DA(j) zusammenfallende Informationsblock und in den folgenden Speicherplätzen gespeichert. Während der gesamten Durchlaufzeit TA durch den Speicher 79 bleibt die Anzeige des Fehlers DA(j) am Eingang j des Prioritätsverschlüssiers erhalten, d.h. solange der Flipflop R-S 71-j des Fehlerspeichers nicht auf den Ausgangszustand zurückgesetzt wird. Bei jedem Lesen des Blocks, der das Paket TRA' am Anschluß BA' erzeugt, wird das diesem Block zugeordnete Datum SDATE gleichzeitig gelesen und über eine Leitung 83 einem zweiten Eingang der Komparatoren 81-1' ..., 81-i, ..., 81-n zugeführt. Bei gleicher Anzahl am Eingang jedes Komparators, beispielsweise des Komparators 81-j, wird ein logisches Rücksetzsignal über eine ODER-Gatterschaltung 86 an den Rücksetzeingang (RESET) des Flipflops R-S 71-j des Fehlerspeichers angelegt. Durch diese Betätigung des Flipflops 71-j geht der Zustand "1" in den Zustand "0" am Eingang j des Prioritätsverschlüsslers über, was daher das Ende der Verzögerung des Endes des Fehlers DA(j) kennzeichnet.
• Mit der Anordnung der Figur 4 ist jeder Eingang des Prioritätsverschlüsslers bis zur Detektierung eines Fehlers während der gesamten Fehlerdauer zuzüglich der Datendurchlaufzeit des betreffenden Paketsignals durch den einstellbaren Verzögerungsspeicher aktiv. Man erhält die nachstehend unter Bezugnahme auf Figur 5 beschriebene Funktion, wo dieselbe Darstellungsweise wie in Figur 3 angewandt wurde.
• Für die drei ersten, im linken Teil der Figur dargestellten Fehler kippt der Schalter von einem Umschaltanschluß zum anderen wie in Figur 3. Es handelt sich um Fehler DA(1), DB(4), DA(1), die zeitlich weit genug auseinanderliegen, daß sich die zwei Paketsignale TRA und TRB nicht gegenseitig beeinflussen, was ihre Betätigung des Schalters 64 betrifft. Man kann indessen erkennen, daß in Figur 5 die Zeiten TA und TB ab dem Ende der Fehler und nicht ab ihrem Beginn gezählt werden. Der nicht abgebildete Fall gleichzeitig auftretender Fehler wird ebenfalls wie in Figur 3 gelöst. Hingegen tritt der unerwünschte Fall im rechten Teil der Figur 3 nicht mehr auf, wie im rechten Teil der Figur 5 dargestellt: der Fehler DB(4), der sehr rasch, d.h. nach einer Zeit zwischen 1 und 2 Blockzeiten, zum Kippen des Schalters von BB' nach BA' führt, führt ebenfalls zum Selbsthalten des Schalters auf BA' während der Dauer TB' bis der letzte Block mit dem Fehler DB(4) am Anschluß BB' erscheint. Während dieser Dauer TB wird der Fehler DA(1) im Signal TRA nach der Dauer TA im Ausgangssignal SO übertragen. Ab dem Ende der Dauer TB und wenn das Signal TRA fehlerfrei ist, bleibt der Kontakt des Schalters auf dem Anschluß BA'. Somit erreicht man, daß die jeweils schwersten Fehler, die bei einem Konflikt bezüglich der Betätigung des Schalters aufgrund von Fehlern unterschiedlicher Schweregrade, die in den Paketsignalen TRA und TRB auftauchen, maskiert werden.
• Um ein einwandfreies Funktionieren der Schaltung der Figur 4 zu erhalten, können zwei weitere Maßnahmen ergriffen werden.
• In erster Linie wird vorzugsweise eine automatische Neuinitialisierung der Anordnung mittels einer Überwachungsschaltung 87 vorgenommen, die aus einem mit dem Komparator 81-i identischen Komparator besteht, der die Signale EDATE und SDATE empfängt und vergleicht und, wenn diese gleich sind, über die ODER-Gatter 86 ein gemeinsames Rücksetz-Steuersignal an die Flipflops R-S des Fehlerspeichers 71-1, ..., 71-i, ..., 71-n anlegt. Dank der Anordnung 87 kann beim Einschalten durch einen Schaltzyklus, während dem der Datumzahler nicht inkrementiert wird, der Fehlerspeicher zurückgesetzt werden, was zur lnitialisierung der Anordnung erforderlich ist.
• Eine zweite Maßnahme ist die Anpassung der Kapazität jedes zykiischen Datumzählers, z.B. 75, auf die während der Dauer TA (bzw. TB) maximal zu erwartende Anzahl von Felern. Diese Kapazität muß ausreichend groß sein, damit nicht zwei identische Datumsangaben gleichzeitig im einen oder anderen zugehörigen Datumspeicher vorhanden sein können, was bei m Vergleich von 81-1, ..., 81-i, ..., 81-n angesichts der Tatsache, daß zwei verschiedene Fehler nicht gleichzeitig im gleichen Paket enden können, zu einer Mehrdeutigkeit führen könnte.
• Die Ausführung der oben beschriebenen Schaltungen ist für den Fachmann einfach, wobei diese Schaltungen entweder bekannt oder einfacher Ausführung sind. Vorzugsweise wird die erfindungsgemäße Anordnung in Form von integrierten Schaltungen ausgeführt. Vor allem bei der Ausführungsform, die die Datenspeicher am besten vereinheitlicht (Speicher 5 in Figur 1), wurde eine integrierte Schaltung für den Speicher 5 und die zwei zugehörigen Datenspeicher und eine integrierte Schaltung für die anderen Elemente der Anordnung, ob für die Ausführungsform der Figur 2 oder der Figur 4, entwickelt.

Claims (4)

1. Dynamische Schaltungsanordnung für Signale auf zwei digitalen Übertragungskanälen für jeweils ein Datenpaket TRA bzw. TRB in einem digitalen Informationsblock-Übertragungssystem, wobei diese Pakete dieselbe Information übertragen, aber unterschiedliche Verzögerungen an den jeweiligen Eingängen BA, BB aufweisen und wobei die Anordnung pro Kanal einen einstellbaren Verzögerungsspeicher (61, 62) zwischen dem Eingang BA (oder BB) und einem Zwischenanschluß BA' bzw. BB' umfaßt, bestehend aus einem Umschaltanschluß (64) und Steuermitteln (63) für die einstellbaren Verzögerungsspeicher zur Resynchronisierung der zwei Signale an den Zwischenanschlüssen, dadurch gekennzeichnet, daß diese Anordnung, in der außerdem Fehlermaskierungsmittel zwischen den Eingängen BA, BB und einem Schaltersteueranschluß angeordnet sind, mindestens folgende Elemente umfaßt:

- einen Detektor für Fehler unterschiedlicher Schweregrade (65i, 66i) pro Kanal;

- einen Prioritätsverschlüssler (67), der ständig die Fehler in beiden Kanälen unter Berücksichtigung ihres Schweregrads vergleicht,

- einen Flipflop RS (68), der vom Prioritätsverschlüssler gesteuert wird und den Schalter so steuert, daß das Ausgangssignal SO der Anordnung am gemeinsamen Ausgang (CO) des Schalters das Datenpaket mit der besseren Qualität der beiden digitalen Kanäle weiterleitet.

2. Dynamische Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß diese Fehlermaskierungsmittel außerdem für jeden der digitalen Kanäle einen Fehlerspeicher (71i) umfassen, der zwischen dem Fehlerdetektor und dem Prioritätsverschlüssler angeordnet ist und von Mitteln zur zeitlichen Verzögerung des Fehlerendes gesteuert wird, um die Fehleranzeige am Prioritätsverschlüssler über die gesamte Dauer des Durchlaufs des Fehlers durch den Verzögerungsspeicher aufrechtzuerhalten.

3. Dynamische Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Fehlerende-Verzögerungsmittel aus:

- einem Fehlerendedetektor (73i), der mit dem Ausgang des Fehlerdetektors mit inkrementierenden Ausgängen verbunden ist,

- einem Datumzahler (75), dessen Ausgangssignal EDATE gleichzeitig

- einem separaten Datumspeicher (77i)

- und einem dem Verzögerungsspeicher zugeordneten Datumspeicher (79) zugeführt wird,

- und einem Komparator (81i), der für jeden Informationsblock die Ausgangssignale des separaten Datumspeichers und das Ausgangssignal SDATE des zugeordneten Datumspeichers vergleicht und dem Fehlerspeicher (71i) separate Steuersignale zuführt,

bestehen.

4. Dynamische Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Fehlerende-Verzögerungsmittel außerdem eine Überwachungseinrichtung (87) umfassen, die das Signal EDATE und das Signal SDATE empfängt und an den Fehlerspeicher ein gemeinsames Steuersignal anlegt.