DE3800977A1

DE3800977A1 - Digitalsignal-uebertragungssystem mit linienersatzbetrieb

Info

Publication number: DE3800977A1
Application number: DE3800977A
Authority: DE
Inventors: Wolfgang Dipl Ing Schneider
Original assignee: ANT Nachrichtentechnik GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1988-01-15
Filing date: 1988-01-15
Publication date: 1989-07-27
Also published as: DE3800977C2; US5026702A

Description

Die Erfindung betrifft ein Digitalsignal-Übertragungssystem mit Linienersatzbetrieb in der elektrischen Nachrichtentechnik. Ein solches Übertragungssystem ist in der deutschen Zeitschrift "Elektrisches Nachrichtenwesen", Band 57, Nr. 3, 1983 auf den Seiten 215 bis 221 beschrieben. Der Linienersatzbetrieb, dort Leitungsersatz genannt, ist dort auf den Seiten 219 bis 220 beschrieben.

Dieser bekannte Stand der Technik ist in der Fig. 1 dargestellt. Das Übertragungssystem besteht aus einer sendeseitigen Einrichtung SS und einer empfangsseitigen Einrichtung ES. Sendeseitig befindet sich eine Datenquelle DQ, die ein Digitalsignal mit einer Bitrate von 34 Mbit/s liefert. Die sendeseitige Einrichtung SS besteht aus einem ersten Sender S ₁ und einem zweiten Sender S ₂. Die empfangsseitige Einrichtung ES besteht aus einem ersten Empfänger E ₁, einem zweiten Empfänger E ₂, einem Umschalter U und einer Steuerung St. An die empfangsseitige Einrichtung ES ist eine Datensenke DS angeschlossen. Die empfangsseitige Einrichtung ist mit der sendeseitigen Einrichtung über einen ersten Übertragungsweg Ü ₁ und einen zweiten Übertragungsweg Ü ₂ verbunden, wobei der erste Übertragungsweg Ü ₁ den ersten Empfänger E ₁ mit dem ersten Sender S ₁ und der zweite Übertragungsweg Ü ₂ den zweiten Empfänger E ₂ mit dem zweiten Sender S ₂ verbindet. Als Übertragungswege sind hier Richtfunkverbindungen angenommen.

Das von der Datenquelle gelieferte Digitalsignal wird in jedem Sender S ₁ bzw. S ₂ in Datenblöcke gegliedert. An jeden Datenblock wird am Ende mindestens ein Prüfbit zwecks empfangsseitiger Erkennung von Bitfehlern in diesem Datenblock angefügt. Das so ergänzte Digitalsignal gelangt über den jeweiligen Übertragungsweg Ü ₁ bzw. Ü ₂ in den zugehörigen Empfänger E ₁ bzw. E ₂. In jedem Empfänger E ₁ bzw. E ₂ befindet sich eine Fehlerprüfeinrichtung, die nach Empfang des Prüfbits bzw. der Prüfbits ein Fehlersignal FS ₁ bzw. FS ₂ abgibt, wenn im zugehörigen Datenblock ein Bitfehler aufgetreten ist. Außerdem werden die Prüfbits und eventuell weitere sendeseitig hinzugefügte Zusatzbits wieder entfernt, so daß am Ausgang eines jeden Empfängers wieder das ursprüngliche Digitalsignal erscheint. Der Umschalter U schaltet einen dieser Ausgänge und damit einen der beiden Übertragungswege Ü ₁ oder Ü ₂ zur Datensenke DS durch.

Die Fehlersignale FS ₁ und FS ₂ gelangen in die Steuerung St. Die Steuerung St steuert den Umschalter U so, daß bei Auftreten eines Fehlersignals FS ₁ auf den Übertragungsweg Ü ₂ umgeschaltet wird. Sinn gemäß wird beim Auftreten eines Fehlersignals FS ₂ auf den Übertragungsweg Ü ₁ umgeschaltet.

Nachteilig ist, daß nach Erkennen eines bitfehlerbehafteten Datenblockes erst dann auf den anderen Übertragungsweg umgeschaltet wird, wenn das fehlerhafte Bit schon die Datensenke erreicht hat.

Aufgabe der Erfindung ist es, diesen Nachteil zu vermeiden.

Diese Aufgabe wird durch den kennzeichnenden Teil des Patentanspruchs gelöst.

Die Erfindung wird an Hand eines in der Fig. 2 dargestellten Ausführungsbeispiels beschrieben.

Die Fig. 2 unterscheidet sich von der Fig. 1 dadurch, daß zwischen dem ersten Empfänger E ₁ und dem Umschalter U eine erste Verzögerungsschaltung Vz ₁ und zwischen dem zweiten Empfänger E ₂ und dem Umschalter U eine zweite Verzögerungsschaltung Vz ₂ eingefügt ist. Diese Verzögerungsschaltungen sind als Schieberegister ausgeführt. Die Zahl der Glieder ist so groß gewählt, daß die Zahl der Bits im Umfang eines Datenblocks und noch einige Bits zusätzlich gespeichert werden können.

Dadurch ergibt sich folgende Funktion: Es wird angenommen, daß, wie in der Fig. 2 dargestellt, der erste Übertragungsweg Ü ₁ zur Datensenke DS durchgeschaltet ist. Es wird ferner angenommen, daß in dem im ersten Empfänger E ₁ ankommenden Datenblock ein Bitfehler enthalten ist. So gibt die Fehlerprüfeinrichtung im ersten Empfänger E ₁ nach Eintreffen des Prüfbits bzw. der Prüfbits ein Fehlersignal FS ₁ ab. Zu diesem Zeitpunkt sind die entsprechenden Bits vollständig in den Verzögerungsschaltungen gespeichert. Das erste Fehlersignal FS ₁ wird nun von der Steuerung St zur Betätigung des Umschalters U so ausgewertet, daß bitsynchron auf den zweiten Übertragungsweg Ü ₂ umgeschaltet wird. So wird erreicht, daß das fehlerhafte Bit nicht zur Datensenke DS gelangt.

Die Sender, Empfänger und Übertragungswege sind so bemessen, daß ihre Bitfehlerhäufigkeit sehr gering ist. So ist die Wahrscheinlichkeit, daß in beiden Übertragungswegen gleichzeitig Bitfehler auftreten, sehr gering. Es genügt deshalb, allein auf das Auftreten eines einzigen Fehlersignals FS ₁ oder FS ₂ schon den Umschalter zu betätigen. Es ist also nicht notwendig, z. B. beim Auftreten des ersten Fehlersignals FS ₁ die Umschaltung davon abhängig zu machen, daß das zweite Fehlersignal FS ₂ nicht aufgetreten ist.

Da die Gewinnung der Fehlersignale und ihre Verarbeitung in der Steuerung sowie die Betätigung des Umschalters eine bestimmte Zeit erfordert, während der schon die ersten Bits des nächsten Datenblockes empfangen werden, müssen die Verzögerungsschaltungen mehr als nur die Bits eines Datenblocks speichern können. Sie müssen also zusätzlich noch diejenigen Bits des nächsten Datenblockes speichern können, die während der oben aufgeführten Zeiten schon empfangen werden.

Im zuvor beschriebenen Ausführungsbeispiel sind Richtfunkverbindungen als Übertragungswege angenommen worden. Die Erfindung kann aber auch in Verbindung anderer Übertragungswege, z. B. Lichtwellenleiter, metallische Leiter, verwendet werden.

Claims

Digitalsignal-Übertragungssystem zur Übertragung eines Digitalsignals von einer Datenquelle (DQ) zu einer Datensenke (DS) mit folgenden Merkmalen:
- a) Sendeseitig sind ein erster Sender (S ₁) und ein zweiter Sender (S ₂) vorgesehen.
- b) Das Digitalsignal wird dem ersten Sender (S ₁) und dem zweiten Sender (S ₂) zugeführt.
- c) Das Digitalsignal wird im ersten Sender (S ₁) und im zweiten Sender (S ₂) in Datenblöcke gegliedert. Jedem Datenblock wird am Ende mindestens ein Prüfbit angefügt.
- d) Empfangsseitig ist ein erster Empfänger (E ₁), ein zweiter Empfänger (E ₂), ein Umschalter (U) und eine Steuerung (St) vorgesehen.
- e) Der erste Empfänger (E ₁) ist über einen ersten Übertragungsweg (Ü ₁) mit dem ersten Sender (S ₁) verbunden.
- f) Der zweite Empfänger (E ₂) ist über einen zweiten Übertragungsweg (Ü ₂ mit dem zweiten Sender (S ₂) verbunden.
- g) Jeder Empfänger (E ₁ und E ₂) weist eine Fehlerprüfeinrichtung auf, die nach Empfang des Prüfbits bzw. der Prüfbits ein erstes bzw. zweites Fehlersignal (FS ₁ bzw. FS ₂) abgibt, wenn im zugehörigen Datenblock ein Bitfehler aufgetreten ist.
- h) Die Fehlersignale (FS ₁ bzw. FS ₂) gelangen in die Steuerung (St). Die Steuerung (St) steuert den Umschalter (U) so, daß beim Auftreten des ersten Fehlersignals (FS ₁) der zweite Übertragungsweg (Ü ₂) und beim Auftreten des zweiten Fehlersignals (FS ₂) der erste Übertragungsweg (Ü ₁) zur Datensenke (DS) durchgeschaltet wird.
- i) Zwischen dem ersten Empfänger (E ₁) und dem Umschalter (U) ist eine erste Verzögerungsschaltung (Vz ₁) eingefügt.
- k) Zwischen dem zweiten Empfänger (E ₂) und dem Umschalter (U) ist eine zweite Verzögerungsschaltung (Vz ₂) eingefügt.
- l) Die Zahl der Glieder jeder Verzögerungsschaltung ist so groß gewählt, daß ein ganzer Datenblock und einige zusätzliche Bits gespeichert werden können.
- m) Die Zahl der Glieder zur Speicherung der zusätzlichen Bits ist nach der Zeit, die von der Gewinnung der Fehlersignale (FS ₁ bzw. FS ₂) bis zur Umschaltung vergeht, und der Zahl der während dieser Zeit empfangenen Bits bemessen.
Den Oberbegriff bilden die Merkmale a bis h, die übrigen Merkmale bilden den kennzeichnenden Teil.