DE2944777A1 - Schaltungsanordnung eines elastischen speichers, insbesondere eines zeitmultiplexdatenuebertragungssystems - Google Patents

Schaltungsanordnung eines elastischen speichers, insbesondere eines zeitmultiplexdatenuebertragungssystems

Info

Publication number
DE2944777A1
DE2944777A1 DE19792944777 DE2944777A DE2944777A1 DE 2944777 A1 DE2944777 A1 DE 2944777A1 DE 19792944777 DE19792944777 DE 19792944777 DE 2944777 A DE2944777 A DE 2944777A DE 2944777 A1 DE2944777 A1 DE 2944777A1
Authority
DE
Germany
Prior art keywords
pulse train
memory
pulse
read
write
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19792944777
Other languages
English (en)
Inventor
Gabriele Mazzocchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Italtel SpA
Original Assignee
Societa Italiana Telecomunicazioni Siemens SpA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Societa Italiana Telecomunicazioni Siemens SpA filed Critical Societa Italiana Telecomunicazioni Siemens SpA
Publication of DE2944777A1 publication Critical patent/DE2944777A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Communication Control (AREA)

Description

DB 416
Ital.Anm.Nr.29455 A/78 10669/H/Ro.
vom 6. November 1978
Societa Italiana Telecomunicazioni
Siemens s.p.a.
Piazzale Zavattari 12, Mailand/Italien
Schaltungsanordnung eines elastischen Speichers, insbesondere eines Zeitmultiplex-Datenübertragungssystems.
Die Erfindung bezieht sich auf eine Schaltungsanordnung nach dem Oberbegriff des Anspruchs 1. Sie dient insbesondere zur Erzeugung von η Rahmen der Ordnung i durch Demultiplexierung eines Bitrahmens der Ordnung i+1.
Synchrone PCM-Datenübertragungssysteme benötigen einen zentralen Taktgeber, mit welchem eine Vielzahl von untergeordneten Taktgebern verriegelt ist, die jeweils zur Zeitsteuerung eines der vorhandenen Geräte dienen. In der Empfangsstation eines derartigen übertragungssystems ist daher ein örtlicher Oszillator vorgesehen, der durch die aus der Leitung kommenden Taktimpulse synchronisiert wird und den Takt für die Demultiplexvorgänge liefert. Durch Störungen im Taktnetz kann aber bisweilen die Synchronisierung ausfallen, was zu einer Verschiebung der aus der Leitung kommenden Impulsfolge (Leitungstakt) gegenüber der örtlich erzeugten Impulsfolge (Maschinentakt) führt. Eine solche Verschiebung entsteht auch bei internationalen Verbindungen, bei denen wegen der Zusammenwirkung zweier unterschiedlicher Datennetze die Synchronisierung
030020/08B3
nicht über einen einzelnen zentralen Taktgeber realisiert werden kann. Damit auch unter diesen Umständen die Demultiplexierung richtig durchgeführt werden kann, ist ein elastischer Speicher notwendig, der eine der Zahl der Impulspakete in einem Rahmen des von der Leitung kommenden Signals entsprechende Anzahl von Speicherbereichen hat und mit dem Leitungstakt geschrieben und mit dem Maschinentakt gelesen wird. Genauer gesagt wird der Zeitpunkt, zu dem die Schreibvorgänge durchgeführt werden müssen, durch eine aus dem Leitungstakt abgeleitete Schreibimpulsfolge bestimmt, während die Zeit der Lesevorgänge durch eine aus dem Maschinentakt abgeleitete Leseimpulsfolge bestimmt wird.
Der Inhalt des Speichers wird richtig geschrieben und gelesen, solange ein Leseimpuls eines gegebenen Kanals zwischen zwei aufeinanderfolgenden Schreibimpulsen des gleichen Kanals liegt. Wenn dagegen die beiden Impulsfolgen so verschoben sind, daß sich der Leseimpuls einem der beiden Schreibimpulse überlagert, ergeben sich anomale Betriebszustände. Im einen Fall wird nämlich in einem gegebenen Speicherbereich A. die Information M^ des Bitrahmens T. zweimal gelesen, während im anderen Fall die Information M. des Bitrahmens T. . geschrieben wird, ohne daß die Information M. des Rahmens T. geschrieben wurde. Falls die Verschiebung zufällig aufhört, wenn die Schreib- und Leseimpulse einander zeitlich überlagern, oder bei einer relativen Schwankung ihrer Lage um den Überlagerungszeitpunkt, wird das Datennetz vollständig blockiert, weil der erwähnte Lesefehler auf allen Kanälen während der gesamten Dauer dieses Zustandes auftritt.
Aufgabe der Erfindung ist die Realisierung eines elastischen Speichers, der das richtige Schreiben und Lesen der PCM-Codes auch dann ermöglicht, wenn so große Verschiebungen auftreten, daß sie zu den obenerwähnten Betriebsstörungen führen würden.
030020/0863
Diese Aufgabe wird durch die im Anspruch 1 gekennzeichnete Schaltungsanordnung gelöst.
Der hier beschriebene Speicher hat einen höheren Grad an "Elastizität". Bei Feststellung einer zeitlichen Überschneidung von Schreib- und Leseimpulsen wird die Phasenlage der Leseimpulse verschoben.
V/eitere Merlanale der Erfindung ergeben sich aus der folgenden Beschreibung eines Ausführungsbeispiels. In der Zeichnung zeigen:
Fig. 1 ein Blockschaltbild des elastischen Speichers;
Fig. 2 eine bevorzugte Ausführungsform des Steuerkreises CC gemäß Fig. 1; und
Fig. 3 Schwingungsformen für die Fig. 1 und 2.
Der in Fig. 1 dargestellte elastische Speicher enthält ein Eingangsregister RI, das durch den aus der Leitung kommenden Datenfluß gespeist wird, der in Bitrahmen der Dauer T = 125 Ais organisiert ist, die in 32 Zeitintervalle (IT) der Dauer t = 3,9 /US unterteilt sind. Parallel zu dem Eingangsregister RI ist ein Pufferregister RT geschaltet, in welches aus dem Eingangsregister 8-Bit-Pakete übertragen werden, bevor diese in einen ersten bzw. einen zweiten Speicher ΜΛ bzw. MB mit Direktzugriff geschrieben werden. Die beiden an den Ausgang des Pufferregisters RT geschalteten Speicher mit Direktzugriff enthalten jeweils Speicherbereiche. Der Speicher MA nimmt die Bitrahmen T. auf, denen ein Synchronisierwort A zugeordnet ist, während der zweite Speicher MB die Bitrahmen T. ,. speichert, denen ein Synchroni sierwort B zugeordnet ist (diese Abwechslung von Synchronisier worten ist für die Rahmenstruktur eines PCM-Systems typisch).
030020/0853
In welchen der Speicher ein zu einem gegebenen Zeitpunkt in dem Pufferregister RT enthaltenes Impulspaket übertragen werden soll, wird vom Binärwert eines Signals bestimmt, das von einer im folgenden zu beschreibenden überwachungsschaltung MC erzeugt wird. Zu dem* Speicher MB gelangt das Ausgangssignal der überwachungsschaltung MC über ein Invertierglied I.
Die Adresse des Speicherbereiches, in den das erwähnte Impulspaket zu übertragen ist, wird durch einen Schreibadressen-Generator GIS bestimmt, der durch eine Taktimpulsfolge CK* fortgeschaltet wird, die aus den von der Leitung kommenden Eingangsdaten gewonnen wird. Die Zeitpunkte, an denen die Schreibvorgänge durchzuführen sind, werden dagegen durch die von einer Schreibzeiten-Einheit GTS erzeugte Schreibimpulsfolge s bestimmt.
Die zur Durchführung der Lesevorgänge vorgesehenen Einrichtungen entsprechen denen für den Schreibbetrieb. Die überwachungsschaltung MC stellt also fest, aus welchem Speicher Daten zu lesen sind, und die Adresse des Speicherbereiches, wo sich das in ein Ausgangsregister RU zu übertragende Impulspaket befindet, wird durch einen Leseadressen-Generator GIL bestimmt, der durch eine von einem örtlichen Oszillator erzeugte Taktimpulsfolge CK" fortgeschaltet wird. Eine Lesezeiten-Einheit GTL liefert eine Folge von Leseimpulsen 1, die die Zeitpunkte bestimmen, bei denen die Lesevorgänge durchgeführt werden.
Die erwähnten Adressen werden den Speichern MA und MB über eine erste Umschalt- oder Wechseleinrichtung DS. zugeführt, die bei Erzeugung eines Impulses s durch die Schreibzeiten-Einheit GTS eine Schreibadresse und bei einem Ausgangsimpuls 1 der Lesezeiten-Einheit GTL eine Leseadresse liefert. Durch die Wechseleinrichtung DS1 wird also bestimmt, welcher Vorgang zu einem
030020/086)
gegebenen Zeitpunkt durchgeführt wird, während der Speicher, auf den sich dieser Vorgang bezieht, durch die überwachungsschaltung MC bestimmt wird. Die Überwachungsschaltung MC enthält eine zweite Umschalt- oder Wechseleinrichtung DS-, an deren einen Eingang das Ausgangssignal eines ersten Modulo-2-Frequenzteilers DV1 angelegt wird, der mit dem Ausgang des Schreibadressen-Generators GIS verbunden ist. Der Schreibadressen-Generator GIS besteht gemäß einer bevorzugten Ausführungsform aus einem Zähler mit der Zählkapazität 32, an dessen Ausgang das im Diagramm a der Fig. 3a dargestellte Signal mit der Periode T erscheint. An den zweiten Eingang der Wechseleinrichtung DS2 ist das Ausgangssignal eines zweiten Modulo-2-Frequenzteilers DV- angelegt, dessen Eingangssignal mit ebenfalls der Periode T von dem Leseadressen-Generator GIL (über den Steuerkreis CC) erzeugt wird und im Diagramm b der Fig. 3a dargestellt ist. Das Ausgangssignal des Frequenzteilers DV1 ist in Fig. 3a im Diagramm c dargestellt, während das Diagramm d das Ausgangssignal des Frequenzteilers DV- darstellt (die dargestellte Phasenbeziehung zwischen den Signalen c und d ist zufällig). Die zweite Wechseleinrichtung DS2 wird durch die gleichen Impulse s und 1 der Einheiten GTS und GTL gesteuert, die auch die erste Wechseleinrichtung DS.. umschalten.
Soll zu einem gegebenen Zeitpunkt ein Schreibvorgang durchgeführt werden, so erscheint am Ausgang der Schreibzeiten-Einheit GTS ein Impuls s, durch den bewirkt wird, daß der zum betrachteten Zeitpunkt am Ausgang des Schreibadressen-Generators GIS vorliegende Binärcode durch die Wechseleinrichtung DS.. abgegeben wird. Ferner bewirkt dieser Impuls, daß die Wechseleinrichtung DS- ein Binärsignal mit dem zum betrachteten Zeitpunkt am Ausgang des Frequenzteilers DV1 vorliegenden Binärwert liefert. Hat das Ausgangssignal des Frequenzteilers DV1 den hohen Binärwert, so wird der Speicher MA zum Schreiben freigegeben, während im entgegengesetzten Fall der Speicher MB frei-
030020/0863
gegeben wird. Ähnlich verhält es sich mit einem Lesevorgang, bei dem die in der erläuterten Weise ermittelten Daten in das Ausgangsregister RU übertragen werden. An das Ausgangsregister RU ist eine Abtastschaltung SR angeschlossen, die durch die Taktimpulsfolge CK" fortgeschaltet wird und die im Ausgangsregister RU enthaltenen Impulspakete an die Systeme der Ordnung i weiterleitet (adressiert), für welche sie bestimmt sind.
Der in der überwachungsschaltung MC enthaltene, gemäß einer bevorzugten Ausführungsform genauer in Fig. 2 dargestellte Steuerkreis CC soll Verschiebungen zwischen dem Leitungstakt und dem Maschinentakt erfassen und für eine Korrektur der Phasenlage der Ausgangsimpulse des Frequenzteilers DV- sorgen, wenn die Verschiebung so groß wird, daß die eingangs erläuterten unerwünschten Folgen auftreten würden. Gemäß Fig. 2 wird der Frequenzteiler DV~ von der Lesezeiten-Einheit GTL über ein UND-Glied gespeist, an dessen zweiten Eingang der Ausgang eines NAND-Gliedes geschaltet ist. Das NAND-Glied wird durch das Ausgangssignal des Frequenzteilers DV _, ferner durch eine Impulsfolge e, die bei jedem positiven Übergang des im Diagramm c dargestellten Signals des ersten Frequenzteilers DV1 einen Impuls hat, sowie durch eine Impulsfolge f gesteuert, die bei jedem positiven übergang des Signals b des Generators GIL einen Impuls aufweist. Solange die Verschiebung zwischen den Taktimpulsfolgen CK1 und CK" derart ist, daß das logische Produkt (Koinzidenz) aus den Impulsfolgen f und d zwischen zwei aufeinanderfolgenden Impulsen der Impulsfolge e verbleibt, wie in Fig. 3a dargestellt ist, erzeugt das NAND-Glied keinen Ausgangsimpuls g, so daß der Frequenzteiler DV, die Frequenz des Signals b durch zwei teilt und das im Diagramm d dargestellte Signal erzeugt.
Die Gegenphasenlage, in der die Signale c und d in Fig. 3a dargestellt sind, ist die ideale Phasenlage zur richtigen Durchführung der Schreib- und Lesevorgänge. Hierbei werden die
030020/0853
Daten des Bitrahmens T. im Speicher MA während der Zeit geschrieben, in welcher aus dein Speicher MB die Daten des Bitrahmens T1-1 gelesen werden, so daß zwischen einem Schreibvorgang eines gegebenen Iinpulspaketes und dessen Lesezeitpunkt ein Zeitintervall der Dauer T = 125,us liegt.
Wenn die Verschiebung zwischen den Taktimpulsfolgen CK1 und CK" so groß ist, daß die Phasenlage des im Diagramm c dargestellten Signals mit der Phasenlage des Signals des Diagramms d übereinstimmt, wie in Fig. 3b gezeigt ist, so ergibt sich Koinzidenz zwischen den Impulsen der Impulsfolge e, der Impulsfolge f und der Impulsfolge d, so daß das NAND-Glied das im Diagramm g dargestellte Ausgangssignal erzeugt. Dadurch wird ein 180°-Phasensprung des Signals d bewirkt und eine entsprechende Änderung des Lesewechselbetriebs der Speicher MA und MB erzwungen, wie im Diagramm h dargestellt ist. Insbesondere wird dann, wenn die erwähnte Koinzidenz gerade beim Lesen der im Speicher MA enthaltenen Daten des Bitrahmens T. auftritt, wird durch den Phasensprung das Lesen der im Speicher ;1B enthaltenen Daten des Bitrahmens Τ·+1 gesperrt, und dann wird erneut der Speicher MA, in den die Daten des Rahmens T. _ geschrieben werden, zum Lesen freigegeben. Dies bedeutet den Verlust der Daten eines ganzen Bitrahmens, doch werden die Leseimpulse augenblicklich in die in Fig. 3a dargestellte ideale Phasenlage zwischen zwei aufeinanderfolgenden Schreibimpulsen gebracht, so daß eine erneute unerwünschte Koinzidenz erst wieder nach erheblichen Verschiebungen möglich ist. Ohne die hier beschriebene Phasenkorrektur hätte sich der Verlust von Daten einer sehr großen Zahl von Bitrahmen ergeben, da die Daten des Bitrahmens T. .. wieder in einen Speicherbereich geschrieben worden wären, ohne daß die Daten des Rahmens T. gelesen worden wären. Hätte darüberhinaus die Verschiebung gerade bei dem Koinzidenzzustand zufällig aufgehört, so hätte dies sogar die dauernde Sperrung des ganzen Datennetzes zur Folge gehabt.
030020/0853
Durch die Verbindung des Ausganges des Frequenzteilers DV2 mit dem Eingang des NAND-Gliedes kann dessen Ausgangsimpuls nur dann erzeugt werden, wenn die erste Koinzidenz der Impulsfolge e mit dem logischem Produkt der Impulsfolgen f und d auftritt, während wiederholte, unerwünschte Phasensprünge infolge der nächsten Koinzidenzzustände verhindert werden.
030020/0853

Claims (4)

iwti.mw.wväi.tk I)H. I)IKTKIt ν. IlK/.Ol.D IMPl-. IN(J. PKTKK Sl'llfTZ I)IPl-. I.\(J. \V()l.l'<iAN(i UKUiSI.KK M A Ul ATlIKKKSl A STKVSSK 22 I1OSTKACII HWIIHIIH I)-HO(Kt M U KN CIlIvN NU TRLEKON OHB/47HIMMI TKI.KX TbLIUiUAMM HUMBKZ DB 416 Ital.Anm.Sr.29455 A/78 10669/H/Ro. vom 6. November 1973 Societa Italiana Telscomunicazioni Siemens s.p.a. Piazzale Zavattari 12, Mailand/Italien Schaltungsanordnung eines elastischen Speichers, insbesondere eines Zeitmultiplex-Datenübertragungssystems. Patentansprüche
1.) Schaltungsanordnung eines elastischen Speichers für einen
synchronen Demultiplexer, insbesondere eines Seitmultiplex-Datenübertragungssystems, in dem eine Anzahl η von Impulsrahmen
aus den von der Leitung kommenden Eingangsdaten erzeugt wird, die in Bitrahmen der Dauer T organisiert sind, welche in η Zeitintervalle unterteilt sind, mit einem Eingangsregister, das die von
der Leitung kommenden Eingangsdaten aufnimmt; einem zum Eingangs-
03002Ö/0853
POSTHCHECK mCncRRN NH. 8Bl 48-8ΟΟ · BANKKONTO BVPOBANK MÜNCHEN (BLZ 7002UO40) KTO. <M>«O2!1737N SWIFT BVPO DR MM
OWGINAL INSPECTED
register parallelgeschalteten Pufferregister; einem ersten Speicher mit üirektzugrif f, eier η Speicherbereiche enthält; einen Schreibadressen-Generator, der durch eine der Leitung entnommene erste Taktinipulsfolge fortgeschaltet wird und dem Speicher die Adressen liefert, bei welchen die im Pufferregister enthaltenen Daten zu schreiben sind; einem Leseadressen-Generator, der durch eine von einem örtlichen Oszillator erzeugte zweite Taktiiapulsfolge fortqeschaltet wird und dem Speicher die Adressen liefert, bei welchen die an ein Ausgang sregister zu übertragenden Daten zu lesen sind; einer mit dem Schreibadressen-Generator verbundenen Schreibzeiten-Einheit, üie eine Folge von Schreibimpulsen mit der Periode t = T/n erzeugt; einer mit dem Leseadressen-Generator verbundenen Lesezeiten-Einheit, die eine Folge von Leseimpulsen ebenfalls mit der Periode t erzeugt; und einer ersten Wechseleinrichtung, die dem Speicher eine Schreibadresse bzw. eine Leseadresse zuführt, wenn am Ausgang der Schreibzeiten- bzw. der Lesezeiten-Einheit ein Impuls erscheint, dadurch gekennzeichnet , daß eine überwachungsschaltung (MC) vorgesehen ist, die zwei Impulsfolgen (c, d) mit jeweils der Periode 2'f erzeugt, von denen die erste (c) das Schreiben der Daten der Bitrahmen (T.) einer gegebenen Ordnung i in den ersten Speicher (IiA) und der Daten der Eitrahmen (T-J+1) der Ordnung i+1 über ein Invertierglied (I) in einen zweiten Speicher (MB) mit Direktzugriff steuert, während die zweite Impulsfolge (d) das abwechselnde Lesen der beiden Speicher (MA, MB) steuert, und daß die Überwachungsschaltung (MC) einen Steuerkreis (CC) enthält, der bei Feststellung einer Koinzidenz zwischen der zweiten Impulsefolge (d), einer aus der ersten Taktimpulsfolge (CK1) abgeleiteten dritten Impulsfolge (e) und einer aus der zweiten Taktimpulsfolge (CK") abgeleiteten vierten Impulsfolge (f) einen Phasensprung der zweiten Impulsfolge (d) um 180° bewirkt.
030020/08R Λ
2.) Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet , daß die überwachungsschaltung (MC) einen ersten Modulo-2-Frequenzteiler (DV..) enthält, der durch den Schreibadressen-Generator (GIS) gespeist wird und die von ihm erzeugte erste Impulsfolge (c) an den ersten Eingang einer zweiten Wechseleinrichtung (DS,) anlegt, die durch die Schreibimpulse (s) der Schreibzeiten-Einheit (GTS) sowie durch die Leseimpulse (1) der Lesezeiten-Einheit (GTL) umschaltbar ist und an einem zweiten Eingang das Ausgangssignal eines zweiten Modulo-2-Frequenzteilers (DV2) empfängt, der mit dem Ausgang des genannten Leseadressen-Generators (GIL) verbunden ist und die zweite Impulsfolge (d) liefert.
3.) Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß der Steuerkreis (CC) der Überwachungsschaltung (MC) ein erstes das logische Produkt bildendes Verknüpfungsglied (NAND) enthält, das an seinen Eingängen die zweite, dritte und vierte Impulsfolge (d, e und f) empfängt, und dessen Ausgang mit dem Eingang des zweiten Frequenzteilers (DV2) über ein zweites das logische Produkt bildendes Verknüpfungsglied (AND) verbunden ist.
4.) Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet , daß die dritte Impulsfolge (e) bzw. die vierte Impulsfolge (f) einen Impuls bei jedem positiven übergang der ersten Impulsfolge (c) bzw. einen Impuls bei jedem übergang der zweiten Impulsfolge (d) aufweist.
0S002Q/08S3
DE19792944777 1978-11-06 1979-11-06 Schaltungsanordnung eines elastischen speichers, insbesondere eines zeitmultiplexdatenuebertragungssystems Withdrawn DE2944777A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
IT29455/78A IT1160041B (it) 1978-11-06 1978-11-06 Memoria elastica per demultiplatore sincrono di particolare applicazione nei sistemi di trasmissione a divisione di tempo

Publications (1)

Publication Number Publication Date
DE2944777A1 true DE2944777A1 (de) 1980-05-14

Family

ID=11227021

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19792944777 Withdrawn DE2944777A1 (de) 1978-11-06 1979-11-06 Schaltungsanordnung eines elastischen speichers, insbesondere eines zeitmultiplexdatenuebertragungssystems

Country Status (10)

Country Link
US (1) US4307462A (de)
AU (1) AU527050B2 (de)
BR (1) BR7907060A (de)
CA (1) CA1141495A (de)
DE (1) DE2944777A1 (de)
FR (1) FR2441238A1 (de)
GB (1) GB2036511B (de)
IT (1) IT1160041B (de)
NO (1) NO793536L (de)
SE (1) SE7909142L (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3918263A1 (de) * 1989-06-05 1990-12-06 Ant Nachrichtentech Verfahren und schaltungsanordnung zur gewinnung eines lochtaktes
DE3215975C1 (en) * 1982-04-29 1990-12-20 Siemens Ag Multi-channel directional ratio system - combines available channels on transmitting side in digital form in time-multiplexing framework

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4378594A (en) * 1980-10-24 1983-03-29 Ncr Corporation High speed to low speed data buffering means
US4481624A (en) * 1982-06-24 1984-11-06 At&T Bell Laboratories Linear time division multiplexed conferencer
US4477897A (en) * 1982-06-24 1984-10-16 At&T Bell Laboratories Linear time division multiplexed conferencer
US4499577A (en) * 1982-10-18 1985-02-12 At&T Bell Laboratories Linear time division multiplexed conferencer for data transfer applications
DE3509511A1 (de) * 1985-03-16 1986-09-18 Philips Patentverwaltung Gmbh, 2000 Hamburg Verfahren und schaltungsanordnung zur phasensprungfreien durchschaltung von breitbandigen digitalsignalen in einem synchronen breitbandkommunikationsnetz
JP2669697B2 (ja) * 1989-07-18 1997-10-29 富士通株式会社 エラスティックストアメモリの読出し制御方式
JP2874375B2 (ja) * 1991-04-11 1999-03-24 日本電気株式会社 ダブルバッファ形エラスティック・ストア
US6855456B2 (en) * 2001-10-30 2005-02-15 Medtronic, Inc. Titanium alloy-pin battery feedthrough for an implantable medical device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3042751A (en) * 1959-03-10 1962-07-03 Bell Telephone Labor Inc Pulse transmission system
GB946254A (en) * 1961-02-23 1964-01-08 British Telecomm Res Ltd Improvements in or relating to electrical signalling systems
GB997835A (en) * 1962-05-16 1965-07-07 British Telecomm Res Ltd Improvements in or relating to electrical signalling systems
FR1520482A (fr) * 1967-01-20 1968-04-12 Int Standard Electric Corp Perfectionnements aux équipements multiplex à modulation par impulsions codées
FR2308251A1 (fr) * 1975-04-18 1976-11-12 Telecommunications Sa Procede et dispositif de demande de justification
IT1043981B (it) * 1975-06-05 1980-02-29 Sits Soc It Telecom Siemens Memoria elastica per sistemi di trasmissione a codice d impulsi
FR2320023A1 (fr) * 1975-07-28 1977-02-25 Constr Telephoniques Procede et dispositif de resynchronisation d'informations entrantes structurees en trames
FR2379204A1 (fr) * 1977-01-28 1978-08-25 Materiel Telephonique Dispositif de resynchronisation d'informations numeriques

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3215975C1 (en) * 1982-04-29 1990-12-20 Siemens Ag Multi-channel directional ratio system - combines available channels on transmitting side in digital form in time-multiplexing framework
DE3918263A1 (de) * 1989-06-05 1990-12-06 Ant Nachrichtentech Verfahren und schaltungsanordnung zur gewinnung eines lochtaktes

Also Published As

Publication number Publication date
SE7909142L (sv) 1980-05-07
FR2441238A1 (fr) 1980-06-06
GB2036511B (en) 1982-11-10
AU527050B2 (en) 1983-02-10
CA1141495A (en) 1983-02-15
NO793536L (no) 1980-05-07
US4307462A (en) 1981-12-22
IT7829455A0 (it) 1978-11-06
IT1160041B (it) 1987-03-04
BR7907060A (pt) 1980-09-16
GB2036511A (en) 1980-06-25
AU5252679A (en) 1980-05-15

Similar Documents

Publication Publication Date Title
DE3151207A1 (de) Speicheranordnung fuer eine pcm-fernmeldevermittlungsanlage
EP0021290B1 (de) Verfahren und Schaltungsanordnung zur Synchronisierung bei der Übertragung von digitalen Nachrichtensignalen
DE2740347A1 (de) Vorrichtung zum einfuegen und ausblenden von zusatzinformation in einen bzw. aus einem digitalen informationsstrom
DE2633330A1 (de) Schaltungsanordnung zur synchronisation von daten an der schnittstelle zweier mit unterschiedlichem uebertragungstakt betriebenen datenstrecken
DE2657365B1 (de) Verfahren und Schaltungsanordnung zur Durchfuehrung des Verfahrens zur Rahmensynchronisierung eines Zeitmultiplexsystems
DE2944777A1 (de) Schaltungsanordnung eines elastischen speichers, insbesondere eines zeitmultiplexdatenuebertragungssystems
DE2942246A1 (de) Schaltungsanordnung eines elastischen speichers eines pcm-uebertragungssystems
EP0161034A2 (de) Pufferspeicher für eine Eingangsleitung einer digitalen Vermittlungsstelle
DE2412962A1 (de) Verfahren zur zeitmultiplex-uebertragung von daten
DE2533050B2 (de) Numerisches zeitmultiplex-uebertragungssystem
DE1251378B (de)
EP0042961A2 (de) Verfahren und Anordnung zur Erzeugung von Impulsen vorgegebener Zeitrelation innerhalb vorgegebener Impulsintervalle mit hoher zeitlicher Auflösung
DE3438369A1 (de) Digitales nachrichtenuebertragungssystem
DE2261905A1 (de) Sprachinterpolationsanordnung fuer ein zeitmultiplex-fernmeldesystem
DE4025831A1 (de) Pufferspeicher
DE2203408B2 (de) Verfahren und Vorrichtung zur Übertragung von relativ langsam einlaufenden digitalen Datenbits auf einen relativ schnell übertragenden, impulskodierten Signalübertragungskanal
DE1299025B (de) UEberwachungsanordnung fuer einen Umsetzer zwischen Codeuebertragungssystemen mit verschiedener Taktzeit
DE2908366A1 (de) Verfahren und schaltungsanordnung fuer einen phasenvergleich in einem digitalen nachrichtenuebertragungssystem
DE2435687C3 (de) Schaltungsanordnung zum Empfangen von isochron binär modulierten Signalen in Fernmeldeanlagen
DE2741823C3 (de) Kanalüberwachungssystem
DE3590008T1 (de) Gerät zur Synchronisierung von Impulsketten in einem digitalen Telefonsystem
EP0271955B1 (de) Schaltungsanordnung zur Synchronisation von Einrichtungen in den Vermittlungs- ud Verstärkerstellen eines Zeitmultiplex-Übertragungssytems
DE2434869A1 (de) Digitaler datenmultiplexer in stopftechnik
DE3136566C2 (de)
DE2624067C2 (de) Verfahren und Anordnung zur Einfügung von Digitalsignalen in ein Digital-Multiplex-Signal

Legal Events

Date Code Title Description
OAR Request for search filed
OB Request for examination as to novelty
OC Search report available
8139 Disposal/non-payment of the annual fee