DE69025990T2

DE69025990T2 - Bipolarer Transistor mit isolierter Steuerelektrode und Verfahren zu dessen Herstellung

Info

Publication number: DE69025990T2
Application number: DE69025990T
Authority: DE
Inventors: Hiroyasu Hagino
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-05-26
Filing date: 1990-05-23
Publication date: 1996-11-28
Anticipated expiration: 2010-05-24
Also published as: US5391898A; DE69034157D1; DE69025990D1; JPH02312280A; US5170239A; EP0405138A3; EP0405138A2; US5023691A; EP0690512B1; DE69034157T2; EP0690512A1; EP0405138B1

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die Erfindung betrifft einen Bipolartransistor mit isolier ter Gateelektrode (nachstehend als IGBT bezeichnet) und speziell einen IGBT, der eine hohe Kurzschlußfestigkeit (d. h. einen großen kurzschlußsicheren Arbeitsbereich) und eine hohe Latch-up-Beständigkeit (d. h. einen hohen Latch-up- Strom) hat, so daß er für einen Wechselrichter geeignet ist.
Insbesondere betrifft die Erfindung einen Bipolartransistor mit isolierter Gateelektrode, der folgendes aufweist:
- eine erste Halbleiterschicht von einem ersten Leitfähigkeitstyp, die eine erste und eine zweite Hauptfläche hat;
- eine zweite Halbleiterschicht von einem zweiten Leitfähigkeitstyp, die auf der ersten Hauptfläche der ersten Halbleiterschicht angeordnet ist und eine der ersten Hauptfläche gegenüberliegende Oberfläche hat;
- wenigstens einen ersten Halbleiterbereich vom ersten Leitfähigkeitstyp, wobei jeder erste Halbleiterbereich in der zweiten Halbleiterschicht angeordnet ist und an der Oberfläche der zweiten Halbleiterschicht freiliegt;
- eine Vielzahl von zweiten Halbleiterbereichen vom zweiten Leitfähigkeitstyp, die in jedem der ersten Halbleiterbereiche angeordnet sind und an der freiliegenden Oberfläche von jedem der ersten Halbleiterbereiche freiliegen;
- wobei die zweiten Halbleiterbereiche in jedem der ersten Halbleiterbereiche voneinander beabstandet sind und von dem Übergang zwischen dem jeweiligen ersten Halbleiterbereich, in dem sie angeordnet sind, und der zweiten Halbleiterschicht beabstandet sind,
- wobei sämtliche Bereiche von jedem der ersten Halbleiterbereiche, die in einem Umfangsbereich von jedem der ersten Halbleiterbereiche, in der Nähe der freiliegenden Oberfläche der ersten Halbleiterbereiche und zwischen der zweiten Halbleiterschicht und sämtlichen zweiten Halbleiterbereichen, die in ihren jeweiligen ersten Halbleiterbereichen angeordnet sind, liegen, einen Kanalbereich bilden;
- eine Isolationsschicht, die auf dem Kanalbereich angeordnet ist;
- eine Steuerelektrode, die auf der Isolationsschicht angeordnet ist;
- eine erste Hauptelektrode, die auf den Oberflächen der ersten und zweiten Halbleiterbereiche angeordnet ist; und
- eine zweite Hauptelektrode, die auf der zweiten Hauptfläche der ersten Halbleiterschicht angeordnet ist.
Ein solcher Transistor ist im Prinzip aus dem Dokument DE-A-3 519 389 bekannt, obwohl dieses Dokument ausdrücklich einen MOSFET betrifft, der eine veränderliche Leitfähigkeit hat. Bei diesem Dokument des Stands der Technik soll ein solcher Transistor mit veränderlicher Leitfähigkeit bereitgestellt werden, wobei der durch einen parasitären Thyristor bewirkte Latch-up-Effekt verhindert wird. Zu diesem Zweck ist vorgesehen, daß der Transistor einen Sättigungsstrom hat, der kleiner als ein Latch-up-Strom ist, wenn an seine Gateelektrode eine vorbestimmte Gatespannung angelegt wird. Dazu werden verschiedene Parameter gemessen und berücksichtigt.

Beschreibung des Stands der Technik

Im allgemeinen hat ein IGBT-Bauelement eine Vielzahl von IGBT-Elementen (nachstehend als IGBT-Zellen bezeichnet), die parallelgeschaltet sind und von denen jedes eine polygonale oder Vieleckkonfiguration, wie etwa quadratische oder streifenförmige Konfiguration haben kann. Fig. 1A ist eine Draufsicht auf eine quadratische IGBT-Zelle in einem herkömmlichen N-Kanal-IGBT-Bauelement, und Fig. 1B ist ein Schnitt entlang der Linie A-A von Fig. 1A. Wie Fig. 1lB am besten zeigt, umfaßt die IGBT-Zelle eine P-Kollektorschicht 1 sowie eine N&spplus;-Pufferschicht 2 und eine N-Epitaxialschicht 3, die auf der P-Kollektorschicht 1 in dieser Reihenfolge vorgesehen sind. P-Basisbereiche 4 sind selektiv in der Oberfläche der epitaxialen N-Schicht 3 ausgebildet, und ferner sind N- Emitterbereiche 5 selektiv in der Oberfläche jedes P-Basisbereichs 4 ausgebildet.
Bereiche 6 in der Nähe der Oberfläche des P-Basisbereichs 4, zwischen den Oberflächen der N-Epitaxialschicht 3 und den N-Emitterbereichen 5, sind als Kanalbereiche definiert. Gateisolationssschichten 7 sind auf die Kanalbereiche 6 aufgebracht. Jede Isolationsschicht 7 bedeckt außerdem die N-Epitaxialschicht 3, um in die benachbarten IGBT-Zellen integriert zu sein. Steuerelektroden 8 sind aus solchen Materialien, wie etwa Polysilizium, auf den Gateisolationsschichten 7 ausgebildet. Eine Emitterelektrode 9 ist aus Metall, wie z.B. Aluminium, ausgebildet, so daß sie in elektrischem Kontakt sowohl mit der P-Basisschicht 4 als auch den N-Emitterbereichen 5 ist. In dem IGBT-Bauelement sind sämtliche Steuerelektroden 8 der IGBT-Zellen elektrisch zusammengeschaltet, und sämtliche Emitterelektroden 9 der IGBT-Zellen sind ebenfalls elektrisch zusammengeschaltet. Eine Kollektorelektrode 10 aus Metall ist über der gesamten unteren Oberfläche der P-Kollektorschicht 1 ausgebildet, um in sämtliche IGBT-Zellen integriert zu sein.
Ein IGBT ist ein Transistor vom Spannungssteuerungs-Typ mit einer MOS-Gatekonfiguration ähnlich einem MOSFET, so daß der IGBT wegen seiner vereinfachten Treiberschaltung vorteilhaft ist. Wenn an die Steuerelektroden 8 eine positive Spannung in einem Zustand aufgebracht wird, in dem eine positive Spannung an die Kollektorelektrode 10 und eine negative Spannung an die Emitterelektroden 9 angelegt wird, erscheinen in den Kanalbereichen 6 Inversionsschichten, so daß Elektronen in die N-Epitaxialschicht 3 aus den N-Emitterbereichen 5 wandern können. Andererseits werden in die N-Epitaxialschicht 3 Löcher injiziert, und zwar aus der P-Kollektorschicht 1 durch die N&spplus;-Pufferschicht 2, die die Injektion dieser Löcher steuert, so daß die Leitfähig keitsänderung in der N-Epitaxialschicht 3 bewirkt wird. Das führt zu einer deutlichen Abnahme des Widerstands in der N-Epitaxialschicht 3. Daher hat ein IGBT-Bauelement einen Vorteil, da ein EIN-Zustands-Widerstand in der N-Epitaxialschicht 3 selbst bei einem IGBT-Bauelement mit hoher Durchbruchspannung keine große Wirkung hat, obwohl ein EIN-Zustands-Widerstand in einer Schicht, die der N-Epitaxialschicht 3 entspricht, in einem MOSFET-Bauelement mit hoher Durchbruchspannung eine große Wirkung hat. Wegen dieser Vorteile ist der IGBT als Bauelement bekannt, das für einen Wechselrichter geeignet ist.
Wie jedoch Fig. lB zeigt, existiert ein parasitärer Thyristor, der aus der P-Kollektorschicht 1, der N-Epitaxialschicht 3, den P-Basisbereichen 4 und den N-Emitterbereichen 5 in dem IGBT gebildet ist. Wenn der parasitäre Thyristor einschaltet, kann eine an die Steuerelektroden 8 angelegte Spannung den Hauptstrom nicht mehr steuern. Diese Erscheinung wird als Latch-up bezeichnet. Wenn einmal ein Latch-up verursacht ist, resultiert ein Überstrom in einem Wärmedurchbruch des IGBT. Es ist daher wichtig, daß der IGBT eine hohe Latch-up-Durchbruchspannung hat.
Der Mechanismus des Auftretens eines Latch-up-Effekts wird nachstehend beschrieben. Wenn ein Löcherstrom unmittelbar unter den N-Emitterbereichen 5 fließt, tritt ein Spannungsabfall aufgrund der Widerstände R auf, die in jedem der P-Basisbereiche 4 horizontal verlaufen. Wenn dieser Spannungsabfall höher als das Diffusionspotential in einem PN-Übergang wird, der aus den N-Emitterbereichenb 5 und dem P-Basisbereich 4 gebildet ist, wird der PN-Übergang in Durchlaßrichtung vorgespannt, so daß Elektronen aus den N-Emitterbereichen 5 in die P-Basisbereiche 4 injiziert werden. Das dient als Auslöser und führt zu einem Latch-up. Da der Hauptstrom IC erhöht wird, wird der gesamte Strom, der unmittelbar unter den N-Emitterbereichen 5 fließt, erhöht, so daß leicht ein Latch-up verursacht wird. Somit wird die IGBT-Auslegung im allgemeinen so implementiert, daß IL > IC(Sat)max erfüllt ist, wobei IL der Grenzwert des Hauptstroms ist, bis zu dem ein Latch-up vermieden werden kann, und IC(Sat)max ein Sättigungsstrom bei der tatsächlich angewandten maximalen Gatespannung ist.
Fig. 2 ist ein Schaltbild, das eine Wechselrichtereinrichtung zeigt, in der als Schaltelemente sechs IGBT 11a bis 11f verwendet werden. Bei einer üblichen Wechselrichtereinrichtung detektiert ein Stromsensor 12, wenn die Zweige kurzge schlossen sind, einen Überstrom, so daß sämtliche Schaltelemente (die IGBT 11a bis 11f in der in Fig. 2 gezeigten Schaltung) zwangsläufig ausgeschaltet werden, um einen Durchbruch dieser Schaltelemente zu verhindern. Da jedoch eine solche Schutzfunktion nicht sofort wirksam ist, können diese Schaltelemente für einige Zeit einem Überstrom ausgesetzt sein. Es ist daher wichtig, daß der IGBT eine hohe Kurzschluß-Durchbruchspannung hat, wenn er in die Wechselrichtereinrichtung als Schaltelement eingefügt ist.
Bei dem IGBT gemäß Fig. 1B dient ein in dem Kanalbereich 6 fließender Elektronenstrom als ein Basisstrom IB eines PNP- Transistors, der aus der P-Kollektorschicht 1, der N-Epitaxialschicht 3 und den P-Basisbereichen 4 gebildet ist. Wenn man annimmt, daß h einen Stromverstärkungsfaktor des PNP-Transistors darstellt, so ist der Hauptstrom IC = hFE x IB. In einem MOSFET befindet sich keine P-Kollektorschicht 1. Das bedeutet, daß in dem MOSFET keine durch den vorgenannten PNP-Transistor bewirkte Verstärkung stattfindet, und daher sollte die obige Gleichung IC = IB sein. Wie Fig. 3 zeigt, ist somit ein Sättigungsstrom IC(Sat) des IGBT, der durch einen Kanaiwiderstand unter der Bedingung einer konstanten Gatespannung begrenzt ist, annähernd hFE- mal größer als der des MOSFET. IC(Sat) entspricht einem Selbstbegrenzungsstrom bei einer Kurzschlußbildung.
Fig. 4 ist ein Diagramm, das eine Wellenform bei einem IGBT Kurzschlußtest zeigt. Dabei wird ein in Fig. 4(C) gezeigter Impuls an die Steuerelektrode 8 angelegt, wobei die Netzspannung direkt über der Emitterelektrode 9 und der Kollektorelektrode 10 des IGBT ohne Last aufgebracht wird. Infolgedessen fließt ein großer Hauptstrom IC (< IC(Sat)) für eine Dauer tW, wie Fig. 4(B) zeigt, wobei eine hohe Kollektorspannung VC anliegt, wie Fig. 4(A) zeigt. Wenn IC x VC x tW einen kritischen Wert überschreitet, erfährt der IGBT einen Wärmedurchbruch. Dieser kritische Wert ist in Abhängigkeit von der Fläche eines IGBT-Chips, von dem Widerstandswert und der Dicke der N-Epitaxialschicht 3 und dergleichen bestimmt. Es wird bevorzugt, daß IC(Sat) möglichst klein ist, um den kurzschlußsicheren Arbeitsbereich zu vergrößern. Auch zur leichten Erfüllung der vorgenannten Beziehung, daß der für den Latch-up kritische Hauptstrom LL > IC(Sat)max ist, kann IC(Sat) klein sein. Es ist jedoch unmöglich, IC(Sat) zu klein zu machen, und zwar im Hinblick auf die Leitfähigkeit und die Verluste im Einschaltzustand.
Zur Erhöhung der Latch-up-Durchbruchspannung, d. h. um den für den Latch-up kritischen Hauptstrom LL groß zu machen, sind Emitter-Bypasskonstruktionen vorgeschlagen worden, wie sie in den Fig. 5 und 6 gezeigt sind. Schnittansichten entlang der Linie B-B von Fig. 5 und der Linie C-C von Fig. 6 sind die gleichen wie in Fig. 1B. Da ein N-Emitterbereich 5 in einem Bypassbereich 13 entfällt, wird die Rate eines Löcherstroms, der durch einen P-Basisbereich 4 direkt unter dem N-Emitterbereich 5 fließt, herabgesetzt. Dadurch wird das Auftreten eines Latch-up unterdrückt. Bei der in Fig. 6 gezeigten Emitter-Bypasskonstruktion ist außerdem eine Kanalbreite etwas verringert. Dadurch wird IC(Sat) mehr oder weniger klein gemacht, was zu der Vergrößerung des kurzschlußsicheren Arbeitsbereichs führt.
Ein herkömmlicher IGBT ist wie beschrieben aufgebaut, und es ist erwünscht, seinen Latch-up-Strom und seinen kurzschlußsicheren Arbeitsbereich zu vergrößern. Zu diesem Zweck ist die Emitter-Bypasskonstruktion vorgeschlagen worden. Es ist jedoch eine Tatsache, daß dies keinen ausreichenden Latchup-Strom und kurzschlußsicheren Arbeitsbereich erbringt, der für eine Anwendung in der Praxis in einer Wechseirichtereinrichtung unter allen dabei auftretenden Bedingungen geeignet ist.
Aufgabe der Erfindung ist die Bereitstellung eines Bipolartransistors mit isoliertem Gate, der einen hochkurzschlußsicheren Arbeitsbereich und einen hohen Latch-up-Strom hat, sowie eines Verfahrens zum Herstellen eines solchen Transistors, so daß ein solcher Transistor für eine Wechselrichtereinrichtung geeignet ist.
Die Lösung dieser Aufgabe wird gemäß der Erfindung erreicht durch Bereitstellen eines Bipolartransistors mit isoliertem Gate des eingangs genannten Typs, der dadurch gekennzeichnet ist, daß der Abstand D entlang dem Umfangsbereich der ersten Halbleiterbereiche zwischen den zwei Bereichen jedes Paars von zweiten Halbleiterbereichen, die entlang dem Umfangsbe reich ihres jeweiligen ersten Halbleiterbereichs aneinander angrenzen, und die Länge L des Kanalbereichs, die als Abstand in dem Kanalbereich zwischen der zweiten Halbleiterschicht und jedem der zweiten Halbleiterbereiche definiert ist, die Beziehung D > 2L erfüllen.
Bei einer Weiterentwicklung des Transistors gemäß der Erfin dung weist der Transistor eine Vielzahl von ersten Halbleiterbereichen auf, die jeweils eine Streifenkonfiguration haben und eine Transistorzelle bilden, wobei sämtliche Zellen parallelgeschaltet sind.
Eine spezielle Ausführungsform des Transistors gemäß der Erfindung ist dadurch gekennzeichnet, daß die zweite Halbleiterschicht aus einer Pufferschicht und einer Epitaxialschicht gebildet ist, wobei der Abstand D zwischen jeweils zwei benachbarten Halbleiterbereichen und eine Dicke X des Bereichs der Epitaxialschicht, der unter dem ersten Halbleiterbereich liegt, die Beziehunq D < 2X erfüllen.
Eine Weiterentwicklung des Transistors gemäß der Erfindung ist gekennzeichnet durch einen Bereich hoher Konzentration vom ersten Leitfähigkeitstyp, der wenigstens in einem Bereich von jedem der ersten Halbleiterbereiche angeordnet ist, der zwischen den zweiten Halbleiterbereichen liegt und an der freiliegenden Oberfläche der ersten Halbleiterbereiche freiliegt, wobei der Bereich hoher Konzentration eine Störstellenkonzentration hat, die um das Fünffache oder mehr größer als die der ersten Halbleiterbereiche ist, und wobei der Bereich hoher Konzentration näher an der zweiten Halbleiterschicht in dem Umfangsbereich der ersten Halbleiterbereiche zwischen den zweiten Halbleiterbereichen ist als die zweiten Halbleiterbereiche.
Eine spezielle Ausführungsform des Transistors gemäß der Erfindung ist dadurch gekennzeichnet, daß der Kanalbereich eine Breite W hat, die als Lange in dem Kanalbereich entlang dem Umfangsbereich der ersten Halbleiterbereiche definiert ist, und daß ein Wert WU pro Flächeneinheit einer Breite des Kanalbereichs die Beziehung
140 cm&supmin;¹ ≤ WU ≤ 280 cm&supmin;¹
erfüllt, so daß der Transistor eine Durchbruchspannung von ca. 500 bis 750 V hat.
Eine andere spezielle Ausführungsform des Transistors gemäß der Erfindung ist dadurch gekennzeichnet, daß der Kanalbereich eine Breite W hat, die als Länge in dem Kanalbereich entlang dem Umfangsbereich der ersten Halbleiterbereiche definiert ist, und daß ein Wert WU pro Flächeneinheit einer Breite des Kanalbereichs die Beziehung
70 cm&supmin;¹ ≤ WU ≤ 150 cm&supmin;¹
erfüllt, so daß der Transistor eine Durchbruchspannung von ca. 1000 bis 1500 Volt hat.
Eine Weiterentwicklung des Transistors gemäß der Erfindung ist dadurch gekennzeichnet, daß eine Vielzahl von dritten Halbleiterbereichen vom zweiten Leitfähigkeitstyp in der ersten Halbleiterschicht periodisch angeordnet sind und die erste Halbleiterschicht durchdringen.
Das Verfahren gemäß der Erfindung zum Herstellen des Bipo lartransistors mit isolierter Gateelektrode weist die folgenden Schritte auf:
a) Herstellen einer ersten Halbleiterschicht vom ersten Leitfähigkeitstyp, die eine erste und eine zweite Hauptfläche hat;
b) Ausbilden einer zweiten Halbleiterschicht vom zweiten Leitfähigkeitstyp auf der ersten Hauptfläche der ersten Halbleiterschicht;
c) selektives Ausbilden wenigstens eines ersten Halbleiterbereichs vom ersten Leitfähigkeitstyp in einer Oberfläche der zweiten Halbleiterschicht;
d) selektives Ausbilden einer Vielzahl von zweiten Halbleiterbereichen vom zweiten Leitfähigkeitstyp in einer Oberfläche von jedem der ersten Halbleiterbereiche; wobei sämtliche Bereiche von jedem der ersten Halbleiterbereiche, die in einem Umfangsbereich von jedem der ersten Halbleiterbereiche, in der Nähe der freiliegenden Oberfläche von jedem der ersten Halbleiterbereiche und zwischen der zweiten Halbleiterschicht und sämtlichen zweiten Halbleiterbereichen, die in ihren jeweiligen ersten Halbleiterbereichen angeordnet sind, liegen, einen Kanalbereich bilden;
e) Ausbilden einer Isolationsschicht auf dem Kanalbereich;
f) Ausbilden einer Steuerelektrode auf der Isolationsschicht;
g) Ausbilden einer ersten Hauptelektrode auf den Oberflächen der ersten und zweiten Halbleiterbereiche; und
h) Ausbilden einer zweiten Hauptelektrode auf der zweiten Hauptfläche der ersten Halbleiterschicht, wobei der Abstand D entlang dem Umfangsbereich der ersten Halbleiterbereiche zwischen den zwei Bereichen jedes Paars von zweiten Halbleiterbereichen, die entlang dem Umfangsbereich ihres jeweiligen ersten Halbleiterbereichs aneinander angrenzen, und die Länge L des Kanalbereichs, die als Abstand in dem Kanalbereich zwischen der zweiten Halbleiterschicht und jedem der zweiten Halbleiterbereiche definiert ist, die Beziehung D > 2L erfüllen.
Eine Weiterbildung des Verfahrens nach der Erfindung weist die folgenden Schritte auf:
Ausbilden eines Bereichs hoher Konzentration vom ersten Leitfähigkeitstyp wenigstens in einem Bereich der Oberfläche von jedem der ersten Halbleiterbereiche zwischen den zweiten Halbleiterbereichen, wobei der Bereich hoher Konzentration mit einer Störstellenkonzentration versehen wird, die um das Fünffache oder mehr größer als die der ersten Halbleiterbereiche ist, und wobei der Bereich hoher Konzentration näher an der zweiten Halbleiterschicht in dem Umfangsbereich der ersten Halbleiterbereiche zwischen den zweiten Halbleiterbereichen gebildet wird als die zweiten Halbleiterbereiche.
Noch eine Weiterbildung des Verfahrens nach der Erfindung ist dadurch gekennzeichnet, daß der Schritt des selektiven Ausbildens wenigstens eines ersten Halbleiterbereichs vom ersten Leitfähigkeitstyp in einer Oberfläche der zweiten Halbleiterschicht die folgenden Schritte aufweist:
- Ausbilden einer Isolationsschicht auf der zweiten Halbleiterschicht;
- Ausbilden einer Steuerelektrodenschicht auf der Isolationsschicht;
- selektives Entfernen der Steuerelektrodenschicht und der Isolationsschicht, so daß Fenster geffnet werden;
- Implantieren von Störstellen vom ersten Leitfähigkeitstyp in die Halbleiterschicht durch die Fenster;
und daß der Schritt des selektiven Ausbildens einer Vielzahl von zweiten Halbleiterbereichen vom zweiten Leitfähigkeitstyp in einer Oberfläche von jedem der ersten Halbleiterbereiche den Schritt des selektiven Implantierens von Störstellen vom zweiten Leitfähigkeitstyp in jeden der ersten Halbleiterbereiche aufweist.
Eine spezielle Ausführungsform des Verfahrens nach der Erfindung ist dadurch gekennzeichnet, daß der Schritt des Ausbildens einer zweiten Halbleiterschicht vom zweiten Leitfähigkeitstyp die folgenden Schritte aufweist: Herstellen einer zweiten Halbleiterschicht vom zweiten Leitfähigkeitstyp und Anbringen der zweiten Halbleiterschicht an der ersten Halbleiterschicht.
Gemäß der Erfindung wird die Aufgabe der vorliegenden Anmeldung auf zufriedenstellende Weise gelöst. Da die Beziehung D > 2L bei dem Transistor gemäß der Erfindung erfüllt ist, kann die Kanalbreite effektiv verringert werden, und daher kann auch der Sättigungsstrom IC(Sat) des IGBT wirkungsvoll verringert werden.
Die genannten und weitere Ziele, Merkmale, Aspekte und Vorteile der Erfindung ergeben sich im einzelnen aus der nachstehenden genauen Beschreibung der Erfindung im Zusammenhang mit den beigefügten Zeichnungen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1A ist eine Draufsicht auf einen herk-mmlichen IGBT;
Fig. 1B ist ein Querschnitt entlang der Linie A-A von Fig.
Fig. 2 ist ein Schaltbild, das eine Wechseirichtereinrichtung zeigt, in der IGBTs verwendet werden;
Fig. 3 zeigt Diagramme des Sättigungsstroms eines IGBT und eines MOSFET;
Fig. 4 zeigt Wellenformen bei einem IGBT-Kurzschlußtest;
Fig. 5 und 6 sind Draufsichten, die herkömmliche Emitter- Bypasskonstruktionen zeigen
Fig. 7A ist eine Draufsicht auf eine Ausführungsform eines IGBT gemäß der Erfindung;
Fig. 7B ist ein Querschnitt entlang der Linie A-A von Fig.
Fig. 8 ist eine Draufsicht, die zeigt, wie ein elektrischer Strom in einem Kanalbereich fließt;
Fig. 9A und 10A sind Draufsichten auf andere Ausführungsformen des IGBT gemäß der Erfindung;
Fig. 9B und 10B sind Querschnitte entlang den Linien E-E bzw. F-F der Fig. 9A bzw. 10A;
Fig. 11 ist eine Draufsicht, die die Art und Weise der Ausbildung einer Verarmungsschicht zeigt;
Fig. 12 und 13 sind Diagramme des Zusammenhanges zwischen einer Kanalbreite pro Flächeneinheit und einer Sättigungsstromdichte sowie einer Wärmeenergie;
Fig. 14 ist ein Querschnitt, der eine Konstruktion mit kurzgeschlossenem Kollektor zeigt;
Fig. 15A bis 15D sind Querschnitte, die ein Beispiel eines Herstellungsverfahrens des IGBT gemäß der Erfindung zeigen; und
Fig. 16 ist eine Ansicht, die eine Modifikation der Herstellungsschritte zeigt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Fig. 7A ist eine Draufsicht auf eine Ausführungsform eines IGBT gemäß der Erfindung, und Fig. 7B ist eine Schnittdarstellung entlang der Linie D-D von Fig. 7A. Der IGBT dieser Ausführungsform hat einen Aufbau, bei dem eine Reihe von IGBT-Zellen mit Streifenkonfiguration parallelgeschaltet sind. Wie Fig. 7B am besten zeigt, umfaßt die IGBT-Zelle eine P-Kollektorschicht 1, und eine N&spplus;-Pufferschicht 2 und eine N-Epitaxialschicht 3 sind auf der P-Kollektorschicht 1 in dieser Reihenfolge vorgesehen. P-Basisbereiche 4 sind selektiv in der Oberfläche der N-Epitaxialschicht 3 ausgebildet, und außerdem sind selektiv N-Emitterbereiche 5 in der Oberfläche jedes der P-Basisbereiche 4 ausgebildet. Die N-Emitterbereiche 5 sind eine Vielzahl von Inseln, die durch Entfernen von mehreren Teilen von schmalen Streifen der ursprünglichen Emitterbereiche 5 in regelmäßigen Abständen ausgebildet sind. Flächen, von denen diese Teile des N-Emitterbereichs 5 entfernt worden sind, sind als Bypassbereiche 15 definiert.
Bereiche 6 in der Nähe der Oberfläche des P-Basisbereichs 4 zwischen den Oberflächen der N-Epitaxialschicht 3 und N-Emitterbereichen 5 sind als Kanalbereiche definiert. Gateisolationsschichten 7 sind auf die Kanalbereiche 6 aufgebracht. Jede der Isolationsschichten 7 bedeckt auch die N-Epitaxialschicht 3, damit sie in die benachbarten IGBT- Zellen integriert sind. Steuerelektroden 8 sind aus Materialien wie etwa Polysilizium auf den Gateisolationsschichten 7 ausgebildet. Eine Emitterelektrode 9 ist aus einem Metall, wie z.B. Aluminium, ausgebildet, damit sie in elektrischem Kontakt sowohl mit der P-Basisschicht 4 als auch den N-Emitterbereichen 5 ist. In dem IGBT-Bauelement sind sämtliche Steuerelektroden 8 der IGBT-Zellen elektrisch zusammengeschaltet, und sämtliche Emitterelektroden 9 der IGBT-Zellen sind ebenfalls elektrisch zusammengeschaltet. Eine Kollektorelektrode 10 aus Metall ist über der gesamten unteren Oberfläche der P-Kollektorschicht 1 ausgebildet, damit sie in sämtliche IGBT-Zellen integriert ist.
Wenn im Betrieb eine positive Spannung an die Steuerelektroden 8 angelegt ist, während eine positive Spannung an eine Kollektorelektrode 10 und eine negative Spannung an die Emitterelektrode 9 angelegt ist, werden in Bereichen der P-Basisbereiche 4 unmittelbar unter den Steuerelektroden 8 Inversionsschichten ausgebildet, wie in Fig. 8 mit Schräglinien schraffiert gezeigt ist, so daß ein Hauptstrom von der Kollektorelektrode 10 zu der Emitterelektrode 9 fließt.
Da solche Inversionsschichten nicht nur in einem Teil ausgebildet werden, der jedem der N-Emitterbereiche 5 (d. h. einem Kanalbereich 6) entspricht, sondern auch in einem Bereich ausgebildet werden, der jedem der Bypassbereiche 15 entspricht, breiten sich Elektronen, die aus den N-Emitterbereichen 5 in die N-Epitaxialschicht 3 durch die Inversionssschicht injiziert werden, unter einem Winkel von ungefähr 45º aus. Anders ausgedrückt, es fließt ein Elektronenstrom aus der N-Epitaxialschicht 3 in die N-Emitterbereiche 5, wobei er sich unter einem Winkel von 450 ausbreitet, wie die Pfeile in Fig. 8 zeigen. Wenn daher die Breite D des Bypassbereichs 15 (d. h. ein Abstand zwischen den Emitterbe reichen 5) schmal ist, wirkt sich die Verringerung der Breite W des Kanalbereichs 6 auch dann kaum aus, wenn die Breite W auf einer Struktur verringert ist. In einem solchen Fall wird der Sättigungsstrom IC(Sat) kaum verringert, und eine Vergrößerung des kurzschlußsicheren Arbeitsbereichs kann nicht erwartet werden.
Daher muß die Breite D ausreichend groß sein, um die effektive Kanalbreite zufriedenstellend zu verringern. Unter Berücksichtigung der Ausbreitung des Elektronenstroms unter einem Winkel von 45º muß der folgenden Beziehung genügt sein, um die effektive Kanalbreite zu verringern:
D > 2L
wobei L eine Kanallänge ist.
Fig. 9A ist eine Draufsicht auf eine andere Ausführungsform des IGBT gemäß der Erfindung, wobei die vorgenannte Forderung berücksichtigt ist. Fig. 9B ist ein Schnitt entlang der Linie E-E von Fig. 9A. Bei dieser Ausführungsform ist D > 2L vollkommen erfüllt, indem die Breite D des Bypassbereichs 15 größer als bei der vorhergehenden Ausführungsform gemacht ist. Dadurch wird die effektive Kanalbreite verringert, und es resultiert eine wirksame Abnahme des Sättigungsstroms IC(Sat), so daß die Vergrößerung des kurzschlußsicheren Arbeitsbereichs erreicht wird. Dabei muß D < 2X vollständig erfüllt sein, weil es einen Bereich gibt, in dem kein Elektronenstrom fließt, wenn D > 2X, und das führt zu dem erheblichen Anstieg einer Einschaltzustand-Spannung, wobei X eine Dicke der N-Epitaxialschicht 3 unmittelbar unter dem P-Basisbereich 4 ist. Es ist also erwünscht, daß viele Bypassbereiche 15, deren Breite D möglichst klein ist, innerhalb eines Bereichs von D > 2L vorgesehen sind.
Fig. 10A ist eine Draufsicht auf eine andere Ausführungsform des IGBT der Erfindung, und Fig. 10B ist ein Schnitt entlang der Linie F-F von Fig. 10A. Bei dieser Ausführungsform hat der IGBT einen P&spplus;-Basisbereich 14, der in der Mitte eines P-Basisbereichs 4 vorgesehen ist. Die Störstellenkonzentration des P&spplus;-Basisbereichs 14 ist um das Fünffache oder mehr größer als die des P-Basisbereichs 4. Der Endbereich des P&spplus;-Basisbereichs 14 ist, wie aus den Strich-Punkt-Linien in Fig. 10A zu sehen ist, nahe dem Endbereich des P-Basis bereichs 4 an Bereichen, die Bypassbereichen 15 entsprechen, und davon entfernt an Bereichen, die N-Emitterbereichen 5 entsprechen, und bildet somit eine ungleichmäßige Randkonfiguration. Bei diesem IGBT werden zwar Inversionsschichten in dem P-Basisbereich 4 unmittelbar unter Basiselektroden 8 ausgebildet, wenn an die Basiselektroden 8 eine positive Spannung angelegt wird, aber in dem P&spplus;-Basisbereich 14 wird keine Inversionsschicht ausgebildet. Dadurch wird die Konfiguration der Inversionsschichten ungleichförmig, wie schrägschraffiert in Fig. 11 zu sehen ist, und die Ausbreitung eines Elektronenstroms wird in konkaven Bereichen der Invers ionsschichten unterdrückt.
Die Verringerung einer Kanalbreite wird nun unter einem quantitativen Gesichstspunkt erläutert. Wenn ein IGBT in einer 220-V-Gleichstromleitung verwendet wird, wird gewöhnlich ein Produkt einer Klasse mit einer Durchbruchspannung von 500 bis 750 V verwendet. Der IGBT einer solchen Klasse hat eine Nennstromdichte von ungefähr 100 A/cm² im Normalbetrieb. Wenn andererseits ein IGBT in einer 440-V-Gleichstromleitung verwendet wird, wird gewöhnlich ein Erzeugnis einer Klasse mit einer Durchbruchspannung von 1000 bis 1500 V verwendet. Der IGBT einer solchen Klasse hat eine Nennstromdichte von ungefähr 50 A/cm² im Normalbetrieb. Ein IGBT (Muster 1) mit einer Nenndurchbruchspannung von 500 V und einer Nennstromdichte von 100 A/cm² als Repräsentant der Erzeugnisse der Klasse mit einer Durchbruchspannung von 500 5 bis 750 V und ein IGBT (Muster 2) mit einer Nenndurchbruchspannung von 1000 V und einer Nennstromdichte von 50 A/cm² als Repräsentant der Erzeugnisse der Klasse mit einer Durchbruchspannung von 1000 bis 1500 V werden nachstehend erläutert.
Im allgemeinen ist eine Sättigungsstromdichte jC(Sat) eines IGBT proportional zu seiner Kanalbreite pro Flächeneinheit WU.
jC(Sat) α WU .
Eine Vollinie in einem Diagramm in Fig. 12 zeigt die Beziehung zwischen der Sättigungsstromdichte jC(Sat) (A/cm²) und der Kanalbreite pro Flächeneinheit WU (cm&supmin;¹) des IGBT des Musters 1, und eine Vollinie in einem Diagramm in Fig. 13 zeigt die Beziehung zwischen der Sättigungsstromdichte jC(Sat) (A/cm²) und der Kanalbreite pro Flächeneinheit WU (cm&supmin;¹) des IGBT des Musters 2. Der IGBT des Musters 1 erfordert einen Spitzenstrom, der mehr als das Dreifache der Nennstromdichte von 100 A/cm² ist, d. h. die Sättigungsstromdichte jC(Sat) muß 300 A/cm² oder mehr sein. Gemäß der Vollinie von Fig. 12 ist es notwendig, daß die Kanaibreite WU pro Flächeneinheit WU > 140 cm&supmin;¹ ist. Andererseits erfordert der IGBT des Musters 2 einen Spitzenstrom, der mehr als das Dreifache der Nennstromdichte von 50 A/cm² ist, d. h. die Sättigungsstromdichte jC(Sat) muß 150 A/cm² oder mehr sein. Entsprechend der Vollinie von Fig. 13 ist es notwen dig, daß die Kanalbreite WU pro Flächeneinheit WU > 70 cm&supmin;¹ erfüllt.
Wenn eine auf den IGBT beim Kurzschließen aufgebrachte Wärmeenergie einen bestimmten Wert überschreitet, erfährt der IGBT einen Wärmedurchbruch. Die Wärmeenergie EC beim Kurzschluß ist durch die nachstehende Gleichung gegeben:
EC = jC(Sat) x VC x tW
mit VC = eine über dem Kollektor und dem Emitter des IGBT beim Kurzschließen aufgebrachte Spannung, und tW = eine Dauer des Kurzschlusses. Der IGBT des Musters 1 benötigt vorteilhaft eine Kurzschluß-Durchbruchspannung von mindestens 400 V im Vergleich mit der Nenndurchbruchspannung von 500 V im Normalbetrieb. Der IGBT muß ohne Wärmedurchbruch für wenigstens 10 µs in dem Zustand standhalten, in dem die kleinste Spannung von 400 V direkt ohne Last im EIN-Zustand aufgebracht wird. Der Grund hierfür ist, daß eine Schutzschaltung nach diesem Zeitraum effektiv wirksam werden kann. Andererseits benötigt der IGBT des Musters 2 vorteilhaft eine Kurzschluß-Durchbruchspannung von mindestens 800 V im Vergleich mit der Nenndurchbruchspannung von 500 V im Normalbetrieb. Ähnlich wie der IGBT des Musters 1 muß auch der IGBT des Musters 2 ohne Wärmedurchbruch fur wenigstens 10 µs der kleinsten Spannung von 800 V, die zum Kurzschließen aufgebracht wird, standhalten.
Eine Strich-Punkt-Linie in dem Diagramm von Fig. 12 zeigt die Beziehung zwischen der Kanalbreite pro Flächeneinheit WU (cm&supmin;¹) und der Wärmeenergie EC (Joule/cm²), wenn eine Spannung von 400 V auf den IGBT des Musters 1 für 10 µs zum Kurzschließen aufgebracht wird. Eine Strich-Punkt-Linie in dem Diagramm von Fig. 13 zeigt die Beziehung zwischen der Kanalbreite pro Flächeneinheit WU (cm&supmin;¹) und der Wärmeenergie EC (Joule/cm²), wenn eine Spannung von 800 V auf den IGBT des Musters 2 für 10 µs zum Kurzschließen aufgebracht wird. Markierungen in den Fig. 12 und 13 zeigen Durchbruchwerte, die durch ein Experiment erhalten sind. Aus den Fig. 12 und 13 ist zu erkennen, daß die IGBT der Muster 1 und 2 einen Wärmedurchbruch erfahren, wenn die Wärmeenergie EC ungefähr 5 Joule/cm² erreicht. Wie aus den Strich-Punkt- Graphen der Fig. 12 und 13 zu erkennen ist, muß die Kanalbreite pro Flächeneinheit WU des IGBT des Musters 1 WU < 280 cm&supmin;¹genügen, und die Kanalbreite pro Flächeneinheit WU des IGBT des Musters 2 muß WU < 150 cm&supmin;¹ genügen, damit beide IGBT des Musters 1 und des Musters 2 einem Wärmedurchbruch standhalten können.
Daher ist der IGBT, der für einen Wechselrichter geeignet ist, vorteilhaft mit der folgenden Kanalbreite pro Flächeneinheit WU ausgelegt:
Der IGBT einer Durchbruchspannungsklasse von 500-750 V:
140 cm&supmin;¹ ≤ WU ≤ 280 cm&supmin;¹. PDer IGBT einer Durchbruchspannungsklasse von 1000-1500 V:
70 cm&supmin;¹ ≤ WU ≤ 150 cm&supmin;¹.
Fig. 14 ist eine Schnittdarstellung, die eine Struktur mit kurzgeschlossenem Kollektor zeigt. Bei dieser Struktur sind eine P-Kollektorschicht 1a und N&spplus;-Bereiche 2a alternierend an der unteren Oberfläche einer N-Epitaxialschicht 3 ausgebildet, und darüber ist eine Kollektorelektrode 10 ausgebildet. Da Träger in der N-Epitaxialschicht 3 sehr rasch durch die N&spplus;-Pufferschicht 2a zu der Kollektorelektrode 10 herausgezogen werden, wird die Schaltgeschwindigkeit erh:ht. Eine solche Struktur mit kurzgeschlossenem Kollektor kann bei dem IGBT gemäß der Erfindung angewandt werden.
Die Fig. 15A bis 15D sind Schnittdarstellungen, die ein beispielhaftes Verfahren zum Herstellen des IGBT (Durchbruchspannungsklasse 500-700 V) gemäß der Erfindung zeigen. Wie Fig. 15A zeigt, umfaßt die erste Verfahrensstufe die Schritte: Ausbilden einer N&spplus;-Pufferschicht 2, die einen spezifischen Widerstand von ungefähr 0,1 Ohm-cm hat, mit einer Dicke von ca. 20 µm auf einer P-Kollektorschicht 1 eines P-Halbleitersubstrats, das einen spezifischen Widerstand von ungefähr 0,005 bis 0,02 Ohm-cm hat, durch epitaxiales Aufwachsen, ferner Ausbilden einer N-Epitaxialschicht 3, die einen hohen spezifischen Widerstand von ungefähr 30 Ohm-cm hat, mit einer Dicke von ca. 60 µm auf der N&spplus;-Pufferschicht 2 durch epitaxiales Aufwachsen, Aufbringen einer Oxidschicht 70 über die Gesamtoberfläche der Epitaxialschicht 3 und Aufbringen einer Polysiliziumschicht 80 auf die Gesamtoberfläche der Oxidschicht 70 mittels CVD oder dergleichen.
Dann werden, wie Fig. 15B zeigt, die Oxidschicht 70 und die Polysiliziumschicht 80 selektiv weggeätzt, um Fenster 90 zu öffnen. Dieser Schritt entwickelt Gateoxidschichten 7 und Gateelektroden 8 aus der Oxidschicht 70 bzw. der Polysihziumschicht 80. Die Konfiguration der Fenster 90 entspricht derjenigen von IGBT-Zellen, wie etwa einer Streifenkonfigu ration. Störstellen vom P-Leitfähigkeitstyp werden der N-Epitaxialschicht 3 durch die Fenster 90 selektiv hinzugefügt durch eine Ionenimplantiermethode, eine Diffusionsmethode und dergleichen, um P-Basisbereiche 4 einer Konfiguration zu bilden, die der IGBT-Zellenkonfiguration entspricht.
Dann wird eine strukturierte Maske, die nicht gezeigt ist, gebildet, und Störstellen vom N-Leitfähigkeitstyp werden den P-Basisbereichen 4 selektiv hinzugefügt mittels einer Ionenimplantiermethode, einer Diffusionsmethode und dergleichen, um N-Emitterbereiche 5 einer gewünschten Struktur entsprechend einer der oben angegebenen Ausführungsformen auszubilden, wie Fig. 15C zeigt. Bei der in den Fig. 15A bis 15D gezeigten Ausführungsform ist der Abstand D zwischen den N-Emitterbereichen 5 so vorgegeben, daß er der folgenden Beziehung genügt:
D > 2 x 0,8 (Xjp - Xjn)
mit Xjp bzw. Xjn = die Tiefe der P-Basisbereiche 4 bzw. der N-Emitterbereiche 5. Der Koeffizient 0,8 bedeutet die Rate der horizontalen Diffusion zu der vertikalen Diffusion. Da her entspricht 0,8(Xjp - Xjn) der Kanallänge L von Fig. 8.
Wie Fig. 15D zeigt, umfaßt die letzte Verfahrensstufe zur Fertigstellung des IGBT-Bauelements die Schritte: Ausbilden der Emitterelektrode 9 aus Metall, wie etwa Aluminium, so daß sie in ohmschem Kontakt sowohl mit dem N-Emitterbereich 5 als auch dem P-Basisbereich 4 ist, und anschließendes Ausbilden der Kollektorelektrode 10 aus Metall, wie etwa Ti-Ni-Au, so daß sie in ohmschem Kontakt mit der unteren Oberfläche der P-Kollektorschicht 1 ist.
Im Fall des Ausbildens des P&spplus;-Basisbereichs 14 von Fig. 10B kann zwischen den Schritten von Fig. 15B und Fig. 15C ein Verfahrensschritt ausgeführt werden, bei dem in die P-Basisbereiche 4 selektiv Störstellen vom P-Leitfähigkeitstyp in einer Konzentration injiziert werden, die ausreichend (vorteilhaft um das Fünffache oder mehr) größer als bei der Ausbildung der P-Basisbereiche 4 ist.
Anstelle der Ausbildung der N&spplus;-Pufferschicht 2 und der N-Epitaxialschicht 3 nacheinander auf dem P-Halbleitersubstrat 1 in dem Verfahrensschritt von Fig. ISA kann die N&spplus;-Pufferschicht 2 ausgebildet werden, indem Störstellen vom N-Leitfähigkeitstyp über die gesamte untere Oberfläche eines N-Halbleitersubstrats 30 mit hohem spezifischen Widerstand diffundiert werden, woraufhin die P-Kollektorschicht 1 eines P-Halbleitersubstrats an dem Substrat 30 angebracht werden kann, wie Fig. 16 zeigt. In diesem Fall können beide Substrate ohne weiteres haftend miteinander verbunden werden, indem die Kontaktoberflächen beider Substrate einer hydrophilen Behandlung unterzogen werden, die Substrate in Berührung miteinander gebracht und dann einer Wärmebehandlung ausgesetzt werden.
Im Fall der Herstellung des IGBT mit einer Durchbruchspannung in der Klasse von 1000 bis 1500 V kann der spezifische Widerstand der N-Epitaxialschicht 3 auf 60 Ohm-cm geändert werden, und die Dicke der N-Epitaxialschicht 3 kann auf 100 p.m geändert werden. Der spezifische Widerstand der P-Kollektorschicht 1, der spezifische Widerstand der N&spplus;-Pufferschicht 2 und die Dicke der N&spplus;-Pufferschicht 2 sind gleich wie bei dem oben erwähnten IGBT der Durchbruchspannungsklasse von 500 bis 750 V.
In den obigen Ausführungsbeispielen wurden zwar N-Kanal-IGBT erläutert, es ist aber zu beachten, daß die Erfindung selbstverständlich auch bei einem P-Kanal-IGBT anwendbar ist.

Claims

1. Bipolartransistor mit isolierter Gateelektrode, der folgendes aufweist:

- eine erste Halbleiterschicht (1) von einem ersten Leitfähigkeitstyp, die eine erste und eine zweite Hauptfläche hat;

- eine zweite Halbleiterschicht (2, 3) von einem zweiten Leitfähigkeitstyp, die auf der ersten Hauptfläche der ersten Halbleiterschicht (1) angeordnet ist und eine der ersten Hauptfläche gegenüberliegende Oberfläche hat;

- wenigstens einen ersten Halbleiterbereich (4) vom ersten Leitfähigkeitstyp, wobei jeder erste Halbleiterbereich (4) in der zweiten Halbleiterschicht (3) angeordnet ist und an der Oberfläche der zweiten Halbleiterschicht (3) freiliegt;

- eine Vielzahl von zweiten Halbleiterbereichen (5) vom zweiten Leitfähigkeitstyp, die in jedem der ersten Halbleiterbereiche (4) angeordnet sind und an der freiliegenden Oberfläche von jedem der ersten Halbleiterbereiche (4) freiliegen;

- wobei die zweiten Halbleiterbereiche (5) in jedem der ersten Halbleiterbereiche (4) voneinander beabstandet sind und von dem Übergang zwischen dem jeweiligen ersten Halbleiterbereich (4), in dem sie angeordnet sind, und der zweiten Halbleiterschicht (3) beabstandet sind,

- wobei sämtliche Bereiche (6) von jedem der ersten Halbleiterbereiche (4), die in einem Umfangsbereich von jedem der ersten Halbleiterbereiche (4), in der Nähe der freiliegenden Oberfläche von jedem der ersten Halbleiterbereiche (4) und zwischen der zweiten Halbleiterschicht (3) und sämtlichen zweiten Halbleiterbereichen (5), die in ihren jeweiligen ersten Halbleiterbereichen (4) angeordnet sind, liegen, einen Kanalbereich (6) bilden;

- eine Isolationsschicht (7), die auf dem Kanalbereich (6) angeordnet ist;

- eine Steuerelektrode (8), die auf der Isolationsschicht (7) angeordnet ist;

- eine erste Hauptelektrode (9), die auf den Oberflächen der ersten und zweiten Halbleiterbereiche (4, 5) angeordnet ist; und

- eine zweite Hauptelektrode (10), die auf der zweiten Hauptfläche der ersten Halbleiterschicht (1) angeordnet ist,

dadurch gekennzeichnet daß:

der Abstand entlang dem Umfangsbereich der ersten Halbleiterbereiche (4) zwischen den zwei Bereichen jedes Paars von zweiten Halbleiterbereichen (5), die entlang dem Umfangsbereich ihres jeweiligen ersten Halbleiterbereichs (4) aneinander angrenzen, und

die Länge des Kanalbereichs (6), die als Abstand in dem Kanalbereich (6) zwischen der zweiten Halbleiterschicht (3) und jeder der zweiten Halbleiterbereiche (5) definiert ist,

die Beziehung D > 2L erfüllen.

2. Transistor nach Anspruch 1, dadurch gekennzeichnet, daß der Transistor eine Vielzahl von ersten Halbleiterbereichen (4) aufweist, die jeweils eine Streifenkonfiguration haben und eine Transistorzelle bilden, wobei sämtliche Zellen parallelgeschaltet sind.

3. Transistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Halbleiterschicht (2, 3) aus einer Pufferschicht (2) und einer Epitaxialschicht (3) gebildet ist, wobei der Abstand zwischen jeweils zwei benachbarten zweiten Halbleiterbereichen (5) und eine Dicke des Bereichs der Epitaxialschicht (3), der unter dem ersten Halbleiterbereich (4) liegt, die Beziehung D < 2X erfüllen.

4. Transistor nach einem der Ansprüche 1 bis 3, gekennzeichnet durch einen Bereich (14) hoher Konzentration vom ersten Leitfähigkeitstyp, der wenigstens in einem Bereich von jedem der ersten Halbleiterbereiche (4) angeordnet ist, der zwischen den zweiten Halbleiterbereichen (5) liegt und an der freiliegenden Oberfläche der ersten Halbleiterbereiche (4) freiliegt, wobei der Bereich (14) hoher Konzentration eine Störstellenkonzentration hat, die um das 5fache oder mehr größer als die der ersten Halbleiterbereiche (4) ist, und wobei der Bereich (14) hoher Konzentration näher an der zweiten Halbleiterschicht (3) in dem Umfangsbereich der ersten Halbleiterbereiche (4) zwischen den zweiten Halbleiterbereichen (5) ist als die zweiten Halbleiterbereiche (5).

5. Transistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,

daß der Kanalbereich (6) eine Breite hat, die als Länge in dem Kanalbereich (6) entlang dem Umfangsbereich der ersten Halbleiterbereiche (4) definiert ist, und daß ein Wert WU pro Flächeneinheit einer Breite des Kanalbereichs (6) die Beziehung

140 cm&supmin;¹ ≤ WU ≤ 280 cm&supmin;¹

erfüllt, so daß der Transistor eine Durchbruchspannung von ca. 500 bis 750 V hat.

6. Transistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Kanalbereich (6) eine Breite hat, die als Länge in dem Kanalbereich (6) entlang dem Umfangsbereich der ersten Halbleiterbereiche (4) definiert ist, und daß ein Wert WU pro Flächeneinheit einer Breite des Kanalbereichs (6) die Beziehung

70 cm&supmin;¹ ≤ WU ≤ 150 cm&supmin;¹

erfüllt, so daß der Transistor eine Durchbruchspannung von ca. 1000 bis 1500 V hat.

7. Transistor nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß eine Vielzahl von dritten Halbleiterbereichen (2a) vom zweiten Leitfähigkeitstyp in der ersten Halbleiterschicht (1a) periodisch angeordnet sind und die erste Halbleiterschicht (1a) durchdringen.

8. Verfahren zum Herstellen des Bipolartransistors mit iso lierter Gateelektrode nach einem der Ansprüche 1 bis 7, wobei das Verfahren die folgenden Schritte aufweist:

a) Herstellen einer ersten Halbleiterschicht (1) vom ersten Leitfähigkeitstyp, die eine erste und eine zweite Hauptfläche hat;

b) Ausbilden einer zweiten Halbleiterschicht (2, 3) vom zweiten Leitfähigkeitstyp auf der ersten Hauptfläche der ersten Halbleiterschicht (1);

c) selektives Ausbilden wenigstens eines ersten Halbleiterbereichs (4) vom ersten Leitfähigkeitstyp in einer Oberfläche der zweiten Halbleiterschicht (3);

d) selektives Ausbilden einer Vielzahl von zweiten Halbleiterbereichen (5) vom zweiten Leitfähigkeits typ in einer Oberfläche von jedem der ersten Halbleiterbereiche (4);

wobei sämtliche Bereiche (6) von jedem der ersten Halbleiterbereiche (4), die in einem Umfangsbereich von jedem der ersten Halbleiterbereiche (4), in der Nähe der freiliegenden Oberfläche von jedem der ersten Halbleiterbereiche (3) und zwischen der zweiten Halbleiterschicht (3) und sämtlichen zweiten Halbleiterbereichen (5), die in ihren jeweiligen ersten Halbleiterbereichen (4) angeordnet sind, liegen, einen Kanalbereich (6) bilden;

e) Ausbilden einer Isolationsschicht (7) auf dem Kanalbereich (6);

f) Ausbilden einer Steuerelektrode (8) auf der Isolationsschicht (7);

g) Ausbilden einer ersten Hauptelektrode (9) auf den Oberflächen der ersten und zweiten Halbleiterbereiche (4, 5); und

h) Ausbilden einer zweiten Hauptelektrode (10) auf der zweiten Hauptfläche der ersten Halbleiterschicht (1), wobei der Abstand entlang dem Umfangsbereich der ersten Halbleiterbereiche (4) zwischen den zwei Bereichen jedes Paars von zweiten Halbleiterbereichen (5), die entlang dem Umfangsbereich ihres jeweiligen ersten Halbleiterbereichs (4) aneinander angrenzen, und die Länge des Kanalbereichs (6), die als Abstand in dem Kanalbereich (6) zwischen der zweiten Halbleiterschicht (3) und jeder der zweiten 20 Halbleiterbereiche (5) definiert ist, die Beziehung D > 2L erfüllen.

9. Verfahren nach Anspruch 8, das ferner die folgenden Schritte aufweist: Ausbilden eines Bereichs (14) hoher Konzentration vom ersten Leitfähigkeitstyp wenigstens in einem Bereich der Oberfläche von jedem der ersten Halbleiterbereiche (4) zwischen den zweiten Halbleiterbereichen (5), wobei der Bereich (14) hoher Konzentration mit einer Störstellenkonzentration versehen wird, die um das Sfache oder mehr größer als die der ersten Halbleiterbereiche (4) ist, und wobei der Bereich (14) hoher Konzentration näher an der zweiten Halbleiterschicht (3) in dem Umfangsbereich der ersten Halbleiterbereiche (4) zwischen den zweiten Halbleiterbereichen (5) gebildet wird als die zweiten Halbleiterbereiche (5).

10. Verfahren nach einem der Ansprüche 8 und 9, dadurch gekennzeichnet,

daß der Schritt des selektiven Ausbildens wenigstens eines ersten Halbleiterbereichs (4) vom ersten Leitfähig keitstyp in einer Oberfläche der zweiten Halbleiterschicht (3) die folgenden Schritte aufweist:

- Ausbilden einer Isolationsschicht (70) auf der zweiten Halbleiterschicht (3);

- Ausbilden einer Steuerelektrodenschicht (80) auf der Isolationsschicht (70);

- selektives Entfernen der Steuerelektrodenschicht (80) und der Isolationsschicht (70), so daß Fenster (90) geöffnet werden;

- Implantieren von Störstellen vom ersten Leitfähig keitstyp in die Halbleiterschicht (3) durch die Fenster (90);

und daß der Schritt des selektiven Ausbildens einer Vielzahl von zweiten Halbleiterbereichen (5) vom zweiten Leitfähigkeitstyp in einer Oberfläche von jedem der erten Halbleiterbereiche (4) den Schritt des selektiven Implantierens von Störstellen vom zweiten Leitfähigkeitstyp in jeden der ersten Halbleiterbereiche (4) aufweist.

11. Verfahren nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet,

daß der Schritt des Ausbildens einer zweiten Halbleiterschicht (2, 3) vom zweiten Leitfähigkeitstyp die folgenden Schritte aufweist:

erstellen einer zweiten Halbleiterschicht (2, 30) vom zweiten Leitfähigkeitstyp und

Anbringen der zweiten Halbleiterschicht (2, 30) an der ersten Halbleiterschicht (1).