JPH02163974A - 絶縁ゲート型バイポーラトランジスタおよびその製造方法 - Google Patents
絶縁ゲート型バイポーラトランジスタおよびその製造方法Info
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- JPH02163974A JPH02163974A JP63318943A JP31894388A JPH02163974A JP H02163974 A JPH02163974 A JP H02163974A JP 63318943 A JP63318943 A JP 63318943A JP 31894388 A JP31894388 A JP 31894388A JP H02163974 A JPH02163974 A JP H02163974A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は絶縁ゲート型バイポーラトランジスタ（以下
Ｉ Ｇ Ｂ １”という）に関し、特にストロボ用途に
適したＩ Ｇ ［３Ｔの構造およびその製造方法に関す
る。
Ｉ Ｇ Ｂ １”という）に関し、特にストロボ用途に
適したＩ Ｇ ［３Ｔの構造およびその製造方法に関す
る。
（従来の技術）
近年、ストロボの分野において、従来の転流回路を必要
とするサイリスタ方式に代って、自己消弧形素子を用い
た６式が注目されるようになってきた。特に、自己消弧
形素子の中でも、駆動回路が簡略化できる電圧駆動型で
かつ大きな通′潰能力をもつＩＧＢＴが注目されている
。しかながら、従来主に開発されてきたｌ ＧＢＴはイ
ンバータ用途に適したものであった。インバータ用途に
使われる１０８丁は、短絡時に自己電流制限が働くよう
に、ラッチアップ電流以下で主電流が飽和領域になるノ
ンラッチ型の構成をとるのが一般的である。そのような
構成のため、従来より開発されてきたＩ ＧＢ Ｔｌよ
ストロボ用途には適さないという問題点があった。これ
を以下に詳述する。
とするサイリスタ方式に代って、自己消弧形素子を用い
た６式が注目されるようになってきた。特に、自己消弧
形素子の中でも、駆動回路が簡略化できる電圧駆動型で
かつ大きな通′潰能力をもつＩＧＢＴが注目されている
。しかながら、従来主に開発されてきたｌ ＧＢＴはイ
ンバータ用途に適したものであった。インバータ用途に
使われる１０８丁は、短絡時に自己電流制限が働くよう
に、ラッチアップ電流以下で主電流が飽和領域になるノ
ンラッチ型の構成をとるのが一般的である。そのような
構成のため、従来より開発されてきたＩ ＧＢ Ｔｌよ
ストロボ用途には適さないという問題点があった。これ
を以下に詳述する。
第１３図は従来のＮチャネル型Ｉ ＧＢＴの基本構造を
示す断面図である。図において、コレクタ層として動く
比較的低比抵抗のＰ＋型半導体基板１の一方主面上には
、コレクタ層１からの正孔の注入を抑制するための比較
的低比抵抗のＮ°型バッファ層２が形成され、このＮ１
型バッファ層２上には比較的高比抵抗のＮ型ボディ層３
が形成される。Ｎ型ボディ層３の表面には、Ｐ型不純物
を所定のパターンに従って選択的に導入することにより
複数のＰ型ベース領［４が形成され、これらＰ型ベース
領域４の表面には、Ｎ型不純物を選択的に導入すること
により比較的低比抵抗のＮ１型エミッタ領域５が形成さ
れる。Ｎ＋型型板ミッタ領域５Ｎ型ボディ層３とで挟ま
れるＰ型ベース領域４の表面部分６は、ヂャネル領域と
して規定される。チャネル領域６上には、ゲート酸化ｆ
１７を介してゲート電極８が設けられる。Ｎ＋型型板ミ
ッタ領域５よびＰ型ベース領域４上には、ラッチ７ツブ
防止のためにエミッタ短絡構造をとるエミッタ電極９が
形成され、Ｐ＋型コレクタ層１の裏面にはコレクタ電極
１０が形成される。
示す断面図である。図において、コレクタ層として動く
比較的低比抵抗のＰ＋型半導体基板１の一方主面上には
、コレクタ層１からの正孔の注入を抑制するための比較
的低比抵抗のＮ°型バッファ層２が形成され、このＮ１
型バッファ層２上には比較的高比抵抗のＮ型ボディ層３
が形成される。Ｎ型ボディ層３の表面には、Ｐ型不純物
を所定のパターンに従って選択的に導入することにより
複数のＰ型ベース領［４が形成され、これらＰ型ベース
領域４の表面には、Ｎ型不純物を選択的に導入すること
により比較的低比抵抗のＮ１型エミッタ領域５が形成さ
れる。Ｎ＋型型板ミッタ領域５Ｎ型ボディ層３とで挟ま
れるＰ型ベース領域４の表面部分６は、ヂャネル領域と
して規定される。チャネル領域６上には、ゲート酸化ｆ
１７を介してゲート電極８が設けられる。Ｎ＋型型板ミ
ッタ領域５よびＰ型ベース領域４上には、ラッチ７ツブ
防止のためにエミッタ短絡構造をとるエミッタ電極９が
形成され、Ｐ＋型コレクタ層１の裏面にはコレクタ電極
１０が形成される。
ＩＧＢＴは基本的には縦型ＭＯ８ＦＥＴのドレイン側に
Ｐ型領域（第１３図ではＰ４型コレクタ層１）を段りた
構造を有している。動作において、このＰ１型コレクタ
層１からＮ＋型バッファ層２を介してＮ型ボディ層３に
ボールが注入され、このホールが、ゲー］〜８に電圧を
印加することにより形成されたチャネル６を通じてＮ＋
型型板ミッタ領域５り注入されて来た電子と変調をおこ
し、Ｎ（Ｗボディ層３の抵抗が大幅に下がる（電導度変
調効果）。高耐圧ＭＯ３ＦＥＴにおいてオン抵抗が大き
くなる主原因であるＮ型ボディ岡３の抵抗がこの様にし
て大幅に軽減されるため、ＭＯＳＦＥＴと同様に電圧制
御型の素子であるＩＧＢＴは、高耐圧素子として形成さ
れたとしても、ＭＯＳ ＦＥＴに比較して大電流古川を
実現できるという利点がある。
Ｐ型領域（第１３図ではＰ４型コレクタ層１）を段りた
構造を有している。動作において、このＰ１型コレクタ
層１からＮ＋型バッファ層２を介してＮ型ボディ層３に
ボールが注入され、このホールが、ゲー］〜８に電圧を
印加することにより形成されたチャネル６を通じてＮ＋
型型板ミッタ領域５り注入されて来た電子と変調をおこ
し、Ｎ（Ｗボディ層３の抵抗が大幅に下がる（電導度変
調効果）。高耐圧ＭＯ３ＦＥＴにおいてオン抵抗が大き
くなる主原因であるＮ型ボディ岡３の抵抗がこの様にし
て大幅に軽減されるため、ＭＯＳＦＥＴと同様に電圧制
御型の素子であるＩＧＢＴは、高耐圧素子として形成さ
れたとしても、ＭＯＳ ＦＥＴに比較して大電流古川を
実現できるという利点がある。
しかしながら、第１３図より明らかなように、ＩＧＢＴ
には、Ｎ＋型型板ミッタ領域５Ｐ型ベース領域４．Ｎ型
ボディ層３およびＰ１型コレクターＩ１１より形成され
る寄生サイリスタが存在する。
には、Ｎ＋型型板ミッタ領域５Ｐ型ベース領域４．Ｎ型
ボディ層３およびＰ１型コレクターＩ１１より形成され
る寄生サイリスタが存在する。
ＩＧＢＴを流れる主電流（」レクタ電流）が増えると、
Ｎ型ボディｍ３からＰ型ベース領［４に流れ込むホール
電流も増大する。このホール電流は寄生サイリスタにと
ってはゲート電流として作用するものであり、このゲー
ト電流が限度を越えて増大すると寄生サイリスタがオン
する。−旦、奇生サイリスタがオン状態になると、もは
やゲート８に印加するゲート電圧によっては主電流の制
御は不可能となり（ラッヂアツブ現象）、素子破壊に至
る。
Ｎ型ボディｍ３からＰ型ベース領［４に流れ込むホール
電流も増大する。このホール電流は寄生サイリスタにと
ってはゲート電流として作用するものであり、このゲー
ト電流が限度を越えて増大すると寄生サイリスタがオン
する。−旦、奇生サイリスタがオン状態になると、もは
やゲート８に印加するゲート電圧によっては主電流の制
御は不可能となり（ラッヂアツブ現象）、素子破壊に至
る。
第１４図はＩＧｔ３ＴのＩ −Ｖｏ、出力特性（ＩＣ
はコレクタ電流、ｖｃ［はコレクタ・エミッタ間印加電
圧）を示すグラフである。なおコレクタ電流■ 、コレ
クタ・エミッタ問印加電圧Ｖ。Ｅとも、規格化値を示す
ものである。第１４図より明らかなように、一定のゲー
ト電圧Ｖ。のちとでは、ＭＯＳＦＥＴと同じように自己
電流制限がかかり、コレクタ雷ＷＬＩ は飽和電流Ｉ
以上には増Ｃｃ（ｓａｔ） 大しない。よって、第１４図に点線で示すように、ラッ
チアップ電流１１が所定のゲート電圧範囲ｖ６１〜ｖＧ
４にお１プる最高の飽和電流Ｉ。（ｓａｔ１４より乙大
きいと、このゲート雷圧鞘囲ではラッチアップが起こり
得ず、ノンラッチ構造となる。
はコレクタ電流、ｖｃ［はコレクタ・エミッタ間印加電
圧）を示すグラフである。なおコレクタ電流■ 、コレ
クタ・エミッタ問印加電圧Ｖ。Ｅとも、規格化値を示す
ものである。第１４図より明らかなように、一定のゲー
ト電圧Ｖ。のちとでは、ＭＯＳＦＥＴと同じように自己
電流制限がかかり、コレクタ雷ＷＬＩ は飽和電流Ｉ
以上には増Ｃｃ（ｓａｔ） 大しない。よって、第１４図に点線で示すように、ラッ
チアップ電流１１が所定のゲート電圧範囲ｖ６１〜ｖＧ
４にお１プる最高の飽和電流Ｉ。（ｓａｔ１４より乙大
きいと、このゲート雷圧鞘囲ではラッチアップが起こり
得ず、ノンラッチ構造となる。
（発明が解決しようどする課題〕
従来のＩＧＢＴではこの様にしてラッチアップの防止が
図られていた。ラッチアップ電流（ＬはＩＧＢＴの構造
によって決定されるものであり、インバータ用途に開発
されたＩＧＢＴでは一般に数１００Ａ／ｃｔＲ２程度の
値となる。このため、ノンラッチ構造のＩＧＢＴを実現
するためには、使用ゲート電圧範囲に１１３いて飽和電
流Ｉ は数Ｃ（ｓａｔ） １００Ａ／ｃｍ２以下に抑えられる必ばかある。
図られていた。ラッチアップ電流（ＬはＩＧＢＴの構造
によって決定されるものであり、インバータ用途に開発
されたＩＧＢＴでは一般に数１００Ａ／ｃｔＲ２程度の
値となる。このため、ノンラッチ構造のＩＧＢＴを実現
するためには、使用ゲート電圧範囲に１１３いて飽和電
流Ｉ は数Ｃ（ｓａｔ） １００Ａ／ｃｍ２以下に抑えられる必ばかある。
方、ストロボ用途のｆＧＢＴとしては望ましくは１００
０Ａ／ｃｌＩ２以上のパルス通電能力が要求されるため
、上記のように飽和電流Ｉ。（Ｓａｔ）が低く抑えられ
たＩＧＢＴをストロボ用途に用いると、パルス通電能力
が不足してしまうという問題点があった。
０Ａ／ｃｌＩ２以上のパルス通電能力が要求されるため
、上記のように飽和電流Ｉ。（Ｓａｔ）が低く抑えられ
たＩＧＢＴをストロボ用途に用いると、パルス通電能力
が不足してしまうという問題点があった。
この発明は、上記問題点を解決するためになされたもの
で、十分なパルス通電能力を有する、ストロボ用途に適
したＩＧＢＴおよびその製造方法を提供することを目的
とする。
で、十分なパルス通電能力を有する、ストロボ用途に適
したＩＧＢＴおよびその製造方法を提供することを目的
とする。
（課題を解決するための手段）
この発明に係るＩＧＢＴは、第１の導電型の第１の半導
体層と、この第１の半導体層上に形成された第２の導電
型の第２の半導体層と、この第２の半導体層上に形成さ
れ、互いに隣接する比較的深い第１の半導体領域と比較
的浅い第２の半導体領域とから成る第１の導電型の第３
の半導体領域とを備えている。第２の半導体領域の不純
物導入聞は、２Ｘ１０〜５×１０１４Ｃ１１−２の範囲
、その深さは４〜１０ｔ、ｔｍの範囲に設定される。さ
らにこの発明に係るＩＧＢＴは、第３の半導体領域上に
形成された第２の導電型の第４の半導体領域と、この第
４の半導体領域および第２の半導体層によって挟まれた
第２の半導体領域上に形成され６００〜１０００人の範
囲の膜厚を有する酸化膜と、この酸化膜上に形成された
制御１ＩＩＴｉ極と、第４の半導体領域上に形成された
第１の電極と、第１の半導体層の裏面に形成された第２
の電極とを備えて構成されている。
体層と、この第１の半導体層上に形成された第２の導電
型の第２の半導体層と、この第２の半導体層上に形成さ
れ、互いに隣接する比較的深い第１の半導体領域と比較
的浅い第２の半導体領域とから成る第１の導電型の第３
の半導体領域とを備えている。第２の半導体領域の不純
物導入聞は、２Ｘ１０〜５×１０１４Ｃ１１−２の範囲
、その深さは４〜１０ｔ、ｔｍの範囲に設定される。さ
らにこの発明に係るＩＧＢＴは、第３の半導体領域上に
形成された第２の導電型の第４の半導体領域と、この第
４の半導体領域および第２の半導体層によって挟まれた
第２の半導体領域上に形成され６００〜１０００人の範
囲の膜厚を有する酸化膜と、この酸化膜上に形成された
制御１ＩＩＴｉ極と、第４の半導体領域上に形成された
第１の電極と、第１の半導体層の裏面に形成された第２
の電極とを備えて構成されている。
また、この発明に係るＩＧＢＴの製造方法は、第１導電
型の第１の半導体層を準備する工程と、この第１の半導
体層上に第２の導ｒｉ型の第２の半々体層を形成する工
程と、この第２の半導体層に第１の導電型の不純物を選
択的に導入することにより、第２の半導体層上に第１の
導電型の比較的深い第１の半導体領域を形成する工程と
、第２の半導体層上に６００〜１０００人の範囲のＩＩ
！厚の酸化膜を形成する工程と、この酸化膜上に導電体
層を形成する工程と、酸化膜および導電体層をパターニ
ングして窓を開１ノる工程と、この窓を通じて２×１０
〜５ Ｘ １０ ”ｃｐｓ−２の範囲の不純物導入量で
第１の導電型の不純物を第２の半々体層に導入すること
により、４〜１０μｍの範囲の比較的浅い深さを有する
第１のＩＪ導電型第２の半導体領域を第１の半導体領域
にＶＪ接して形成する工程とを備えている。第１および
第２の半導体領域は一体となって第１の導電型の第３の
半導体領域を形成する。さらにこの発明に係るＩＧＢＴ
の製造方法は、前記窓を通じて第２の導電型の不純物を
第３の半導体領域に選択的に導入することにより、第３
の半導体領域上に第２の導電型の第４の半導体領域を形
成する工程と、酸化膜および導電体層を、第４の半導体
領域おＪ：び第２の半導体層によって挟まれた第２の半
導体領域上を少なくとも残して選択的に除去する工程と
、第４の半導体領域上に第１の電極を形成する工程と、
第１の半導体層の裏面に第２の電極を形成する工程とを
備えて構成されている。
型の第１の半導体層を準備する工程と、この第１の半導
体層上に第２の導ｒｉ型の第２の半々体層を形成する工
程と、この第２の半導体層に第１の導電型の不純物を選
択的に導入することにより、第２の半導体層上に第１の
導電型の比較的深い第１の半導体領域を形成する工程と
、第２の半導体層上に６００〜１０００人の範囲のＩＩ
！厚の酸化膜を形成する工程と、この酸化膜上に導電体
層を形成する工程と、酸化膜および導電体層をパターニ
ングして窓を開１ノる工程と、この窓を通じて２×１０
〜５ Ｘ １０ ”ｃｐｓ−２の範囲の不純物導入量で
第１の導電型の不純物を第２の半々体層に導入すること
により、４〜１０μｍの範囲の比較的浅い深さを有する
第１のＩＪ導電型第２の半導体領域を第１の半導体領域
にＶＪ接して形成する工程とを備えている。第１および
第２の半導体領域は一体となって第１の導電型の第３の
半導体領域を形成する。さらにこの発明に係るＩＧＢＴ
の製造方法は、前記窓を通じて第２の導電型の不純物を
第３の半導体領域に選択的に導入することにより、第３
の半導体領域上に第２の導電型の第４の半導体領域を形
成する工程と、酸化膜および導電体層を、第４の半導体
領域おＪ：び第２の半導体層によって挟まれた第２の半
導体領域上を少なくとも残して選択的に除去する工程と
、第４の半導体領域上に第１の電極を形成する工程と、
第１の半導体層の裏面に第２の電極を形成する工程とを
備えて構成されている。
（作用）
この発明においては、チャネルが形成されるべき第２の
半導体領域の不純物導入量および深さをそれぞれ２×１
０〜５ Ｘ １０ ”ｃｍ−２の範囲および４〜１０μ
ｍの範囲に設定し、かつ制’ｎｏ電極を絶縁する酸化膜
の膜厚を６００〜１０００人の範囲に設定することによ
って、ストロボ回路に適用した場合にラッチアップを生
ずることなく十分に大きなパルス通電能力を確保できる
ＩＧＢＴを実現している。
半導体領域の不純物導入量および深さをそれぞれ２×１
０〜５ Ｘ １０ ”ｃｍ−２の範囲および４〜１０μ
ｍの範囲に設定し、かつ制’ｎｏ電極を絶縁する酸化膜
の膜厚を６００〜１０００人の範囲に設定することによ
って、ストロボ回路に適用した場合にラッチアップを生
ずることなく十分に大きなパルス通電能力を確保できる
ＩＧＢＴを実現している。
第１図はこの発明によ６１ＧＢＴが適用されるストロボ
の基本回路を示寸回路図である。直流電源ＤＣにより充
電される電源コンデンサ２１の両端には、キセノン管２
２とＩＧＢＴ２３とが直列に接続されている。キセノン
管２２のトリガ端子はトリガ１〜ランス２４の２次側に
接続され、このトリガトランス て充電されるコンデンサ２６に接続されている。
の基本回路を示寸回路図である。直流電源ＤＣにより充
電される電源コンデンサ２１の両端には、キセノン管２
２とＩＧＢＴ２３とが直列に接続されている。キセノン
管２２のトリガ端子はトリガ１〜ランス２４の２次側に
接続され、このトリガトランス て充電されるコンデンサ２６に接続されている。
ゲート端子２７に印加される電圧に応答してＩＧＢＴ２
３がオンすると、コンデンサ２６に充電された電圧が１
−リガトランス２４およびＩＧＢＴ２３を介して放電し
、トリガトランス２ｉの２次側に高電圧パルスが発生す
る。この高電圧パルスによりキセノン管２２がトリガさ
れ、電源コンデンサ２１に充電された電圧がキセノン管
２２およびＩＧＢＴ２３を介して放雷することにより、
キヒノン管２２が発光する。
３がオンすると、コンデンサ２６に充電された電圧が１
−リガトランス２４およびＩＧＢＴ２３を介して放電し
、トリガトランス２ｉの２次側に高電圧パルスが発生す
る。この高電圧パルスによりキセノン管２２がトリガさ
れ、電源コンデンサ２１に充電された電圧がキセノン管
２２およびＩＧＢＴ２３を介して放雷することにより、
キヒノン管２２が発光する。
このストロボ回路においては、キセノン管２２の５ｖ（
’ｒ間低抵抗よって、ＩＧＢＴ２３に流れるｔ電流（コ
レクタ電流）が制限される。したがって、Ｉ Ｇ Ｂ
Ｔ ２ ３のラップアップ電流値がキセノン管２２によ
り制限される主Ｍ流値以上となるよ°）にＩＧｒ３Ｔ２
３を設ｆｆｌ シてＪ′３〔ブば、ＩＧＢＴ２３の飽和
電流がどの様な値であっても、ＩＧＢＴ２ ３ １’！
絶λ１にラッ・ブアップに至ることはない。電源電力節
約のため、発光時の電力１０失は可能な限り減少させる
ことが望ましく、この観点より、ＩＯ ！３ Ｔ’ ２
３の飽和電流（まできるだけ大きい方が望ましい、１
このｄ明は、この様な使用に適したＩＧＤＴを捉供づる
しのである。
’ｒ間低抵抗よって、ＩＧＢＴ２３に流れるｔ電流（コ
レクタ電流）が制限される。したがって、Ｉ Ｇ Ｂ
Ｔ ２ ３のラップアップ電流値がキセノン管２２によ
り制限される主Ｍ流値以上となるよ°）にＩＧｒ３Ｔ２
３を設ｆｆｌ シてＪ′３〔ブば、ＩＧＢＴ２３の飽和
電流がどの様な値であっても、ＩＧＢＴ２ ３ １’！
絶λ１にラッ・ブアップに至ることはない。電源電力節
約のため、発光時の電力１０失は可能な限り減少させる
ことが望ましく、この観点より、ＩＯ ！３ Ｔ’ ２
３の飽和電流（まできるだけ大きい方が望ましい、１
このｄ明は、この様な使用に適したＩＧＤＴを捉供づる
しのである。
第２図はこの弁明によるＩＧＢＴ−の一実施例の構造を
示づ所面図である。図において、コレクタ層１１は、０
．０５ 〜０．００２Ω” ｃｍの比較的低比抵抗のＰ
′型゛Ｐ導体基板より成る。このコレクタ層１１上には
、コレクタ層１１からのホールのｔｔ人をｆｉｌｌ制４
るためのＮ″型バッフ？層１２がｖ２１Ｊられ、このＮ
１型バッファ層１２上には、比較的高比抵抗のＮ型ボデ
ィ層１３が設（プられる。Ｎ型ボディ層１３の表面には
、比較的深い第１のＰ型ベース領域１４ａと比較的浅い
第２のＰＩベース領ｌＪ１４ｂとから成るＰ型ベース領
域１４が複ｒ１．個、選択的に形成される。Ｐ型ベース
領域１４の表面には、比較的低比抵抗のＮ＋型型板ミッ
タ領域１５選択的に形成される。Ｎ＋型型板ミッタ領域
１５Ｎ型ボディ層１３とで挾まれた第２のＰ型ベース領
域１４ｂの表面部分１６は、チャネル領域として規定さ
れる。チャネル領域１６上には、グー１−酸化膜１７を
介してゲート電権１８が設けられる。Ｎ＋型型板ミッタ
領域１５よび第１のＰ型ベース領域１ ４． ａ上には
、ラッチアップ防止のためにエミッタ短絡構造をとるエ
ミッタ電極１９が形成され、Ｐ＋型］レクタ層１１の裏
面にはコレクタ電極２０が形成される。
示づ所面図である。図において、コレクタ層１１は、０
．０５ 〜０．００２Ω” ｃｍの比較的低比抵抗のＰ
′型゛Ｐ導体基板より成る。このコレクタ層１１上には
、コレクタ層１１からのホールのｔｔ人をｆｉｌｌ制４
るためのＮ″型バッフ？層１２がｖ２１Ｊられ、このＮ
１型バッファ層１２上には、比較的高比抵抗のＮ型ボデ
ィ層１３が設（プられる。Ｎ型ボディ層１３の表面には
、比較的深い第１のＰ型ベース領域１４ａと比較的浅い
第２のＰＩベース領ｌＪ１４ｂとから成るＰ型ベース領
域１４が複ｒ１．個、選択的に形成される。Ｐ型ベース
領域１４の表面には、比較的低比抵抗のＮ＋型型板ミッ
タ領域１５選択的に形成される。Ｎ＋型型板ミッタ領域
１５Ｎ型ボディ層１３とで挾まれた第２のＰ型ベース領
域１４ｂの表面部分１６は、チャネル領域として規定さ
れる。チャネル領域１６上には、グー１−酸化膜１７を
介してゲート電権１８が設けられる。Ｎ＋型型板ミッタ
領域１５よび第１のＰ型ベース領域１ ４． ａ上には
、ラッチアップ防止のためにエミッタ短絡構造をとるエ
ミッタ電極１９が形成され、Ｐ＋型］レクタ層１１の裏
面にはコレクタ電極２０が形成される。
第２図のｆＧＢＴの品持性のうち、ラッチアップ電流密
度Ｊ 飽和電流密度ＪＣ（Ｓａｔ）’スレッ［ ・ ショルド電圧Ｖ およびゲート破壊耐圧Ｖ。（ａ（
ｔｈ） 川に着目して以下の説明を行う。なお、これらの４つの
特性の定義を以下に与えておく。
度Ｊ 飽和電流密度ＪＣ（Ｓａｔ）’スレッ［ ・ ショルド電圧Ｖ およびゲート破壊耐圧Ｖ。（ａ（
ｔｈ） 川に着目して以下の説明を行う。なお、これらの４つの
特性の定義を以下に与えておく。
ラフチアツブｌｉ／＆茫度Ｊ Ｌ・・・ＩＧＢＴがラッ
チ７ツブ状態に入るときの主電流密度 飽和電流密度ＪＣ（Ｓａｔ）・・・あるグー１−電圧印
加状態の下で流すことのできる最大主電流密度スレッシ
ョルド電圧ｖＧ（ｔｈ）・・・ＩＧＢＴをターンオンさ
せるのに必要なゲート電圧 ゲート破壊耐圧Ｖ ・・・ゲート酸化膜が破壊Ｇ（
８Ｋ） に至るゲート電圧の臨界値 ストロボ用途のＩＧＢＴでは、印加されるゲート電圧ｖ
６が２５±５ｖの範囲にあると想定すると、ゲート破壊
耐圧ｖＧ（ＢＫＩは３０Ｖ以上であることが必要であり
、またスレッショルド電圧ｖＧ（ｒｈ）は５Ｖ＆度以下
であることが望ましい。また、１１′！輝度光光に適し
た大きな電流をできるだ１プ電力損失なく流すという観
点より、ラッチアップ電流密度Ｊしが１０００Ａ ／α
程度以上であって、かつ上記ゲート電圧範囲（２５±
５ｖ）、においで飽和電流密度Ｊ がラッチアップ
電流密度Ｊ ＋、よＣ（ｓａｔ） りら高いことが望ましい。以下、そのような特性を具備
するＩ ＧＢＴを実現するＩこめの条件についてＰ；察
する。
チ７ツブ状態に入るときの主電流密度 飽和電流密度ＪＣ（Ｓａｔ）・・・あるグー１−電圧印
加状態の下で流すことのできる最大主電流密度スレッシ
ョルド電圧ｖＧ（ｔｈ）・・・ＩＧＢＴをターンオンさ
せるのに必要なゲート電圧 ゲート破壊耐圧Ｖ ・・・ゲート酸化膜が破壊Ｇ（
８Ｋ） に至るゲート電圧の臨界値 ストロボ用途のＩＧＢＴでは、印加されるゲート電圧ｖ
６が２５±５ｖの範囲にあると想定すると、ゲート破壊
耐圧ｖＧ（ＢＫＩは３０Ｖ以上であることが必要であり
、またスレッショルド電圧ｖＧ（ｒｈ）は５Ｖ＆度以下
であることが望ましい。また、１１′！輝度光光に適し
た大きな電流をできるだ１プ電力損失なく流すという観
点より、ラッチアップ電流密度Ｊしが１０００Ａ ／α
程度以上であって、かつ上記ゲート電圧範囲（２５±
５ｖ）、においで飽和電流密度Ｊ がラッチアップ
電流密度Ｊ ＋、よＣ（ｓａｔ） りら高いことが望ましい。以下、そのような特性を具備
するＩ ＧＢＴを実現するＩこめの条件についてＰ；察
する。
ゲート破１内耐圧Ｖ はグー１〜Ｍ化膜１７のＧ（
ＢＫ） 膜厚に依６づる。第３図１よＳｉｎ、、より成るグー１
−酸化膜１７の膜ｌダとグー１〜破壊耐圧ｖ６（８イ）
との関係を示すグラフである。通常のＭ ＯＳ ｌ−ラ
ンジスクの装造ブ［１しスにより５１０２膜を形成した
場合、そのＳｉＯ２膜の絶ＩＲＭ 塙Ｍ界ｉＪ６ Ｍ
Ｖ／ｃｍ〜１０Ｍ／ｃｓ（平均８ Ｍ Ｖ ／ ｃｍ
）稈Ｉｆｆの範囲にｊ３さまる。通常、ストロボ用途で
は、印加されるゲート電圧Ｖ。は、Ｆ述したように２０
・〜３０Ｖの範囲であるので、装造」ニのばらつきを考
慮り−ると、３０Ｖ以上のゲート破壊耐圧Ｖ を（
［ＩＧ（８Ｋ） るためには、ゲート酸化膜１７の膜ｐ７＋ｔ ６００人
程度以［であることが必要と＜ｒる。さらに、グー１〜
Ｍ化膜１７の膜厚はスレッショルド電圧ｖ６（７、）に
も影費を与えるが、これについては後に考察りろ。
ＢＫ） 膜厚に依６づる。第３図１よＳｉｎ、、より成るグー１
−酸化膜１７の膜ｌダとグー１〜破壊耐圧ｖ６（８イ）
との関係を示すグラフである。通常のＭ ＯＳ ｌ−ラ
ンジスクの装造ブ［１しスにより５１０２膜を形成した
場合、そのＳｉＯ２膜の絶ＩＲＭ 塙Ｍ界ｉＪ６ Ｍ
Ｖ／ｃｍ〜１０Ｍ／ｃｓ（平均８ Ｍ Ｖ ／ ｃｍ
）稈Ｉｆｆの範囲にｊ３さまる。通常、ストロボ用途で
は、印加されるゲート電圧Ｖ。は、Ｆ述したように２０
・〜３０Ｖの範囲であるので、装造」ニのばらつきを考
慮り−ると、３０Ｖ以上のゲート破壊耐圧Ｖ を（
［ＩＧ（８Ｋ） るためには、ゲート酸化膜１７の膜ｐ７＋ｔ ６００人
程度以［であることが必要と＜ｒる。さらに、グー１〜
Ｍ化膜１７の膜厚はスレッショルド電圧ｖ６（７、）に
も影費を与えるが、これについては後に考察りろ。
その表面においてチャネル領ｖ１．１６が規定される第
２のＰ型ベース領域１４ｂの不純物濃度と拡散深さは、
ラッチアップ電流密度ＪＬや飽和電流密度Ｊ やス
レッショルド電圧Ｖ に強Ｃ（ｓａｔ）
Ｇ（ｔｈ）く影響を与えるので、正確に
制御される必要がある。第４図は第２のＰ型ベース領域
１４ｂの不純物注入量とラッチアップ電流密度Ｊ、との
関係を示すグラフ、第５図は第２のＰ型ベース領域１４
ｂの不純物注入量とスレッショルド電圧ｖＧ（ｔｈ）と
の関係をゲート酸化膜１７の膜厚ｔ。Ｘをパラメータと
して示すグラフ、第６図は第２のＰ型ベース領域１４ｂ
の拡散深さとラッチアップ電流密度Ｊ、との関係を示す
グラフ、第７図はゲート電圧Ｖｏ＝２０Ｖとしたときの
第２のＰ型ベース領域１４、 ｂの拡散深さと飽和電流
密度Ｊ との関Ｃ（ｓａｔ） 係を示すグラフである。なお第７図において、第２のＰ
型ベース領域１４ｂの拡散深さが深くなるにつれて飽和
電流密度Ｊ が減少するのは、Ｃ（Ｓａｔ） チャネル艮Ｌ（第２図参照）の増大によるチトネル抵抗
の増大が主な原因である。
２のＰ型ベース領域１４ｂの不純物濃度と拡散深さは、
ラッチアップ電流密度ＪＬや飽和電流密度Ｊ やス
レッショルド電圧Ｖ に強Ｃ（ｓａｔ）
Ｇ（ｔｈ）く影響を与えるので、正確に
制御される必要がある。第４図は第２のＰ型ベース領域
１４ｂの不純物注入量とラッチアップ電流密度Ｊ、との
関係を示すグラフ、第５図は第２のＰ型ベース領域１４
ｂの不純物注入量とスレッショルド電圧ｖＧ（ｔｈ）と
の関係をゲート酸化膜１７の膜厚ｔ。Ｘをパラメータと
して示すグラフ、第６図は第２のＰ型ベース領域１４ｂ
の拡散深さとラッチアップ電流密度Ｊ、との関係を示す
グラフ、第７図はゲート電圧Ｖｏ＝２０Ｖとしたときの
第２のＰ型ベース領域１４、 ｂの拡散深さと飽和電流
密度Ｊ との関Ｃ（ｓａｔ） 係を示すグラフである。なお第７図において、第２のＰ
型ベース領域１４ｂの拡散深さが深くなるにつれて飽和
電流密度Ｊ が減少するのは、Ｃ（Ｓａｔ） チャネル艮Ｌ（第２図参照）の増大によるチトネル抵抗
の増大が主な原因である。
第１図を参照して、１００ＯＡ ／ ｃｍ ２以上のラ
ッチアップ電流密度を得るためには、第２のＰをベース
領域ｉ４ｂの不純物注入ははおＪ：そ２Ｘ１０”α−２
以上必要であるということがわかる。第５図を参照して
、（ｉｌ第２のＰ型ベース領ｈ＆１，１ｂの不純物注入
量が２ Ｘ １０ ”ｃｍ’以上であるという条件、（
ｉｉ）ゲート酸化膜１７の膜ｆｆｐｔｏｘが６００Å以
上であるという条件、および（ｉｉｉ）スレッショルド
電圧Ｖ が５ｖ以下であるという条ｆＩＨｈ） を考慮すると、第２のＰ型ベースＩ’ｉｌｊ！１４ｂの
不純物注入量はおよそ５Ｘ１０”♂２以下であることが
必要であるということがわかる。このことと上記条件ｍ
とを併せると、第２のＰ型ベース領ＩｓＩ １４． ｂ
の不純物注入量は２Ｘ１０”〜５×１０１４、、−２の
範囲にあることが望ましい。また第５図に示すように、
ゲート酸化膜１７の膜厚ｔ。Ｘの変化によって６スレツ
シヨルド電圧Ｇ （＋１ ｈ ）は変化するが、上記（
１）〜（ｉｉｉ）の条件を考慮づると、ゲート酸化膜ｔ
。、Ｘはおよそ１０００Å以下であることが必要である
ということがわかる。
ッチアップ電流密度を得るためには、第２のＰをベース
領域ｉ４ｂの不純物注入ははおＪ：そ２Ｘ１０”α−２
以上必要であるということがわかる。第５図を参照して
、（ｉｌ第２のＰ型ベース領ｈ＆１，１ｂの不純物注入
量が２ Ｘ １０ ”ｃｍ’以上であるという条件、（
ｉｉ）ゲート酸化膜１７の膜ｆｆｐｔｏｘが６００Å以
上であるという条件、および（ｉｉｉ）スレッショルド
電圧Ｖ が５ｖ以下であるという条ｆＩＨｈ） を考慮すると、第２のＰ型ベースＩ’ｉｌｊ！１４ｂの
不純物注入量はおよそ５Ｘ１０”♂２以下であることが
必要であるということがわかる。このことと上記条件ｍ
とを併せると、第２のＰ型ベース領ＩｓＩ １４． ｂ
の不純物注入量は２Ｘ１０”〜５×１０１４、、−２の
範囲にあることが望ましい。また第５図に示すように、
ゲート酸化膜１７の膜厚ｔ。Ｘの変化によって６スレツ
シヨルド電圧Ｇ （＋１ ｈ ）は変化するが、上記（
１）〜（ｉｉｉ）の条件を考慮づると、ゲート酸化膜ｔ
。、Ｘはおよそ１０００Å以下であることが必要である
ということがわかる。
次に第６図を参照して、１０００人／Ｃ＃＋２以上のラ
ッチアップ電流密度Ｊ、を得るためには、第２のＰ型ベ
ース領域１４ｂの拡散深さはほぼ４μｍ以上でなければ
ならず、また第７図を参照して、１０００人／１２以上
の飽和電流密度を１！するためには、第２のＰ型ベース
領域１４ｂの拡散深さはほぼ１０μｍ以下でなければな
らないことがわかる。寸なわら第２のＰ型ベースｒＸ域
１４ｂの拡散深さは４〜１０μｍの範囲に収まることが
必要である。
ッチアップ電流密度Ｊ、を得るためには、第２のＰ型ベ
ース領域１４ｂの拡散深さはほぼ４μｍ以上でなければ
ならず、また第７図を参照して、１０００人／１２以上
の飽和電流密度を１！するためには、第２のＰ型ベース
領域１４ｂの拡散深さはほぼ１０μｍ以下でなければな
らないことがわかる。寸なわら第２のＰ型ベースｒＸ域
１４ｂの拡散深さは４〜１０μｍの範囲に収まることが
必要である。
以上の考察より、ストロボ用途に適したＩＧＢＴを与え
るには、グーｌ−酸化膜１７の膜厚は６００〜１０００
人の範囲に、第２のＰ型ベース領域１４ｂの不純物注入
量は２Ｘ １ ｏ１４〜ｓ×１０”ｃｍ−２の範囲に、
また第２のＰ型ベース領域１４ｂの拡散深さは４〜１０
μｍの範囲に存在することが望ましい。第８図は、その
ような条件を満たす特定のＩＧＢＴに対し異なったゲー
１）電圧Ｖ６を印加したときの通電可能な最大の主電流
密度（通電限界主電流密度）の変化の様子をゲート酸化
膜厚ｔ。Ｘをパラメータとして示すグラフである。上記
条件を満たす場合、ラッチアップ電流密度は１００ＯＡ
／ＣｌＲ２以上に設定されていることになるので、第
８図のグラフにおいて１０００Ａ ／ ｃｍ ２以下の
通電限界は飽和に起因して生じている。第８図のグラフ
を延長して考えると明らかなように、２０〜３０Ｖのゲ
ー！−電圧ｖ６の範囲では１００ＯＡ ／菌 よりもは
るかに高い飽和電流密度となる。したがって、２０〜３
０Ｖのゲート電圧範囲において飽和電流密度Ｊ を
ラッチアップ電流密度Ｊ、よりもＣ（Ｓａｔ） 高く設定することは容易に可能である。
るには、グーｌ−酸化膜１７の膜厚は６００〜１０００
人の範囲に、第２のＰ型ベース領域１４ｂの不純物注入
量は２Ｘ １ ｏ１４〜ｓ×１０”ｃｍ−２の範囲に、
また第２のＰ型ベース領域１４ｂの拡散深さは４〜１０
μｍの範囲に存在することが望ましい。第８図は、その
ような条件を満たす特定のＩＧＢＴに対し異なったゲー
１）電圧Ｖ６を印加したときの通電可能な最大の主電流
密度（通電限界主電流密度）の変化の様子をゲート酸化
膜厚ｔ。Ｘをパラメータとして示すグラフである。上記
条件を満たす場合、ラッチアップ電流密度は１００ＯＡ
／ＣｌＲ２以上に設定されていることになるので、第
８図のグラフにおいて１０００Ａ ／ ｃｍ ２以下の
通電限界は飽和に起因して生じている。第８図のグラフ
を延長して考えると明らかなように、２０〜３０Ｖのゲ
ー！−電圧ｖ６の範囲では１００ＯＡ ／菌 よりもは
るかに高い飽和電流密度となる。したがって、２０〜３
０Ｖのゲート電圧範囲において飽和電流密度Ｊ を
ラッチアップ電流密度Ｊ、よりもＣ（Ｓａｔ） 高く設定することは容易に可能である。
前述のように、ストロボ用ＩＧＢＴでは、負荷（キセノ
ン管２２）が電流制限の役目を果すため、インバータ用
途のときのように飽和電流密度Ｊ。（Ｓ８、）をラッチ
アップ電流密度Ｊ１より低く設計するノンラッチ構造と
する必要はなく、むしろキセノン管の発光効率を向上さ
せることを考慮に入れると、可能な限り飽和電流密度Ｊ
を大きくＣ（ｓａｔ） とることが得策である。飽和電流密度Ｊ。（ｓａＢを決
める１つの大きな要因はチャネル幅である。第９図はゲ
ート電圧Ｖ６＝２０Ｖとしたときの単位面積ごとのチｔ
ｌネル幅と飽和電流密度Ｊ。（Ｓ□）との関係を示すグ
ラフである。１００ＯＡ ／ ｃｍ ２以上の飽和電流
密度Ｊ。（ｓａｔ）を得るためには、単位面積ごとのチ
ャネル幅をおよそ３ｏＯｃＩＩＮ−１以上に設定するこ
とが必要であるということがわかる。
ン管２２）が電流制限の役目を果すため、インバータ用
途のときのように飽和電流密度Ｊ。（Ｓ８、）をラッチ
アップ電流密度Ｊ１より低く設計するノンラッチ構造と
する必要はなく、むしろキセノン管の発光効率を向上さ
せることを考慮に入れると、可能な限り飽和電流密度Ｊ
を大きくＣ（ｓａｔ） とることが得策である。飽和電流密度Ｊ。（ｓａＢを決
める１つの大きな要因はチャネル幅である。第９図はゲ
ート電圧Ｖ６＝２０Ｖとしたときの単位面積ごとのチｔ
ｌネル幅と飽和電流密度Ｊ。（Ｓ□）との関係を示すグ
ラフである。１００ＯＡ ／ ｃｍ ２以上の飽和電流
密度Ｊ。（ｓａｔ）を得るためには、単位面積ごとのチ
ャネル幅をおよそ３ｏＯｃＩＩＮ−１以上に設定するこ
とが必要であるということがわかる。
ＩＧ［３丁で１よ、良く知られているように、Ｐ１型コ
レクタ層１１．Ｎ型ボディ層１３およびＰ型ベース領域
１４より成るトランジスタの電流増幅率αが人さくなり
過ぎると（１に近づき過ぎると）、ラッチアップが非常
に起り易くなる。また電流増幅゛ｒαを増大させるため
Ｐ４型コレクタ層１１からＮ型ボディ層１３へのボール
の注入効率を増大させるとスイッチング速度の低下に結
びつく。
レクタ層１１．Ｎ型ボディ層１３およびＰ型ベース領域
１４より成るトランジスタの電流増幅率αが人さくなり
過ぎると（１に近づき過ぎると）、ラッチアップが非常
に起り易くなる。また電流増幅゛ｒαを増大させるため
Ｐ４型コレクタ層１１からＮ型ボディ層１３へのボール
の注入効率を増大させるとスイッチング速度の低下に結
びつく。
−プｊ、電流増幅率αが小さくなり過ぎると、飽和型ｆ
Ｆの増大による電力１員失が非常に人ぎくなる。
Ｆの増大による電力１員失が非常に人ぎくなる。
このため、この電流増幅率αは十分に制御されることが
望ましい。インバータ用途のＩＧＢＴでは速いスイッチ
ング速度をＴＩｌ保するためα−０，３〜０５程度に設
定されている。しかしストロボ用途のＩＧＢＴでは、ス
ｌ−ロボの発光間隔が非常に艮いことより速いスイッチ
ング速度は要求されず、むしろ雷ノｊ損失を最小限に抑
えることが望ましい。
望ましい。インバータ用途のＩＧＢＴでは速いスイッチ
ング速度をＴＩｌ保するためα−０，３〜０５程度に設
定されている。しかしストロボ用途のＩＧＢＴでは、ス
ｌ−ロボの発光間隔が非常に艮いことより速いスイッチ
ング速度は要求されず、むしろ雷ノｊ損失を最小限に抑
えることが望ましい。
このためストロボ用途のＩＧＢＴでは、１００〜１００
０△／ ｃｍ ２程度の主電流密度の領域で、上記電流
増幅率αは０．８〜０．９程度であるのが望ましい。
０△／ ｃｍ ２程度の主電流密度の領域で、上記電流
増幅率αは０．８〜０．９程度であるのが望ましい。
電流増幅率αは、第１０図に示すように、Ｎ型バッファ
層１２の不純物濃度に依存して変化する。第１０図にお
いて、横軸はＮ＋型バッファ層１２の平均不純物温度Ｃ
と厚さＴとの梢ＣＴ（ｃｍ−２）を示し、縦軸は電流増
幅率αを示す。上記０丁を高くするにつれてＰ＋型コレ
クタ層１１からＮ型ボディ層１３へのホールの注入効率
が低下するので、電流増幅率αは低下する。０，８〜０
９稈度の電流増幅率αを（ｑるためには、上記ＣＴはｄ
３よそ１０１４ｃｍ−２前後であればよいということが
わかる。
層１２の不純物濃度に依存して変化する。第１０図にお
いて、横軸はＮ＋型バッファ層１２の平均不純物温度Ｃ
と厚さＴとの梢ＣＴ（ｃｍ−２）を示し、縦軸は電流増
幅率αを示す。上記０丁を高くするにつれてＰ＋型コレ
クタ層１１からＮ型ボディ層１３へのホールの注入効率
が低下するので、電流増幅率αは低下する。０，８〜０
９稈度の電流増幅率αを（ｑるためには、上記ＣＴはｄ
３よそ１０１４ｃｍ−２前後であればよいということが
わかる。
なＪ３、Ｎ型ボディ層１３については、前述したように
ＩＧＢＴの導通時に伝導度変調効果によってこの層の抵
抗率が大幅に低下するので、層の厚みや抵抗率について
はＭＯＳＦＥＴの場合はど厳しく制御される必要はない
。一般的に、定格電圧５００Ｖクラスの製品を考えた場
合、この層の抵抗率は約２０〜３０Ω・α程度、厚みは
約５０μ肌程度であればよい。
ＩＧＢＴの導通時に伝導度変調効果によってこの層の抵
抗率が大幅に低下するので、層の厚みや抵抗率について
はＭＯＳＦＥＴの場合はど厳しく制御される必要はない
。一般的に、定格電圧５００Ｖクラスの製品を考えた場
合、この層の抵抗率は約２０〜３０Ω・α程度、厚みは
約５０μ肌程度であればよい。
第１１図は第２図に示すＩＧＢＴの製造手順を示す断面
図である。以下、第１１図を参照しつつ、第２図に示す
ＩＧＢＴの製造手順について説明する。
図である。以下、第１１図を参照しつつ、第２図に示す
ＩＧＢＴの製造手順について説明する。
まず、０，０５〜０．００２Ω・αの比較的低比抵抗の
Ｐ＋型半導体基板（コレクタ層）１１を単幅し、その一
方主面上にエピタキシャル成長法によって、約０．１０
・αの比較的低比抵抗のＮ＋型バッファ層１２を１０〜
２０μｍＰｉ！度の厚みに形成する。
Ｐ＋型半導体基板（コレクタ層）１１を単幅し、その一
方主面上にエピタキシャル成長法によって、約０．１０
・αの比較的低比抵抗のＮ＋型バッファ層１２を１０〜
２０μｍＰｉ！度の厚みに形成する。
次に、このＮ１型バッファ層１２上に、エピタキシャル
成長法によって、約２０〜３０Ω・ｃｍ Ｆｌ度の比較
的高比抵抗のＮ型ボディ層１３を約５０μ肌程度の厚み
に形成する。次に、このＮ型ボディ層１３上に５ｉ０２
等の絶縁膜３０を形成し、パターニングする。そして、
パターニングされた絶縁膜３０をマスクとして、ボロン
等のＰ型不純物をイオン注入法等によってＮ型ボディ層
１３に選択的に打も込み、しかる後熱拡散することによ
って比較的深い第１のＰ型ベース領域１４ａを形成する
。以上で第１１図（ａ）に示す構造が得られる。
成長法によって、約２０〜３０Ω・ｃｍ Ｆｌ度の比較
的高比抵抗のＮ型ボディ層１３を約５０μ肌程度の厚み
に形成する。次に、このＮ型ボディ層１３上に５ｉ０２
等の絶縁膜３０を形成し、パターニングする。そして、
パターニングされた絶縁膜３０をマスクとして、ボロン
等のＰ型不純物をイオン注入法等によってＮ型ボディ層
１３に選択的に打も込み、しかる後熱拡散することによ
って比較的深い第１のＰ型ベース領域１４ａを形成する
。以上で第１１図（ａ）に示す構造が得られる。
第１のＰ型ベース領域１／Ｉａの配列は、ＩＧ［３王の
セルパターンに従う。例えばマトリクス状の配４１や、
ストライブ状の配列が知られている。単位面積ごとのヂ
ャネル幅が約３００ｃｔａ−１以上確保されるように配
列の寸法が設計されることが望ましい。
セルパターンに従う。例えばマトリクス状の配４１や、
ストライブ状の配列が知られている。単位面積ごとのヂ
ャネル幅が約３００ｃｔａ−１以上確保されるように配
列の寸法が設計されることが望ましい。
次に絶縁膜３０を除去し、代りに６００〜１０００人程
度の厚みの５１０２膜１７ａを全面に形成し、さらにそ
の上に、数１０００人程度０厚みのポリシリコン膜１８
ａを形成する。そして、５ｉｎ２膜１７ａおよびポリシ
リコン膜１８ａをパターニングして、所定パターンの窓
を開【プる。この窓を通じてボロン笠のＰ型不純物を、
イオン注入法によって２×１０〜５×１０１４ｃ＃Ｉ−
２程度の注入めで選択的に打ち込み、しかる後熱拡散す
ることによって、４〜１０μｍ程度の深さの比較的浅い
第２のＰ型ベース領１４１４ｂを形成する。この第２の
Ｐ型ベース領［１４ｂは、第１のＰ型ベース領域１４ａ
がマトリクス状の配列の場合は第１のＰ型ベース領Ｍ１
４ａの周囲に形成され、ストライプ状の配列の場合は第
１のＰ型ベース領域１４ａの両側に形成される。次に、
同じ窓を通じてリン等のＮ型不純物を導入し、熱拡散す
ることによりＮ＋型エミッタ領域１５を形成する。この
方法は、２重拡散によりヂャネル長Ｌ（第２図参照）を
一定に形成するＤＳＡＭＯ３工程として良く知られてい
る。以上の処理を経て、第１１図（ｂ）に示？ｌ構造が
（りられる。
度の厚みの５１０２膜１７ａを全面に形成し、さらにそ
の上に、数１０００人程度０厚みのポリシリコン膜１８
ａを形成する。そして、５ｉｎ２膜１７ａおよびポリシ
リコン膜１８ａをパターニングして、所定パターンの窓
を開【プる。この窓を通じてボロン笠のＰ型不純物を、
イオン注入法によって２×１０〜５×１０１４ｃ＃Ｉ−
２程度の注入めで選択的に打ち込み、しかる後熱拡散す
ることによって、４〜１０μｍ程度の深さの比較的浅い
第２のＰ型ベース領１４１４ｂを形成する。この第２の
Ｐ型ベース領［１４ｂは、第１のＰ型ベース領域１４ａ
がマトリクス状の配列の場合は第１のＰ型ベース領Ｍ１
４ａの周囲に形成され、ストライプ状の配列の場合は第
１のＰ型ベース領域１４ａの両側に形成される。次に、
同じ窓を通じてリン等のＮ型不純物を導入し、熱拡散す
ることによりＮ＋型エミッタ領域１５を形成する。この
方法は、２重拡散によりヂャネル長Ｌ（第２図参照）を
一定に形成するＤＳＡＭＯ３工程として良く知られてい
る。以上の処理を経て、第１１図（ｂ）に示？ｌ構造が
（りられる。
次に、Ｓ ＋ ０２ Ｆｌ １７ ａおヨヒホ！Ｊ シ
’） ：１ ンＦＪ１８ａの不要部分を除去する。残っ
た５１０２膜１７ａおよびポリシリコン膜１８ａがゲー
ト酸化膜１７Ｊ３よびゲート電極１８となる。次いで全
面に酸化膜３１を形成し、パターニングすることにより
第１のＰ型ベース領域１４ａおよびＮ＋型エミッタｆｉ
ｌＩｉｔ１５上の部分を除去づ−る。そして、表面にエ
ミッタ電１４１９、裏面（Ｐ４型コレクタ層１１の使方
主面）にコレクタ電極２０を形成することにより、第１
１図（Ｃ）の構造を得る。こうして、第２図に示すＩＧ
ＢＴが形成される。
’） ：１ ンＦＪ１８ａの不要部分を除去する。残っ
た５１０２膜１７ａおよびポリシリコン膜１８ａがゲー
ト酸化膜１７Ｊ３よびゲート電極１８となる。次いで全
面に酸化膜３１を形成し、パターニングすることにより
第１のＰ型ベース領域１４ａおよびＮ＋型エミッタｆｉ
ｌＩｉｔ１５上の部分を除去づ−る。そして、表面にエ
ミッタ電１４１９、裏面（Ｐ４型コレクタ層１１の使方
主面）にコレクタ電極２０を形成することにより、第１
１図（Ｃ）の構造を得る。こうして、第２図に示すＩＧ
ＢＴが形成される。
第１２図はこの発明によるＩＧＢＴの他の実施例の構造
を示す断面図である。この実施例では、点線で示すよう
に、Ｐ型ベース領域１４内に比較的低比抵抗のＰ゛型領
領域１４ｃ形成している。
を示す断面図である。この実施例では、点線で示すよう
に、Ｐ型ベース領域１４内に比較的低比抵抗のＰ゛型領
領域１４ｃ形成している。
こうすることにより、Ｐ形ベース領１ａ１／Ｉ内を通過
ツるホール電流による電圧降下が小さくなって、Ｎ型丁
ミッタ領域１５．Ｐ型ベース領域１４およびＮバ！ボデ
ィ層１３により形成されるＮＰＮトランジスタが活性化
しにくくなり、Ｉ Ｇ Ｂ Ｔのラッヂアップ耐吊の向
上を図ることかできる。このＰ１望領域１４Ｇの形成工
程は、第２のＰ型ベース領ＩＩ！！１４ ｂの形成工程
の後、Ｎ１型エミツタ領戚１５の形成■稈の前に行う。
ツるホール電流による電圧降下が小さくなって、Ｎ型丁
ミッタ領域１５．Ｐ型ベース領域１４およびＮバ！ボデ
ィ層１３により形成されるＮＰＮトランジスタが活性化
しにくくなり、Ｉ Ｇ Ｂ Ｔのラッヂアップ耐吊の向
上を図ることかできる。このＰ１望領域１４Ｇの形成工
程は、第２のＰ型ベース領ＩＩ！！１４ ｂの形成工程
の後、Ｎ１型エミツタ領戚１５の形成■稈の前に行う。
この工程では、第１１図（ｂ）のＳ ｉ Ｏ２躾１７
ａおよびポリシリコン膜１８ａより成るマスクに適当な
パターンの窓あけを行い、これをマスクとして使用する
。この窓１ま、次のＮ“型エミッタ領Ｖｉ１５の形成時
に１．１、再び閉じてお（ｊばよい。Ｐｌへ゛ｌ領域１
４ｃは、不純物注入庁が０８×１０〜１×１０１５ｃｆ
ｆｉ−２程度で、深さは第２のＰ型ベース領域１４ｂの
半分程度に設定するのが望ましい。
ａおよびポリシリコン膜１８ａより成るマスクに適当な
パターンの窓あけを行い、これをマスクとして使用する
。この窓１ま、次のＮ“型エミッタ領Ｖｉ１５の形成時
に１．１、再び閉じてお（ｊばよい。Ｐｌへ゛ｌ領域１
４ｃは、不純物注入庁が０８×１０〜１×１０１５ｃｆ
ｆｉ−２程度で、深さは第２のＰ型ベース領域１４ｂの
半分程度に設定するのが望ましい。
なお上記実施例ではＮヂせネル型ＩＧＢＴについて説明
したが、この発明はＰチャネル型ＩＧＢ［にも同様に適
用できる。
したが、この発明はＰチャネル型ＩＧＢ［にも同様に適
用できる。
（発明の効果〕
以上説明したように、この発明によれば、チャネルが形
成される第２の半導体領域の不純物導入量および深さを
それぞれ２Ｘ１０１４〜５Ｘ１０”ｒｉｉｉ”２の範囲
および４〜１０μｍの範囲に設定し、かつ制御電極を絶
縁する酸化膜の膜厚を６００〜１０００人の範囲に設定
したので、ストロボ回路に適用した場合にラッチアップ
を生ずることなく十分に大きなパルス通電能力を確保で
きるｌ ＧＢＴおよびその製造方法を１することができ
るという効果がある。
成される第２の半導体領域の不純物導入量および深さを
それぞれ２Ｘ１０１４〜５Ｘ１０”ｒｉｉｉ”２の範囲
および４〜１０μｍの範囲に設定し、かつ制御電極を絶
縁する酸化膜の膜厚を６００〜１０００人の範囲に設定
したので、ストロボ回路に適用した場合にラッチアップ
を生ずることなく十分に大きなパルス通電能力を確保で
きるｌ ＧＢＴおよびその製造方法を１することができ
るという効果がある。
第１図はこの発明によるＩＧＢＴが適用されるストロボ
の甘木回路を示す回路図、第２図はこの発明によるＩＧ
ＢＴの一実施例の構造を示す断面図、第３図から第１０
図はＩＧＢＴの主要特性を決定する各要因を説明するグ
ラフ、第１１図は第２図に示すＩＧＢＴの製造手順を示
す断面図、第１２図はこの発明によるＩＧＢＴの曲の実
施例の構造を示づ断面図、第１３図は従来のＮヂャネル
７１！！ｌＧ１３Ｔの基本Ｎ４造を示す断面図、第１／
Ｉ図は従来のＩＧＢＴの出力特性を示すグラフである。 図において、１１はコレクタ層、１２はバフフッ層、１
３はボディ層、１４はベース領域、１４８は第１のベー
ス領域、１ ／１．、 ｂは第２のベース領域、１５は
エミッタ領域、１７はゲート酸化膜、１８１．１１ゲー
１〜電極、１９は■ミッタ電極、２０はコレクク電極で
ある なお、各図中同一符号は同一または相当部分を示づ。 代理人 大 岩 増 刊 第１図 第３図 第２図 第４図 イ身虹カ！土〉、ｉ 第 図 ゲートｔ／ｉｖ６ 第 図 蛍イＬカオｔニーこの子Ｙｌル中シ 第 ア 図 （ｐｍ） ｖＡ紋課さ 第 図 と２２只−ｎ、７γ濱メ７１ 第 図 第１３ 図 第１４ 図
の甘木回路を示す回路図、第２図はこの発明によるＩＧ
ＢＴの一実施例の構造を示す断面図、第３図から第１０
図はＩＧＢＴの主要特性を決定する各要因を説明するグ
ラフ、第１１図は第２図に示すＩＧＢＴの製造手順を示
す断面図、第１２図はこの発明によるＩＧＢＴの曲の実
施例の構造を示づ断面図、第１３図は従来のＮヂャネル
７１！！ｌＧ１３Ｔの基本Ｎ４造を示す断面図、第１／
Ｉ図は従来のＩＧＢＴの出力特性を示すグラフである。 図において、１１はコレクタ層、１２はバフフッ層、１
３はボディ層、１４はベース領域、１４８は第１のベー
ス領域、１ ／１．、 ｂは第２のベース領域、１５は
エミッタ領域、１７はゲート酸化膜、１８１．１１ゲー
１〜電極、１９は■ミッタ電極、２０はコレクク電極で
ある なお、各図中同一符号は同一または相当部分を示づ。 代理人 大 岩 増 刊 第１図 第３図 第２図 第４図 イ身虹カ！土〉、ｉ 第 図 ゲートｔ／ｉｖ６ 第 図 蛍イＬカオｔニーこの子Ｙｌル中シ 第 ア 図 （ｐｍ） ｖＡ紋課さ 第 図 と２２只−ｎ、７γ濱メ７１ 第 図 第１３ 図 第１４ 図
Claims (2)
- （１）第１の導電型の第１の半導体層と、 前記第１の半導体層上に形成された第２の導電型の第２
の半導体層と、 前記第２の半導体層上に形成され、互いに隣接する比較
的深い第１の半導体領域と比較的浅い第２の半導体領域
とから成る第１の導電型の第３の半導体領域とを備え、 前記第２の半導体領域の不純物導入量は、２×１０＾１
＾４〜５×１０＾１＾４ｃｍ＾−＾２の範囲にあり、か
つその深さは４〜１０μｍの範囲にあり、 前記第３の半導体領域上に形成された第２の導電型の第
４の半導体領域と、 前記第４の半導体領域および前記第２の半導体層によっ
て挟まれた前記第２の半導体領域上に形成され、６００
〜１０００Åの範囲の膜厚を有する酸化膜と、 前記酸化膜上に形成された制御電極と、 前記第４の半導体領域上に形成された第１の電極と、 前記第１の半導体層の裏面に形成された第２の電極とを
さらに備える絶縁ゲート型バイポーラトランジスタ。 - （２）第１導電型の第１の半導体層を準備する工程と、 前記第１の半導体層上に第２の導電型の第２の半導体層
を形成する工程と、 前記第２の半導体層に第１の導電型の不純物を選択的に
導入することにより、前記第２の半導体層上に第１の導
電型の比較的深い第１の半導体領域を形成する工程と、 前記第２の半導体層上に６００〜１０００Åの範囲の膜
厚の酸化膜を形成する工程と、 前記酸化膜上に導電体層を形成する工程と、前記酸化膜
および導電体層をパターニングして窓を開ける工程と、 前記窓を通じて２×１０＾１＾４〜５×１０＾１＾４ｃ
ｍ＾−＾２の範囲の不純物導入量で第１の導電型の不純
物を前記第２の半導体層に導入することにより、４〜１
０μｍの範囲の比較的浅い深さを有する第１の導電型の
第２の半導体領域を前記第１の半導体領域に隣接して形
成する工程とを備え、 前記第１および第２の半導体領域は一体となって第１の
導電型の第３の半導体領域を形成し、前記窓を通じて第
２の導電型の不純物を前記第３の半導体領域に選択的に
導入することにより、前記第３の半導体領域上に第２の
導電型の第４の半導体領域を形成する工程と、 前記酸化膜および導電体層を、前記第４の半導体領域お
よび前記第２の半導体層によって挟まれた前記第２の半
導体領域上を少なくとも残して、選択的に除去する工程
と、 前記第４の半導体領域上に第１の電極を形成する工程と
、 前記第１の半導体層の裏面に第２の電極を形成する工程
とをさらに備える絶縁ゲート型バイポーラトランジスタ
の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318943A JPH02163974A (ja) | 1988-12-16 | 1988-12-16 | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
| US07/341,629 US4990975A (en) | 1988-12-16 | 1989-04-21 | Insulated gate bipolar transistor and method of manufacturing the same |
| DE3941312A DE3941312C2 (de) | 1988-12-16 | 1989-12-14 | Bipolartransistor mit isoliertem Gate als Steuerelement für ein Stroboskop und Verfahren zu seiner Herstellung |
| US07/627,870 US5084401A (en) | 1988-12-16 | 1990-12-17 | Insulated gate bipolar transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318943A JPH02163974A (ja) | 1988-12-16 | 1988-12-16 | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02163974A true JPH02163974A (ja) | 1990-06-25 |
Family
ID=18104723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63318943A Pending JPH02163974A (ja) | 1988-12-16 | 1988-12-16 | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US4990975A (ja) |
| JP (1) | JPH02163974A (ja) |
| DE (1) | DE3941312C2 (ja) |
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-
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- 1989-04-21 US US07/341,629 patent/US4990975A/en not_active Expired - Fee Related
- 1989-12-14 DE DE3941312A patent/DE3941312C2/de not_active Expired - Fee Related
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3941312C2 (de) | 1997-01-30 |
| DE3941312A1 (de) | 1990-06-21 |
| US4990975A (en) | 1991-02-05 |
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