JPH02163974A - 絶縁ゲート型バイポーラトランジスタおよびその製造方法 - Google Patents
絶縁ゲート型バイポーラトランジスタおよびその製造方法Info
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
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-
- H—ELECTRICITY
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は絶縁ゲート型バイポーラトランジスタ(以下
I G B 1”という)に関し、特にストロボ用途に
適したI G [3Tの構造およびその製造方法に関す
る。
I G B 1”という)に関し、特にストロボ用途に
適したI G [3Tの構造およびその製造方法に関す
る。
(従来の技術)
近年、ストロボの分野において、従来の転流回路を必要
とするサイリスタ方式に代って、自己消弧形素子を用い
た6式が注目されるようになってきた。特に、自己消弧
形素子の中でも、駆動回路が簡略化できる電圧駆動型で
かつ大きな通′潰能力をもつIGBTが注目されている
。しかながら、従来主に開発されてきたl GBTはイ
ンバータ用途に適したものであった。インバータ用途に
使われる108丁は、短絡時に自己電流制限が働くよう
に、ラッチアップ電流以下で主電流が飽和領域になるノ
ンラッチ型の構成をとるのが一般的である。そのような
構成のため、従来より開発されてきたI GB Tlよ
ストロボ用途には適さないという問題点があった。これ
を以下に詳述する。
とするサイリスタ方式に代って、自己消弧形素子を用い
た6式が注目されるようになってきた。特に、自己消弧
形素子の中でも、駆動回路が簡略化できる電圧駆動型で
かつ大きな通′潰能力をもつIGBTが注目されている
。しかながら、従来主に開発されてきたl GBTはイ
ンバータ用途に適したものであった。インバータ用途に
使われる108丁は、短絡時に自己電流制限が働くよう
に、ラッチアップ電流以下で主電流が飽和領域になるノ
ンラッチ型の構成をとるのが一般的である。そのような
構成のため、従来より開発されてきたI GB Tlよ
ストロボ用途には適さないという問題点があった。これ
を以下に詳述する。
第13図は従来のNチャネル型I GBTの基本構造を
示す断面図である。図において、コレクタ層として動く
比較的低比抵抗のP+型半導体基板1の一方主面上には
、コレクタ層1からの正孔の注入を抑制するための比較
的低比抵抗のN°型バッファ層2が形成され、このN1
型バッファ層2上には比較的高比抵抗のN型ボディ層3
が形成される。N型ボディ層3の表面には、P型不純物
を所定のパターンに従って選択的に導入することにより
複数のP型ベース領[4が形成され、これらP型ベース
領域4の表面には、N型不純物を選択的に導入すること
により比較的低比抵抗のN1型エミッタ領域5が形成さ
れる。N+型型板ミッタ領域5N型ボディ層3とで挟ま
れるP型ベース領域4の表面部分6は、ヂャネル領域と
して規定される。チャネル領域6上には、ゲート酸化f
17を介してゲート電極8が設けられる。N+型型板ミ
ッタ領域5よびP型ベース領域4上には、ラッチ7ツブ
防止のためにエミッタ短絡構造をとるエミッタ電極9が
形成され、P+型コレクタ層1の裏面にはコレクタ電極
10が形成される。
示す断面図である。図において、コレクタ層として動く
比較的低比抵抗のP+型半導体基板1の一方主面上には
、コレクタ層1からの正孔の注入を抑制するための比較
的低比抵抗のN°型バッファ層2が形成され、このN1
型バッファ層2上には比較的高比抵抗のN型ボディ層3
が形成される。N型ボディ層3の表面には、P型不純物
を所定のパターンに従って選択的に導入することにより
複数のP型ベース領[4が形成され、これらP型ベース
領域4の表面には、N型不純物を選択的に導入すること
により比較的低比抵抗のN1型エミッタ領域5が形成さ
れる。N+型型板ミッタ領域5N型ボディ層3とで挟ま
れるP型ベース領域4の表面部分6は、ヂャネル領域と
して規定される。チャネル領域6上には、ゲート酸化f
17を介してゲート電極8が設けられる。N+型型板ミ
ッタ領域5よびP型ベース領域4上には、ラッチ7ツブ
防止のためにエミッタ短絡構造をとるエミッタ電極9が
形成され、P+型コレクタ層1の裏面にはコレクタ電極
10が形成される。
IGBTは基本的には縦型MO8FETのドレイン側に
P型領域(第13図ではP4型コレクタ層1)を段りた
構造を有している。動作において、このP1型コレクタ
層1からN+型バッファ層2を介してN型ボディ層3に
ボールが注入され、このホールが、ゲー]〜8に電圧を
印加することにより形成されたチャネル6を通じてN+
型型板ミッタ領域5り注入されて来た電子と変調をおこ
し、N(Wボディ層3の抵抗が大幅に下がる(電導度変
調効果)。高耐圧MO3FETにおいてオン抵抗が大き
くなる主原因であるN型ボディ岡3の抵抗がこの様にし
て大幅に軽減されるため、MOSFETと同様に電圧制
御型の素子であるIGBTは、高耐圧素子として形成さ
れたとしても、MOS FETに比較して大電流古川を
実現できるという利点がある。
P型領域(第13図ではP4型コレクタ層1)を段りた
構造を有している。動作において、このP1型コレクタ
層1からN+型バッファ層2を介してN型ボディ層3に
ボールが注入され、このホールが、ゲー]〜8に電圧を
印加することにより形成されたチャネル6を通じてN+
型型板ミッタ領域5り注入されて来た電子と変調をおこ
し、N(Wボディ層3の抵抗が大幅に下がる(電導度変
調効果)。高耐圧MO3FETにおいてオン抵抗が大き
くなる主原因であるN型ボディ岡3の抵抗がこの様にし
て大幅に軽減されるため、MOSFETと同様に電圧制
御型の素子であるIGBTは、高耐圧素子として形成さ
れたとしても、MOS FETに比較して大電流古川を
実現できるという利点がある。
しかしながら、第13図より明らかなように、IGBT
には、N+型型板ミッタ領域5P型ベース領域4.N型
ボディ層3およびP1型コレクターI11より形成され
る寄生サイリスタが存在する。
には、N+型型板ミッタ領域5P型ベース領域4.N型
ボディ層3およびP1型コレクターI11より形成され
る寄生サイリスタが存在する。
IGBTを流れる主電流(」レクタ電流)が増えると、
N型ボディm3からP型ベース領[4に流れ込むホール
電流も増大する。このホール電流は寄生サイリスタにと
ってはゲート電流として作用するものであり、このゲー
ト電流が限度を越えて増大すると寄生サイリスタがオン
する。−旦、奇生サイリスタがオン状態になると、もは
やゲート8に印加するゲート電圧によっては主電流の制
御は不可能となり(ラッヂアツブ現象)、素子破壊に至
る。
N型ボディm3からP型ベース領[4に流れ込むホール
電流も増大する。このホール電流は寄生サイリスタにと
ってはゲート電流として作用するものであり、このゲー
ト電流が限度を越えて増大すると寄生サイリスタがオン
する。−旦、奇生サイリスタがオン状態になると、もは
やゲート8に印加するゲート電圧によっては主電流の制
御は不可能となり(ラッヂアツブ現象)、素子破壊に至
る。
第14図はIGt3TのI −Vo、出力特性(IC
はコレクタ電流、vc[はコレクタ・エミッタ間印加電
圧)を示すグラフである。なおコレクタ電流■ 、コレ
クタ・エミッタ問印加電圧V。Eとも、規格化値を示す
ものである。第14図より明らかなように、一定のゲー
ト電圧V。のちとでは、MOSFETと同じように自己
電流制限がかかり、コレクタ雷WLI は飽和電流I
以上には増Cc(sat) 大しない。よって、第14図に点線で示すように、ラッ
チアップ電流11が所定のゲート電圧範囲v61〜vG
4にお1プる最高の飽和電流I。(sat14より乙大
きいと、このゲート雷圧鞘囲ではラッチアップが起こり
得ず、ノンラッチ構造となる。
はコレクタ電流、vc[はコレクタ・エミッタ間印加電
圧)を示すグラフである。なおコレクタ電流■ 、コレ
クタ・エミッタ問印加電圧V。Eとも、規格化値を示す
ものである。第14図より明らかなように、一定のゲー
ト電圧V。のちとでは、MOSFETと同じように自己
電流制限がかかり、コレクタ雷WLI は飽和電流I
以上には増Cc(sat) 大しない。よって、第14図に点線で示すように、ラッ
チアップ電流11が所定のゲート電圧範囲v61〜vG
4にお1プる最高の飽和電流I。(sat14より乙大
きいと、このゲート雷圧鞘囲ではラッチアップが起こり
得ず、ノンラッチ構造となる。
(発明が解決しようどする課題〕
従来のIGBTではこの様にしてラッチアップの防止が
図られていた。ラッチアップ電流(LはIGBTの構造
によって決定されるものであり、インバータ用途に開発
されたIGBTでは一般に数100A/ctR2程度の
値となる。このため、ノンラッチ構造のIGBTを実現
するためには、使用ゲート電圧範囲に113いて飽和電
流I は数C(sat) 100A/cm2以下に抑えられる必ばかある。
図られていた。ラッチアップ電流(LはIGBTの構造
によって決定されるものであり、インバータ用途に開発
されたIGBTでは一般に数100A/ctR2程度の
値となる。このため、ノンラッチ構造のIGBTを実現
するためには、使用ゲート電圧範囲に113いて飽和電
流I は数C(sat) 100A/cm2以下に抑えられる必ばかある。
方、ストロボ用途のfGBTとしては望ましくは100
0A/clI2以上のパルス通電能力が要求されるため
、上記のように飽和電流I。(Sat)が低く抑えられ
たIGBTをストロボ用途に用いると、パルス通電能力
が不足してしまうという問題点があった。
0A/clI2以上のパルス通電能力が要求されるため
、上記のように飽和電流I。(Sat)が低く抑えられ
たIGBTをストロボ用途に用いると、パルス通電能力
が不足してしまうという問題点があった。
この発明は、上記問題点を解決するためになされたもの
で、十分なパルス通電能力を有する、ストロボ用途に適
したIGBTおよびその製造方法を提供することを目的
とする。
で、十分なパルス通電能力を有する、ストロボ用途に適
したIGBTおよびその製造方法を提供することを目的
とする。
(課題を解決するための手段)
この発明に係るIGBTは、第1の導電型の第1の半導
体層と、この第1の半導体層上に形成された第2の導電
型の第2の半導体層と、この第2の半導体層上に形成さ
れ、互いに隣接する比較的深い第1の半導体領域と比較
的浅い第2の半導体領域とから成る第1の導電型の第3
の半導体領域とを備えている。第2の半導体領域の不純
物導入聞は、2X10〜5×1014C11−2の範囲
、その深さは4〜10t、tmの範囲に設定される。さ
らにこの発明に係るIGBTは、第3の半導体領域上に
形成された第2の導電型の第4の半導体領域と、この第
4の半導体領域および第2の半導体層によって挟まれた
第2の半導体領域上に形成され600〜1000人の範
囲の膜厚を有する酸化膜と、この酸化膜上に形成された
制御1IITi極と、第4の半導体領域上に形成された
第1の電極と、第1の半導体層の裏面に形成された第2
の電極とを備えて構成されている。
体層と、この第1の半導体層上に形成された第2の導電
型の第2の半導体層と、この第2の半導体層上に形成さ
れ、互いに隣接する比較的深い第1の半導体領域と比較
的浅い第2の半導体領域とから成る第1の導電型の第3
の半導体領域とを備えている。第2の半導体領域の不純
物導入聞は、2X10〜5×1014C11−2の範囲
、その深さは4〜10t、tmの範囲に設定される。さ
らにこの発明に係るIGBTは、第3の半導体領域上に
形成された第2の導電型の第4の半導体領域と、この第
4の半導体領域および第2の半導体層によって挟まれた
第2の半導体領域上に形成され600〜1000人の範
囲の膜厚を有する酸化膜と、この酸化膜上に形成された
制御1IITi極と、第4の半導体領域上に形成された
第1の電極と、第1の半導体層の裏面に形成された第2
の電極とを備えて構成されている。
また、この発明に係るIGBTの製造方法は、第1導電
型の第1の半導体層を準備する工程と、この第1の半導
体層上に第2の導ri型の第2の半々体層を形成する工
程と、この第2の半導体層に第1の導電型の不純物を選
択的に導入することにより、第2の半導体層上に第1の
導電型の比較的深い第1の半導体領域を形成する工程と
、第2の半導体層上に600〜1000人の範囲のII
!厚の酸化膜を形成する工程と、この酸化膜上に導電体
層を形成する工程と、酸化膜および導電体層をパターニ
ングして窓を開1ノる工程と、この窓を通じて2×10
〜5 X 10 ”cps−2の範囲の不純物導入量で
第1の導電型の不純物を第2の半々体層に導入すること
により、4〜10μmの範囲の比較的浅い深さを有する
第1のIJ導電型第2の半導体領域を第1の半導体領域
にVJ接して形成する工程とを備えている。第1および
第2の半導体領域は一体となって第1の導電型の第3の
半導体領域を形成する。さらにこの発明に係るIGBT
の製造方法は、前記窓を通じて第2の導電型の不純物を
第3の半導体領域に選択的に導入することにより、第3
の半導体領域上に第2の導電型の第4の半導体領域を形
成する工程と、酸化膜および導電体層を、第4の半導体
領域おJ:び第2の半導体層によって挟まれた第2の半
導体領域上を少なくとも残して選択的に除去する工程と
、第4の半導体領域上に第1の電極を形成する工程と、
第1の半導体層の裏面に第2の電極を形成する工程とを
備えて構成されている。
型の第1の半導体層を準備する工程と、この第1の半導
体層上に第2の導ri型の第2の半々体層を形成する工
程と、この第2の半導体層に第1の導電型の不純物を選
択的に導入することにより、第2の半導体層上に第1の
導電型の比較的深い第1の半導体領域を形成する工程と
、第2の半導体層上に600〜1000人の範囲のII
!厚の酸化膜を形成する工程と、この酸化膜上に導電体
層を形成する工程と、酸化膜および導電体層をパターニ
ングして窓を開1ノる工程と、この窓を通じて2×10
〜5 X 10 ”cps−2の範囲の不純物導入量で
第1の導電型の不純物を第2の半々体層に導入すること
により、4〜10μmの範囲の比較的浅い深さを有する
第1のIJ導電型第2の半導体領域を第1の半導体領域
にVJ接して形成する工程とを備えている。第1および
第2の半導体領域は一体となって第1の導電型の第3の
半導体領域を形成する。さらにこの発明に係るIGBT
の製造方法は、前記窓を通じて第2の導電型の不純物を
第3の半導体領域に選択的に導入することにより、第3
の半導体領域上に第2の導電型の第4の半導体領域を形
成する工程と、酸化膜および導電体層を、第4の半導体
領域おJ:び第2の半導体層によって挟まれた第2の半
導体領域上を少なくとも残して選択的に除去する工程と
、第4の半導体領域上に第1の電極を形成する工程と、
第1の半導体層の裏面に第2の電極を形成する工程とを
備えて構成されている。
(作用)
この発明においては、チャネルが形成されるべき第2の
半導体領域の不純物導入量および深さをそれぞれ2×1
0〜5 X 10 ”cm−2の範囲および4〜10μ
mの範囲に設定し、かつ制’no電極を絶縁する酸化膜
の膜厚を600〜1000人の範囲に設定することによ
って、ストロボ回路に適用した場合にラッチアップを生
ずることなく十分に大きなパルス通電能力を確保できる
IGBTを実現している。
半導体領域の不純物導入量および深さをそれぞれ2×1
0〜5 X 10 ”cm−2の範囲および4〜10μ
mの範囲に設定し、かつ制’no電極を絶縁する酸化膜
の膜厚を600〜1000人の範囲に設定することによ
って、ストロボ回路に適用した場合にラッチアップを生
ずることなく十分に大きなパルス通電能力を確保できる
IGBTを実現している。
第1図はこの発明によ61GBTが適用されるストロボ
の基本回路を示寸回路図である。直流電源DCにより充
電される電源コンデンサ21の両端には、キセノン管2
2とIGBT23とが直列に接続されている。キセノン
管22のトリガ端子はトリガ1〜ランス24の2次側に
接続され、このトリガトランス て充電されるコンデンサ26に接続されている。
の基本回路を示寸回路図である。直流電源DCにより充
電される電源コンデンサ21の両端には、キセノン管2
2とIGBT23とが直列に接続されている。キセノン
管22のトリガ端子はトリガ1〜ランス24の2次側に
接続され、このトリガトランス て充電されるコンデンサ26に接続されている。
ゲート端子27に印加される電圧に応答してIGBT2
3がオンすると、コンデンサ26に充電された電圧が1
−リガトランス24およびIGBT23を介して放電し
、トリガトランス2iの2次側に高電圧パルスが発生す
る。この高電圧パルスによりキセノン管22がトリガさ
れ、電源コンデンサ21に充電された電圧がキセノン管
22およびIGBT23を介して放雷することにより、
キヒノン管22が発光する。
3がオンすると、コンデンサ26に充電された電圧が1
−リガトランス24およびIGBT23を介して放電し
、トリガトランス2iの2次側に高電圧パルスが発生す
る。この高電圧パルスによりキセノン管22がトリガさ
れ、電源コンデンサ21に充電された電圧がキセノン管
22およびIGBT23を介して放雷することにより、
キヒノン管22が発光する。
このストロボ回路においては、キセノン管22の5v(
’r間低抵抗よって、IGBT23に流れるt電流(コ
レクタ電流)が制限される。したがって、I G B
T 2 3のラップアップ電流値がキセノン管22によ
り制限される主M流値以上となるよ°)にIGr3T2
3を設ffl シてJ′3〔ブば、IGBT23の飽和
電流がどの様な値であっても、IGBT2 3 1’!
絶λ1にラッ・ブアップに至ることはない。電源電力節
約のため、発光時の電力10失は可能な限り減少させる
ことが望ましく、この観点より、IO !3 T’ 2
3の飽和電流(まできるだけ大きい方が望ましい、1
このd明は、この様な使用に適したIGDTを捉供づる
しのである。
’r間低抵抗よって、IGBT23に流れるt電流(コ
レクタ電流)が制限される。したがって、I G B
T 2 3のラップアップ電流値がキセノン管22によ
り制限される主M流値以上となるよ°)にIGr3T2
3を設ffl シてJ′3〔ブば、IGBT23の飽和
電流がどの様な値であっても、IGBT2 3 1’!
絶λ1にラッ・ブアップに至ることはない。電源電力節
約のため、発光時の電力10失は可能な限り減少させる
ことが望ましく、この観点より、IO !3 T’ 2
3の飽和電流(まできるだけ大きい方が望ましい、1
このd明は、この様な使用に適したIGDTを捉供づる
しのである。
第2図はこの弁明によるIGBT−の一実施例の構造を
示づ所面図である。図において、コレクタ層11は、0
.05 〜0.002Ω” cmの比較的低比抵抗のP
′型゛P導体基板より成る。このコレクタ層11上には
、コレクタ層11からのホールのtt人をfill制4
るためのN″型バッフ?層12がv21Jられ、このN
1型バッファ層12上には、比較的高比抵抗のN型ボデ
ィ層13が設(プられる。N型ボディ層13の表面には
、比較的深い第1のP型ベース領域14aと比較的浅い
第2のPIベース領lJ14bとから成るP型ベース領
域14が複r1.個、選択的に形成される。P型ベース
領域14の表面には、比較的低比抵抗のN+型型板ミッ
タ領域15選択的に形成される。N+型型板ミッタ領域
15N型ボディ層13とで挾まれた第2のP型ベース領
域14bの表面部分16は、チャネル領域として規定さ
れる。チャネル領域16上には、グー1−酸化膜17を
介してゲート電権18が設けられる。N+型型板ミッタ
領域15よび第1のP型ベース領域1 4. a上には
、ラッチアップ防止のためにエミッタ短絡構造をとるエ
ミッタ電極19が形成され、P+型]レクタ層11の裏
面にはコレクタ電極20が形成される。
示づ所面図である。図において、コレクタ層11は、0
.05 〜0.002Ω” cmの比較的低比抵抗のP
′型゛P導体基板より成る。このコレクタ層11上には
、コレクタ層11からのホールのtt人をfill制4
るためのN″型バッフ?層12がv21Jられ、このN
1型バッファ層12上には、比較的高比抵抗のN型ボデ
ィ層13が設(プられる。N型ボディ層13の表面には
、比較的深い第1のP型ベース領域14aと比較的浅い
第2のPIベース領lJ14bとから成るP型ベース領
域14が複r1.個、選択的に形成される。P型ベース
領域14の表面には、比較的低比抵抗のN+型型板ミッ
タ領域15選択的に形成される。N+型型板ミッタ領域
15N型ボディ層13とで挾まれた第2のP型ベース領
域14bの表面部分16は、チャネル領域として規定さ
れる。チャネル領域16上には、グー1−酸化膜17を
介してゲート電権18が設けられる。N+型型板ミッタ
領域15よび第1のP型ベース領域1 4. a上には
、ラッチアップ防止のためにエミッタ短絡構造をとるエ
ミッタ電極19が形成され、P+型]レクタ層11の裏
面にはコレクタ電極20が形成される。
第2図のfGBTの品持性のうち、ラッチアップ電流密
度J 飽和電流密度JC(Sat)’スレッ[ ・ ショルド電圧V およびゲート破壊耐圧V。(a(
th) 川に着目して以下の説明を行う。なお、これらの4つの
特性の定義を以下に与えておく。
度J 飽和電流密度JC(Sat)’スレッ[ ・ ショルド電圧V およびゲート破壊耐圧V。(a(
th) 川に着目して以下の説明を行う。なお、これらの4つの
特性の定義を以下に与えておく。
ラフチアツブli/&茫度J L・・・IGBTがラッ
チ7ツブ状態に入るときの主電流密度 飽和電流密度JC(Sat)・・・あるグー1−電圧印
加状態の下で流すことのできる最大主電流密度スレッシ
ョルド電圧vG(th)・・・IGBTをターンオンさ
せるのに必要なゲート電圧 ゲート破壊耐圧V ・・・ゲート酸化膜が破壊G(
8K) に至るゲート電圧の臨界値 ストロボ用途のIGBTでは、印加されるゲート電圧v
6が25±5vの範囲にあると想定すると、ゲート破壊
耐圧vG(BKIは30V以上であることが必要であり
、またスレッショルド電圧vG(rh)は5V&度以下
であることが望ましい。また、11′!輝度光光に適し
た大きな電流をできるだ1プ電力損失なく流すという観
点より、ラッチアップ電流密度Jしが1000A /α
程度以上であって、かつ上記ゲート電圧範囲(25±
5v)、においで飽和電流密度J がラッチアップ
電流密度J +、よC(sat) りら高いことが望ましい。以下、そのような特性を具備
するI GBTを実現するIこめの条件についてP;察
する。
チ7ツブ状態に入るときの主電流密度 飽和電流密度JC(Sat)・・・あるグー1−電圧印
加状態の下で流すことのできる最大主電流密度スレッシ
ョルド電圧vG(th)・・・IGBTをターンオンさ
せるのに必要なゲート電圧 ゲート破壊耐圧V ・・・ゲート酸化膜が破壊G(
8K) に至るゲート電圧の臨界値 ストロボ用途のIGBTでは、印加されるゲート電圧v
6が25±5vの範囲にあると想定すると、ゲート破壊
耐圧vG(BKIは30V以上であることが必要であり
、またスレッショルド電圧vG(rh)は5V&度以下
であることが望ましい。また、11′!輝度光光に適し
た大きな電流をできるだ1プ電力損失なく流すという観
点より、ラッチアップ電流密度Jしが1000A /α
程度以上であって、かつ上記ゲート電圧範囲(25±
5v)、においで飽和電流密度J がラッチアップ
電流密度J +、よC(sat) りら高いことが望ましい。以下、そのような特性を具備
するI GBTを実現するIこめの条件についてP;察
する。
ゲート破1内耐圧V はグー1〜M化膜17のG(
BK) 膜厚に依6づる。第3図1よSin、、より成るグー1
−酸化膜17の膜lダとグー1〜破壊耐圧v6(8イ)
との関係を示すグラフである。通常のM OS l−ラ
ンジスクの装造ブ[1しスにより5102膜を形成した
場合、そのSiO2膜の絶IRM 塙M界iJ6 M
V/cm〜10M/cs(平均8 M V / cm
)稈Iffの範囲にj3さまる。通常、ストロボ用途で
は、印加されるゲート電圧V。は、F述したように20
・〜30Vの範囲であるので、装造」ニのばらつきを考
慮り−ると、30V以上のゲート破壊耐圧V を(
[IG(8K) るためには、ゲート酸化膜17の膜p7+t 600人
程度以[であることが必要と<rる。さらに、グー1〜
M化膜17の膜厚はスレッショルド電圧v6(7、)に
も影費を与えるが、これについては後に考察りろ。
BK) 膜厚に依6づる。第3図1よSin、、より成るグー1
−酸化膜17の膜lダとグー1〜破壊耐圧v6(8イ)
との関係を示すグラフである。通常のM OS l−ラ
ンジスクの装造ブ[1しスにより5102膜を形成した
場合、そのSiO2膜の絶IRM 塙M界iJ6 M
V/cm〜10M/cs(平均8 M V / cm
)稈Iffの範囲にj3さまる。通常、ストロボ用途で
は、印加されるゲート電圧V。は、F述したように20
・〜30Vの範囲であるので、装造」ニのばらつきを考
慮り−ると、30V以上のゲート破壊耐圧V を(
[IG(8K) るためには、ゲート酸化膜17の膜p7+t 600人
程度以[であることが必要と<rる。さらに、グー1〜
M化膜17の膜厚はスレッショルド電圧v6(7、)に
も影費を与えるが、これについては後に考察りろ。
その表面においてチャネル領v1.16が規定される第
2のP型ベース領域14bの不純物濃度と拡散深さは、
ラッチアップ電流密度JLや飽和電流密度J やス
レッショルド電圧V に強C(sat)
G(th)く影響を与えるので、正確に
制御される必要がある。第4図は第2のP型ベース領域
14bの不純物注入量とラッチアップ電流密度J、との
関係を示すグラフ、第5図は第2のP型ベース領域14
bの不純物注入量とスレッショルド電圧vG(th)と
の関係をゲート酸化膜17の膜厚t。Xをパラメータと
して示すグラフ、第6図は第2のP型ベース領域14b
の拡散深さとラッチアップ電流密度J、との関係を示す
グラフ、第7図はゲート電圧Vo=20Vとしたときの
第2のP型ベース領域14、 bの拡散深さと飽和電流
密度J との関C(sat) 係を示すグラフである。なお第7図において、第2のP
型ベース領域14bの拡散深さが深くなるにつれて飽和
電流密度J が減少するのは、C(Sat) チャネル艮L(第2図参照)の増大によるチトネル抵抗
の増大が主な原因である。
2のP型ベース領域14bの不純物濃度と拡散深さは、
ラッチアップ電流密度JLや飽和電流密度J やス
レッショルド電圧V に強C(sat)
G(th)く影響を与えるので、正確に
制御される必要がある。第4図は第2のP型ベース領域
14bの不純物注入量とラッチアップ電流密度J、との
関係を示すグラフ、第5図は第2のP型ベース領域14
bの不純物注入量とスレッショルド電圧vG(th)と
の関係をゲート酸化膜17の膜厚t。Xをパラメータと
して示すグラフ、第6図は第2のP型ベース領域14b
の拡散深さとラッチアップ電流密度J、との関係を示す
グラフ、第7図はゲート電圧Vo=20Vとしたときの
第2のP型ベース領域14、 bの拡散深さと飽和電流
密度J との関C(sat) 係を示すグラフである。なお第7図において、第2のP
型ベース領域14bの拡散深さが深くなるにつれて飽和
電流密度J が減少するのは、C(Sat) チャネル艮L(第2図参照)の増大によるチトネル抵抗
の増大が主な原因である。
第1図を参照して、100OA / cm 2以上のラ
ッチアップ電流密度を得るためには、第2のPをベース
領域i4bの不純物注入ははおJ:そ2X10”α−2
以上必要であるということがわかる。第5図を参照して
、(il第2のP型ベース領h&1,1bの不純物注入
量が2 X 10 ”cm’以上であるという条件、(
ii)ゲート酸化膜17の膜ffptoxが600Å以
上であるという条件、および(iii)スレッショルド
電圧V が5v以下であるという条fIHh) を考慮すると、第2のP型ベースI’ilj!14bの
不純物注入量はおよそ5X10”♂2以下であることが
必要であるということがわかる。このことと上記条件m
とを併せると、第2のP型ベース領IsI 14. b
の不純物注入量は2X10”〜5×1014、、−2の
範囲にあることが望ましい。また第5図に示すように、
ゲート酸化膜17の膜厚t。Xの変化によって6スレツ
シヨルド電圧G (+1 h )は変化するが、上記(
1)〜(iii)の条件を考慮づると、ゲート酸化膜t
。、Xはおよそ1000Å以下であることが必要である
ということがわかる。
ッチアップ電流密度を得るためには、第2のPをベース
領域i4bの不純物注入ははおJ:そ2X10”α−2
以上必要であるということがわかる。第5図を参照して
、(il第2のP型ベース領h&1,1bの不純物注入
量が2 X 10 ”cm’以上であるという条件、(
ii)ゲート酸化膜17の膜ffptoxが600Å以
上であるという条件、および(iii)スレッショルド
電圧V が5v以下であるという条fIHh) を考慮すると、第2のP型ベースI’ilj!14bの
不純物注入量はおよそ5X10”♂2以下であることが
必要であるということがわかる。このことと上記条件m
とを併せると、第2のP型ベース領IsI 14. b
の不純物注入量は2X10”〜5×1014、、−2の
範囲にあることが望ましい。また第5図に示すように、
ゲート酸化膜17の膜厚t。Xの変化によって6スレツ
シヨルド電圧G (+1 h )は変化するが、上記(
1)〜(iii)の条件を考慮づると、ゲート酸化膜t
。、Xはおよそ1000Å以下であることが必要である
ということがわかる。
次に第6図を参照して、1000人/C#+2以上のラ
ッチアップ電流密度J、を得るためには、第2のP型ベ
ース領域14bの拡散深さはほぼ4μm以上でなければ
ならず、また第7図を参照して、1000人/12以上
の飽和電流密度を1!するためには、第2のP型ベース
領域14bの拡散深さはほぼ10μm以下でなければな
らないことがわかる。寸なわら第2のP型ベースrX域
14bの拡散深さは4〜10μmの範囲に収まることが
必要である。
ッチアップ電流密度J、を得るためには、第2のP型ベ
ース領域14bの拡散深さはほぼ4μm以上でなければ
ならず、また第7図を参照して、1000人/12以上
の飽和電流密度を1!するためには、第2のP型ベース
領域14bの拡散深さはほぼ10μm以下でなければな
らないことがわかる。寸なわら第2のP型ベースrX域
14bの拡散深さは4〜10μmの範囲に収まることが
必要である。
以上の考察より、ストロボ用途に適したIGBTを与え
るには、グーl−酸化膜17の膜厚は600〜1000
人の範囲に、第2のP型ベース領域14bの不純物注入
量は2X 1 o14〜s×10”cm−2の範囲に、
また第2のP型ベース領域14bの拡散深さは4〜10
μmの範囲に存在することが望ましい。第8図は、その
ような条件を満たす特定のIGBTに対し異なったゲー
1)電圧V6を印加したときの通電可能な最大の主電流
密度(通電限界主電流密度)の変化の様子をゲート酸化
膜厚t。Xをパラメータとして示すグラフである。上記
条件を満たす場合、ラッチアップ電流密度は100OA
/ClR2以上に設定されていることになるので、第
8図のグラフにおいて1000A / cm 2以下の
通電限界は飽和に起因して生じている。第8図のグラフ
を延長して考えると明らかなように、20〜30Vのゲ
ー!−電圧v6の範囲では100OA /菌 よりもは
るかに高い飽和電流密度となる。したがって、20〜3
0Vのゲート電圧範囲において飽和電流密度J を
ラッチアップ電流密度J、よりもC(Sat) 高く設定することは容易に可能である。
るには、グーl−酸化膜17の膜厚は600〜1000
人の範囲に、第2のP型ベース領域14bの不純物注入
量は2X 1 o14〜s×10”cm−2の範囲に、
また第2のP型ベース領域14bの拡散深さは4〜10
μmの範囲に存在することが望ましい。第8図は、その
ような条件を満たす特定のIGBTに対し異なったゲー
1)電圧V6を印加したときの通電可能な最大の主電流
密度(通電限界主電流密度)の変化の様子をゲート酸化
膜厚t。Xをパラメータとして示すグラフである。上記
条件を満たす場合、ラッチアップ電流密度は100OA
/ClR2以上に設定されていることになるので、第
8図のグラフにおいて1000A / cm 2以下の
通電限界は飽和に起因して生じている。第8図のグラフ
を延長して考えると明らかなように、20〜30Vのゲ
ー!−電圧v6の範囲では100OA /菌 よりもは
るかに高い飽和電流密度となる。したがって、20〜3
0Vのゲート電圧範囲において飽和電流密度J を
ラッチアップ電流密度J、よりもC(Sat) 高く設定することは容易に可能である。
前述のように、ストロボ用IGBTでは、負荷(キセノ
ン管22)が電流制限の役目を果すため、インバータ用
途のときのように飽和電流密度J。(S8、)をラッチ
アップ電流密度J1より低く設計するノンラッチ構造と
する必要はなく、むしろキセノン管の発光効率を向上さ
せることを考慮に入れると、可能な限り飽和電流密度J
を大きくC(sat) とることが得策である。飽和電流密度J。(saBを決
める1つの大きな要因はチャネル幅である。第9図はゲ
ート電圧V6=20Vとしたときの単位面積ごとのチt
lネル幅と飽和電流密度J。(S□)との関係を示すグ
ラフである。100OA / cm 2以上の飽和電流
密度J。(sat)を得るためには、単位面積ごとのチ
ャネル幅をおよそ3oOcIIN−1以上に設定するこ
とが必要であるということがわかる。
ン管22)が電流制限の役目を果すため、インバータ用
途のときのように飽和電流密度J。(S8、)をラッチ
アップ電流密度J1より低く設計するノンラッチ構造と
する必要はなく、むしろキセノン管の発光効率を向上さ
せることを考慮に入れると、可能な限り飽和電流密度J
を大きくC(sat) とることが得策である。飽和電流密度J。(saBを決
める1つの大きな要因はチャネル幅である。第9図はゲ
ート電圧V6=20Vとしたときの単位面積ごとのチt
lネル幅と飽和電流密度J。(S□)との関係を示すグ
ラフである。100OA / cm 2以上の飽和電流
密度J。(sat)を得るためには、単位面積ごとのチ
ャネル幅をおよそ3oOcIIN−1以上に設定するこ
とが必要であるということがわかる。
IG[3丁で1よ、良く知られているように、P1型コ
レクタ層11.N型ボディ層13およびP型ベース領域
14より成るトランジスタの電流増幅率αが人さくなり
過ぎると(1に近づき過ぎると)、ラッチアップが非常
に起り易くなる。また電流増幅゛rαを増大させるため
P4型コレクタ層11からN型ボディ層13へのボール
の注入効率を増大させるとスイッチング速度の低下に結
びつく。
レクタ層11.N型ボディ層13およびP型ベース領域
14より成るトランジスタの電流増幅率αが人さくなり
過ぎると(1に近づき過ぎると)、ラッチアップが非常
に起り易くなる。また電流増幅゛rαを増大させるため
P4型コレクタ層11からN型ボディ層13へのボール
の注入効率を増大させるとスイッチング速度の低下に結
びつく。
−プj、電流増幅率αが小さくなり過ぎると、飽和型f
Fの増大による電力1員失が非常に人ぎくなる。
Fの増大による電力1員失が非常に人ぎくなる。
このため、この電流増幅率αは十分に制御されることが
望ましい。インバータ用途のIGBTでは速いスイッチ
ング速度をTIl保するためα−0,3〜05程度に設
定されている。しかしストロボ用途のIGBTでは、ス
l−ロボの発光間隔が非常に艮いことより速いスイッチ
ング速度は要求されず、むしろ雷ノj損失を最小限に抑
えることが望ましい。
望ましい。インバータ用途のIGBTでは速いスイッチ
ング速度をTIl保するためα−0,3〜05程度に設
定されている。しかしストロボ用途のIGBTでは、ス
l−ロボの発光間隔が非常に艮いことより速いスイッチ
ング速度は要求されず、むしろ雷ノj損失を最小限に抑
えることが望ましい。
このためストロボ用途のIGBTでは、100〜100
0△/ cm 2程度の主電流密度の領域で、上記電流
増幅率αは0.8〜0.9程度であるのが望ましい。
0△/ cm 2程度の主電流密度の領域で、上記電流
増幅率αは0.8〜0.9程度であるのが望ましい。
電流増幅率αは、第10図に示すように、N型バッファ
層12の不純物濃度に依存して変化する。第10図にお
いて、横軸はN+型バッファ層12の平均不純物温度C
と厚さTとの梢CT(cm−2)を示し、縦軸は電流増
幅率αを示す。上記0丁を高くするにつれてP+型コレ
クタ層11からN型ボディ層13へのホールの注入効率
が低下するので、電流増幅率αは低下する。0,8〜0
9稈度の電流増幅率αを(qるためには、上記CTはd
3よそ1014cm−2前後であればよいということが
わかる。
層12の不純物濃度に依存して変化する。第10図にお
いて、横軸はN+型バッファ層12の平均不純物温度C
と厚さTとの梢CT(cm−2)を示し、縦軸は電流増
幅率αを示す。上記0丁を高くするにつれてP+型コレ
クタ層11からN型ボディ層13へのホールの注入効率
が低下するので、電流増幅率αは低下する。0,8〜0
9稈度の電流増幅率αを(qるためには、上記CTはd
3よそ1014cm−2前後であればよいということが
わかる。
なJ3、N型ボディ層13については、前述したように
IGBTの導通時に伝導度変調効果によってこの層の抵
抗率が大幅に低下するので、層の厚みや抵抗率について
はMOSFETの場合はど厳しく制御される必要はない
。一般的に、定格電圧500Vクラスの製品を考えた場
合、この層の抵抗率は約20〜30Ω・α程度、厚みは
約50μ肌程度であればよい。
IGBTの導通時に伝導度変調効果によってこの層の抵
抗率が大幅に低下するので、層の厚みや抵抗率について
はMOSFETの場合はど厳しく制御される必要はない
。一般的に、定格電圧500Vクラスの製品を考えた場
合、この層の抵抗率は約20〜30Ω・α程度、厚みは
約50μ肌程度であればよい。
第11図は第2図に示すIGBTの製造手順を示す断面
図である。以下、第11図を参照しつつ、第2図に示す
IGBTの製造手順について説明する。
図である。以下、第11図を参照しつつ、第2図に示す
IGBTの製造手順について説明する。
まず、0,05〜0.002Ω・αの比較的低比抵抗の
P+型半導体基板(コレクタ層)11を単幅し、その一
方主面上にエピタキシャル成長法によって、約0.10
・αの比較的低比抵抗のN+型バッファ層12を10〜
20μmPi!度の厚みに形成する。
P+型半導体基板(コレクタ層)11を単幅し、その一
方主面上にエピタキシャル成長法によって、約0.10
・αの比較的低比抵抗のN+型バッファ層12を10〜
20μmPi!度の厚みに形成する。
次に、このN1型バッファ層12上に、エピタキシャル
成長法によって、約20〜30Ω・cm Fl度の比較
的高比抵抗のN型ボディ層13を約50μ肌程度の厚み
に形成する。次に、このN型ボディ層13上に5i02
等の絶縁膜30を形成し、パターニングする。そして、
パターニングされた絶縁膜30をマスクとして、ボロン
等のP型不純物をイオン注入法等によってN型ボディ層
13に選択的に打も込み、しかる後熱拡散することによ
って比較的深い第1のP型ベース領域14aを形成する
。以上で第11図(a)に示す構造が得られる。
成長法によって、約20〜30Ω・cm Fl度の比較
的高比抵抗のN型ボディ層13を約50μ肌程度の厚み
に形成する。次に、このN型ボディ層13上に5i02
等の絶縁膜30を形成し、パターニングする。そして、
パターニングされた絶縁膜30をマスクとして、ボロン
等のP型不純物をイオン注入法等によってN型ボディ層
13に選択的に打も込み、しかる後熱拡散することによ
って比較的深い第1のP型ベース領域14aを形成する
。以上で第11図(a)に示す構造が得られる。
第1のP型ベース領域1/Iaの配列は、IG[3王の
セルパターンに従う。例えばマトリクス状の配41や、
ストライブ状の配列が知られている。単位面積ごとのヂ
ャネル幅が約300cta−1以上確保されるように配
列の寸法が設計されることが望ましい。
セルパターンに従う。例えばマトリクス状の配41や、
ストライブ状の配列が知られている。単位面積ごとのヂ
ャネル幅が約300cta−1以上確保されるように配
列の寸法が設計されることが望ましい。
次に絶縁膜30を除去し、代りに600〜1000人程
度の厚みの5102膜17aを全面に形成し、さらにそ
の上に、数1000人程度0厚みのポリシリコン膜18
aを形成する。そして、5in2膜17aおよびポリシ
リコン膜18aをパターニングして、所定パターンの窓
を開【プる。この窓を通じてボロン笠のP型不純物を、
イオン注入法によって2×10〜5×1014c#I−
2程度の注入めで選択的に打ち込み、しかる後熱拡散す
ることによって、4〜10μm程度の深さの比較的浅い
第2のP型ベース領1414bを形成する。この第2の
P型ベース領[14bは、第1のP型ベース領域14a
がマトリクス状の配列の場合は第1のP型ベース領M1
4aの周囲に形成され、ストライプ状の配列の場合は第
1のP型ベース領域14aの両側に形成される。次に、
同じ窓を通じてリン等のN型不純物を導入し、熱拡散す
ることによりN+型エミッタ領域15を形成する。この
方法は、2重拡散によりヂャネル長L(第2図参照)を
一定に形成するDSAMO3工程として良く知られてい
る。以上の処理を経て、第11図(b)に示?l構造が
(りられる。
度の厚みの5102膜17aを全面に形成し、さらにそ
の上に、数1000人程度0厚みのポリシリコン膜18
aを形成する。そして、5in2膜17aおよびポリシ
リコン膜18aをパターニングして、所定パターンの窓
を開【プる。この窓を通じてボロン笠のP型不純物を、
イオン注入法によって2×10〜5×1014c#I−
2程度の注入めで選択的に打ち込み、しかる後熱拡散す
ることによって、4〜10μm程度の深さの比較的浅い
第2のP型ベース領1414bを形成する。この第2の
P型ベース領[14bは、第1のP型ベース領域14a
がマトリクス状の配列の場合は第1のP型ベース領M1
4aの周囲に形成され、ストライプ状の配列の場合は第
1のP型ベース領域14aの両側に形成される。次に、
同じ窓を通じてリン等のN型不純物を導入し、熱拡散す
ることによりN+型エミッタ領域15を形成する。この
方法は、2重拡散によりヂャネル長L(第2図参照)を
一定に形成するDSAMO3工程として良く知られてい
る。以上の処理を経て、第11図(b)に示?l構造が
(りられる。
次に、S + 02 Fl 17 aおヨヒホ!J シ
’) :1 ンFJ18aの不要部分を除去する。残っ
た5102膜17aおよびポリシリコン膜18aがゲー
ト酸化膜17J3よびゲート電極18となる。次いで全
面に酸化膜31を形成し、パターニングすることにより
第1のP型ベース領域14aおよびN+型エミッタfi
lIit15上の部分を除去づ−る。そして、表面にエ
ミッタ電1419、裏面(P4型コレクタ層11の使方
主面)にコレクタ電極20を形成することにより、第1
1図(C)の構造を得る。こうして、第2図に示すIG
BTが形成される。
’) :1 ンFJ18aの不要部分を除去する。残っ
た5102膜17aおよびポリシリコン膜18aがゲー
ト酸化膜17J3よびゲート電極18となる。次いで全
面に酸化膜31を形成し、パターニングすることにより
第1のP型ベース領域14aおよびN+型エミッタfi
lIit15上の部分を除去づ−る。そして、表面にエ
ミッタ電1419、裏面(P4型コレクタ層11の使方
主面)にコレクタ電極20を形成することにより、第1
1図(C)の構造を得る。こうして、第2図に示すIG
BTが形成される。
第12図はこの発明によるIGBTの他の実施例の構造
を示す断面図である。この実施例では、点線で示すよう
に、P型ベース領域14内に比較的低比抵抗のP゛型領
領域14c形成している。
を示す断面図である。この実施例では、点線で示すよう
に、P型ベース領域14内に比較的低比抵抗のP゛型領
領域14c形成している。
こうすることにより、P形ベース領1a1/I内を通過
ツるホール電流による電圧降下が小さくなって、N型丁
ミッタ領域15.P型ベース領域14およびNバ!ボデ
ィ層13により形成されるNPNトランジスタが活性化
しにくくなり、I G B Tのラッヂアップ耐吊の向
上を図ることかできる。このP1望領域14Gの形成工
程は、第2のP型ベース領II!!14 bの形成工程
の後、N1型エミツタ領戚15の形成■稈の前に行う。
ツるホール電流による電圧降下が小さくなって、N型丁
ミッタ領域15.P型ベース領域14およびNバ!ボデ
ィ層13により形成されるNPNトランジスタが活性化
しにくくなり、I G B Tのラッヂアップ耐吊の向
上を図ることかできる。このP1望領域14Gの形成工
程は、第2のP型ベース領II!!14 bの形成工程
の後、N1型エミツタ領戚15の形成■稈の前に行う。
この工程では、第11図(b)のS i O2躾17
aおよびポリシリコン膜18aより成るマスクに適当な
パターンの窓あけを行い、これをマスクとして使用する
。この窓1ま、次のN“型エミッタ領Vi15の形成時
に1.1、再び閉じてお(jばよい。Plへ゛l領域1
4cは、不純物注入庁が08×10〜1×1015cf
fi−2程度で、深さは第2のP型ベース領域14bの
半分程度に設定するのが望ましい。
aおよびポリシリコン膜18aより成るマスクに適当な
パターンの窓あけを行い、これをマスクとして使用する
。この窓1ま、次のN“型エミッタ領Vi15の形成時
に1.1、再び閉じてお(jばよい。Plへ゛l領域1
4cは、不純物注入庁が08×10〜1×1015cf
fi−2程度で、深さは第2のP型ベース領域14bの
半分程度に設定するのが望ましい。
なお上記実施例ではNヂせネル型IGBTについて説明
したが、この発明はPチャネル型IGB[にも同様に適
用できる。
したが、この発明はPチャネル型IGB[にも同様に適
用できる。
(発明の効果〕
以上説明したように、この発明によれば、チャネルが形
成される第2の半導体領域の不純物導入量および深さを
それぞれ2X1014〜5X10”riii”2の範囲
および4〜10μmの範囲に設定し、かつ制御電極を絶
縁する酸化膜の膜厚を600〜1000人の範囲に設定
したので、ストロボ回路に適用した場合にラッチアップ
を生ずることなく十分に大きなパルス通電能力を確保で
きるl GBTおよびその製造方法を1することができ
るという効果がある。
成される第2の半導体領域の不純物導入量および深さを
それぞれ2X1014〜5X10”riii”2の範囲
および4〜10μmの範囲に設定し、かつ制御電極を絶
縁する酸化膜の膜厚を600〜1000人の範囲に設定
したので、ストロボ回路に適用した場合にラッチアップ
を生ずることなく十分に大きなパルス通電能力を確保で
きるl GBTおよびその製造方法を1することができ
るという効果がある。
第1図はこの発明によるIGBTが適用されるストロボ
の甘木回路を示す回路図、第2図はこの発明によるIG
BTの一実施例の構造を示す断面図、第3図から第10
図はIGBTの主要特性を決定する各要因を説明するグ
ラフ、第11図は第2図に示すIGBTの製造手順を示
す断面図、第12図はこの発明によるIGBTの曲の実
施例の構造を示づ断面図、第13図は従来のNヂャネル
71!!lG13Tの基本N4造を示す断面図、第1/
I図は従来のIGBTの出力特性を示すグラフである。 図において、11はコレクタ層、12はバフフッ層、1
3はボディ層、14はベース領域、148は第1のベー
ス領域、1 /1.、 bは第2のベース領域、15は
エミッタ領域、17はゲート酸化膜、181.11ゲー
1〜電極、19は■ミッタ電極、20はコレクク電極で
ある なお、各図中同一符号は同一または相当部分を示づ。 代理人 大 岩 増 刊 第1図 第3図 第2図 第4図 イ身虹カ!土〉、i 第 図 ゲートt/iv6 第 図 蛍イLカオtニーこの子Ylル中シ 第 ア 図 (pm) vA紋課さ 第 図 と22只−n、7γ濱メ71 第 図 第13 図 第14 図
の甘木回路を示す回路図、第2図はこの発明によるIG
BTの一実施例の構造を示す断面図、第3図から第10
図はIGBTの主要特性を決定する各要因を説明するグ
ラフ、第11図は第2図に示すIGBTの製造手順を示
す断面図、第12図はこの発明によるIGBTの曲の実
施例の構造を示づ断面図、第13図は従来のNヂャネル
71!!lG13Tの基本N4造を示す断面図、第1/
I図は従来のIGBTの出力特性を示すグラフである。 図において、11はコレクタ層、12はバフフッ層、1
3はボディ層、14はベース領域、148は第1のベー
ス領域、1 /1.、 bは第2のベース領域、15は
エミッタ領域、17はゲート酸化膜、181.11ゲー
1〜電極、19は■ミッタ電極、20はコレクク電極で
ある なお、各図中同一符号は同一または相当部分を示づ。 代理人 大 岩 増 刊 第1図 第3図 第2図 第4図 イ身虹カ!土〉、i 第 図 ゲートt/iv6 第 図 蛍イLカオtニーこの子Ylル中シ 第 ア 図 (pm) vA紋課さ 第 図 と22只−n、7γ濱メ71 第 図 第13 図 第14 図
Claims (2)
- (1)第1の導電型の第1の半導体層と、 前記第1の半導体層上に形成された第2の導電型の第2
の半導体層と、 前記第2の半導体層上に形成され、互いに隣接する比較
的深い第1の半導体領域と比較的浅い第2の半導体領域
とから成る第1の導電型の第3の半導体領域とを備え、 前記第2の半導体領域の不純物導入量は、2×10^1
^4〜5×10^1^4cm^−^2の範囲にあり、か
つその深さは4〜10μmの範囲にあり、 前記第3の半導体領域上に形成された第2の導電型の第
4の半導体領域と、 前記第4の半導体領域および前記第2の半導体層によっ
て挟まれた前記第2の半導体領域上に形成され、600
〜1000Åの範囲の膜厚を有する酸化膜と、 前記酸化膜上に形成された制御電極と、 前記第4の半導体領域上に形成された第1の電極と、 前記第1の半導体層の裏面に形成された第2の電極とを
さらに備える絶縁ゲート型バイポーラトランジスタ。 - (2)第1導電型の第1の半導体層を準備する工程と、 前記第1の半導体層上に第2の導電型の第2の半導体層
を形成する工程と、 前記第2の半導体層に第1の導電型の不純物を選択的に
導入することにより、前記第2の半導体層上に第1の導
電型の比較的深い第1の半導体領域を形成する工程と、 前記第2の半導体層上に600〜1000Åの範囲の膜
厚の酸化膜を形成する工程と、 前記酸化膜上に導電体層を形成する工程と、前記酸化膜
および導電体層をパターニングして窓を開ける工程と、 前記窓を通じて2×10^1^4〜5×10^1^4c
m^−^2の範囲の不純物導入量で第1の導電型の不純
物を前記第2の半導体層に導入することにより、4〜1
0μmの範囲の比較的浅い深さを有する第1の導電型の
第2の半導体領域を前記第1の半導体領域に隣接して形
成する工程とを備え、 前記第1および第2の半導体領域は一体となって第1の
導電型の第3の半導体領域を形成し、前記窓を通じて第
2の導電型の不純物を前記第3の半導体領域に選択的に
導入することにより、前記第3の半導体領域上に第2の
導電型の第4の半導体領域を形成する工程と、 前記酸化膜および導電体層を、前記第4の半導体領域お
よび前記第2の半導体層によって挟まれた前記第2の半
導体領域上を少なくとも残して、選択的に除去する工程
と、 前記第4の半導体領域上に第1の電極を形成する工程と
、 前記第1の半導体層の裏面に第2の電極を形成する工程
とをさらに備える絶縁ゲート型バイポーラトランジスタ
の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63318943A JPH02163974A (ja) | 1988-12-16 | 1988-12-16 | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
US07/341,629 US4990975A (en) | 1988-12-16 | 1989-04-21 | Insulated gate bipolar transistor and method of manufacturing the same |
DE3941312A DE3941312C2 (de) | 1988-12-16 | 1989-12-14 | Bipolartransistor mit isoliertem Gate als Steuerelement für ein Stroboskop und Verfahren zu seiner Herstellung |
US07/627,870 US5084401A (en) | 1988-12-16 | 1990-12-17 | Insulated gate bipolar transistor and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63318943A JPH02163974A (ja) | 1988-12-16 | 1988-12-16 | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02163974A true JPH02163974A (ja) | 1990-06-25 |
Family
ID=18104723
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63318943A Pending JPH02163974A (ja) | 1988-12-16 | 1988-12-16 | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US4990975A (ja) |
JP (1) | JPH02163974A (ja) |
DE (1) | DE3941312C2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07226514A (ja) * | 1994-01-27 | 1995-08-22 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | 高導電率絶縁ゲートバイポーラトランジスタ集積構造 |
JP2011009355A (ja) * | 2009-06-24 | 2011-01-13 | Mitsubishi Electric Corp | 電力用半導体装置の製造方法及び電力用半導体装置 |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5171696A (en) * | 1988-11-07 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
JPH02312280A (ja) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
US5182626A (en) * | 1989-09-20 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor and method of manufacturing the same |
US5151762A (en) * | 1990-04-12 | 1992-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device, fabricating method thereof and flash control device using the semiconductor device |
JP2858404B2 (ja) * | 1990-06-08 | 1999-02-17 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
US5381026A (en) * | 1990-09-17 | 1995-01-10 | Kabushiki Kaisha Toshiba | Insulated-gate thyristor |
JPH04216675A (ja) * | 1990-12-17 | 1992-08-06 | Fuji Electric Co Ltd | 伝導度変調型mosfet |
JPH04291767A (ja) * | 1991-03-20 | 1992-10-15 | Fuji Electric Co Ltd | 伝導度変調型mosfet |
JP2689047B2 (ja) * | 1991-07-24 | 1997-12-10 | 三菱電機株式会社 | 絶縁ゲート型バイポーラトランジスタとその製造方法 |
JPH0541524A (ja) * | 1991-08-06 | 1993-02-19 | Fuji Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
US5319222A (en) * | 1992-04-29 | 1994-06-07 | North Carolina State University | MOS gated thyristor having on-state current saturation capability |
US5317171A (en) * | 1992-04-29 | 1994-05-31 | North Carolina State University | MOS gated thyristor with remote turn-off electrode |
JP2900698B2 (ja) * | 1992-05-07 | 1999-06-02 | 日本電気株式会社 | 絶縁形電界効果トランジスタの製造方法 |
KR0158608B1 (ko) * | 1993-12-29 | 1998-12-01 | 김광호 | 3단자 전력 절연 게이트 트랜지스터 및 그 제조방법 |
US5420056A (en) * | 1994-01-14 | 1995-05-30 | Texas Instruments Incorporated | Junction contact process and structure for semiconductor technologies |
JP3708998B2 (ja) * | 1994-11-04 | 2005-10-19 | シーメンス アクチエンゲゼルシヤフト | 電界効果により制御可能の半導体デバイスの製造方法 |
US5629546A (en) * | 1995-06-21 | 1997-05-13 | Micron Technology, Inc. | Static memory cell and method of manufacturing a static memory cell |
US20040061170A1 (en) * | 1995-07-31 | 2004-04-01 | Ixys Corporation | Reverse blocking IGBT |
US6727527B1 (en) | 1995-07-31 | 2004-04-27 | Ixys Corporation | Reverse blocking IGBT |
US5698454A (en) * | 1995-07-31 | 1997-12-16 | Ixys Corporation | Method of making a reverse blocking IGBT |
JP2002532885A (ja) * | 1998-12-04 | 2002-10-02 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 出力半導体回路 |
JP2001024184A (ja) * | 1999-07-05 | 2001-01-26 | Fuji Electric Co Ltd | 絶縁ゲートトランジスタおよびその製造方法 |
JP4164962B2 (ja) * | 1999-10-08 | 2008-10-15 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
US6936908B2 (en) * | 2001-05-03 | 2005-08-30 | Ixys Corporation | Forward and reverse blocking devices |
JP3657938B2 (ja) * | 2002-03-27 | 2005-06-08 | 株式会社東芝 | 半導体装置 |
US7737459B2 (en) * | 2004-09-22 | 2010-06-15 | Cree, Inc. | High output group III nitride light emitting diodes |
US8618576B1 (en) * | 2012-08-27 | 2013-12-31 | Infineon Technologies Ag | Semiconductor device with back side metal structure |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62150769A (ja) * | 1985-12-24 | 1987-07-04 | Fuji Electric Co Ltd | 半導体装置 |
JPS62232167A (ja) * | 1986-04-02 | 1987-10-12 | Nissan Motor Co Ltd | 半導体装置 |
JPS63307781A (ja) * | 1987-06-09 | 1988-12-15 | Fujitsu Ltd | 絶縁ゲ−ト型バイポ−ラトランジスタ |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
JPS6084881A (ja) * | 1983-10-17 | 1985-05-14 | Toshiba Corp | 大電力mos fetとその製造方法 |
GB2150753B (en) * | 1983-11-30 | 1987-04-01 | Toshiba Kk | Semiconductor device |
US4672407A (en) * | 1984-05-30 | 1987-06-09 | Kabushiki Kaisha Toshiba | Conductivity modulated MOSFET |
US4833513A (en) * | 1985-01-20 | 1989-05-23 | Tdk Corporation | MOS FET semiconductor device having a cell pattern arrangement for optimizing channel width |
JPH0612827B2 (ja) * | 1985-02-28 | 1994-02-16 | 株式会社東芝 | 導電変調型mosfet |
DE3688057T2 (de) * | 1986-01-10 | 1993-10-07 | Gen Electric | Halbleitervorrichtung und Methode zur Herstellung. |
JPS62283669A (ja) * | 1986-06-02 | 1987-12-09 | Toshiba Corp | 導電変調型mosfet |
JP2513640B2 (ja) * | 1986-09-17 | 1996-07-03 | 株式会社東芝 | 導電変調型mosfet |
JP2786196B2 (ja) * | 1987-07-21 | 1998-08-13 | 株式会社デンソー | 絶縁ゲート型半導体装置 |
-
1988
- 1988-12-16 JP JP63318943A patent/JPH02163974A/ja active Pending
-
1989
- 1989-04-21 US US07/341,629 patent/US4990975A/en not_active Expired - Fee Related
- 1989-12-14 DE DE3941312A patent/DE3941312C2/de not_active Expired - Fee Related
-
1990
- 1990-12-17 US US07/627,870 patent/US5084401A/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62150769A (ja) * | 1985-12-24 | 1987-07-04 | Fuji Electric Co Ltd | 半導体装置 |
JPS62232167A (ja) * | 1986-04-02 | 1987-10-12 | Nissan Motor Co Ltd | 半導体装置 |
JPS63307781A (ja) * | 1987-06-09 | 1988-12-15 | Fujitsu Ltd | 絶縁ゲ−ト型バイポ−ラトランジスタ |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07226514A (ja) * | 1994-01-27 | 1995-08-22 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | 高導電率絶縁ゲートバイポーラトランジスタ集積構造 |
JP2011009355A (ja) * | 2009-06-24 | 2011-01-13 | Mitsubishi Electric Corp | 電力用半導体装置の製造方法及び電力用半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
DE3941312C2 (de) | 1997-01-30 |
DE3941312A1 (de) | 1990-06-21 |
US4990975A (en) | 1991-02-05 |
US5084401A (en) | 1992-01-28 |
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