JP5119589B2 - 半導体装置 - Google Patents
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Description
つぎに、IGBTの特性等について説明する。まず、IGBT性能のトレードオフについて説明する。IGBTの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、二律背反の関係(いわゆるトレードオフ関係)が存在し、高耐圧のIGBTほどオン電圧が高くなる。最終的には、このトレードオフ関係の限界値は、シリコンの物性で決まる。このトレードオフを限界まで向上させるためには、電圧保持時に局所的な電界集中が生じるのを防ぐなど、設計面での工夫が必要である。
オン電圧とターンオフ損失のトレードオフ関係(以下、オン電圧−ターンオフ損失の関係とする)を最適化するには、IGBTがオン状態のときの内部の過剰キャリア分布を最適化することが有効である。オン電圧を下げるには、過剰キャリア量を増やしてドリフト層の抵抗値を下げればよい。しかし、ターンオフ時には、この過剰キャリアをすべてデバイスの外に掃き出すか、または、電子−ホール再結合により消滅させる必要がある。そのため、過剰キャリア量を増やすと、ターンオフ損失が増加してしまう。従って、このトレードオフ関係を最適化するには、同じオン電圧でターンオフ損失を最小にすればよい。
ード側pn接合がやや順バイアスされることになるので、注入された電子に応じてホールが逆注入される。この逆注入されたホールは、上述した電界によって引き抜かれるホールと合流して、空乏層に入っていく。
IE効果については、その本質が議論され、報告されている(例えば、非特許文献2参照。)。よく描かれるIGBTの等価回路は、MOSFET(金属−酸化膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ)とバイポーラトランジスタの組み合わせである。しかし、実際のデバイス動作を考えると、図16に示す等価回路のように、MOSFET161とpnpバイポーラトランジスタ162とpinダイオード163の組み合わせであると考えられる。
n-順バイアス量を増やして、電子注入を促進することが非常に重要である。これまで提
案されたIE効果を有する構造では、pinダイオード領域の比率を増やすと同時に、n+/n-順バイアス量の増加も実現されている。
n-接合の順バイアスが大きくなる効果が大きいと考えられる。n+/n-接合の順バイア
スが大きくなる理由は、n+層は低抵抗であるため、その電位がカソード電位に等しいが
、n-層は高抵抗であるため、その電位が大電流により持ち上がるからである。
n=Nd*exp(Vn/kT)
トレンチゲート酸化膜により挟まれており、そのゲート酸化膜を介してポリシリコン電位へと続いている。そのため、順電圧保持時、すなわちブロッキングモード時には、表面側のn+バッファ層は、pn接合だけでなく、両側のトレンチゲート酸化膜との境界からも
空乏化するので、低い順バイアスで完全に空乏化する。従って、表面側のn+バッファ層
は高濃度であるにもかかわらず、その内部の電界は緩和されている。順バイアスをさらに上げても、トレンチ間のメサ部の電界が緩和されていることによって、局所的なピーク電界が現れにくい。
まず、この発明の実施の形態1にかかる半導体装置について説明する。図1は、この発明の実施の形態1にかかる半導体装置の構成について示す説明図である。図1に示すように、ドリフト層となるn-単結晶シリコン基板(第1導電型の半導体基板)29の第1の主面上に、例えば酸化膜21が選択的に形成されている。
つぎに、この発明の実施の形態2にかかる半導体装置の構成について説明する。図2は、この発明の実施の形態2にかかる半導体装置の構成を示す説明図である。実施の形態1との違いは、第1接触領域30aの、p+ベース領域33とpベース領域27とが形成されている方向(第2の方向)の幅が、広くなっていることである。これにより、第1の接触領域30aの面積は、第2の接触領域30bの面積よりも大きくなっている。
つぎに、測定結果1として、カソード電極の接触領域の位置関係について示し、カソード電極の接触領域の位置を変化させた際のアノード−カソード間に印加した電圧(Vak)に対するアノード電流の特性について示す。
つぎに、測定結果2として、上述した図1〜図4に示した半導体装置のアノード−カソード間に印加した電圧(Vak)に対するアノード電流の特性について示す。図6は、アノード−カソード間に印加された電圧に対するアノード電流の特性を示すグラフである。
22 ゲートポリシリコン
23 ゲート絶縁膜
24 カソード膜
25 n+バッファ領域
26 n++ソース領域
27 pベース領域
29 n-単結晶シリコン基板
30a 第1接触領域
30b 第2接触領域
33 p+ベース領域
Claims (1)
- 第1導電型の半導体基板の第1の主面を選択的に覆いストライプ状に延在する第1の絶縁膜と、
前記第1の絶縁膜の間で当該第1の絶縁膜で覆われていない部分で前記第1導電型の半導体基板と接触し当該第1の絶縁膜の延在する方向に沿って延在する第1の第1導電型半導体領域と、当該第1の第1導電型半導体領域の延在する方向に延在し当該第1の第1導電型半導体領域と接する第1の第2導電型半導体領域と、当該第1の第2導電型半導体領域内の当該第1の第2導電型半導体領域が延在する方向であって、当該第1の第2導電型半導体領域によって前記第1の第1導電型半導体領域から離間される位置で交互に配列された第2の第1導電型半導体領域と第2の第2導電型半導体領域と、から構成される前記第1の絶縁膜の上に設けられた半導体膜と、
前記第2の第1導電型半導体領域と前記第2の第2導電型半導体領域と接し、かつ前記第2の第1導電型半導体領域と前記第2の第2導電型半導体領域が交互に配列された方向に延在する前記第1の絶縁膜の突出部と、
前記半導体膜の上に絶縁膜を介して、前記第1の第1導電型半導体領域の延びる方向に、前記第1の第1導電型半導体領域上および第1の第2導電型半導体領域上に設けられる多結晶半導体領域と、
前記半導体膜の前記第2の第2導電型半導体領域および前記第2の第1導電型半導領域に接触するように設けられる電極と、を備え、
前記多結晶半導体領域の側面が、前記第2の第1導電型半導体領域に対向する位置より前記第2の第2導電型半導体領域に対向する位置が前記第1の第1導電型半導体領域側に後退しており、
前記第2の第2導電型半導体領域に対する前記電極の第1接触領域は、前記第2の第1導電型半導体領域に対する前記電極の第2接触領域よりも前記多結晶半導体領域に近い位置であり、前記第1接触領域は、前記第2接触領域よりも面積が大きいことを特徴とする半導体装置。
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