JP5119589B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関し、特にＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を構成するパワー半導体装置に関する。

従来、ＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を完全に遮断し、一方、オン時には、できる限り小さい電圧降下、すなわち、できる限り小さいオン抵抗で電流を流すというスイッチとしての性能のことである。なお、ＩＧＢＴの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記する。

ここで、ＩＧＢＴの構造の一例について示す。図７は、ＩＧＢＴの構成について示す説明図である。図７において、ドリフト層となるｎ^-単結晶シリコン基板１２９の第１の主面上に、例えば酸化膜１２１が選択的に形成されている。そして、この酸化膜１２１の表面と、ｎ^-単結晶シリコン基板１２９の、酸化膜１２１によって覆われていない部分は、ｎ^-単結晶シリコン基板１２９よりも高濃度にｎ型ドープされたカソード膜１２４によって覆われている。

カソード膜１２４は、カソード膜１２４の、ｎ^-単結晶シリコン基板１２９と接触する部分は、ｎ⁺バッファ領域１２５となる。カソード膜１２４において、ｎ⁺バッファ領域１２５に隣接する部分には、選択的にｐ型にドープされたｐベース領域１２７が設けられている。また、ｐベース領域１２７の内部には、ｎ⁺ソース領域１２６が設けられている。

また、カソード膜１２４の表面には、ｎ⁺バッファ領域１２５の上を覆い、かつｐベース領域１２７の一部を覆うように選択的にゲート酸化膜１２３が形成されている。ゲート酸化膜１２３上には、ゲート電極となるポリシリコン（以下、ゲートポリシリコンとする）１２２が堆積されている。ゲートポリシリコン１２２は、その周囲が層間絶縁膜１２８により覆われている。この層間絶縁膜１２８によりゲートポリシリコン１２２は、エミッタ電極１３０から絶縁されている。

層間絶縁膜１２８、ｎ⁺ソース領域１２６、ｐベース領域１２７には、エミッタ電極１３０となるアルミニウム層が形成されている。エミッタ電極１３０は、ｎ⁺ソース領域１２６の一部とコンタクト（接触）している。

また、ｎ^-単結晶シリコン基板１２９の第２の主面には、ｐ⁺アノード層１３１が形成されている。ｐ⁺アノード層１３１の表面には、アノード電極１３２となるアルミニウム層が形成されている。

つぎに、図８〜図１５を参照して、図７に示したＩＧＢＴの製造方法を示す。図８〜図１５は、図７に示したＩＧＢＴの製造方法を示す断面図である。ｎ^-単結晶シリコン基板１２９として、例えば３０Ωｃｍのｎ型ＦＺシリコン基板を用意する。そして、熱酸化をおこない、その基板のミラー研磨面に例えば０．１μｍの厚さの酸化膜１２１を成長させる（図８）。次いで、パターニングおよびエッチングをおこなって、酸化膜１２１の一部を除去する（図９）。

次いで、酸化膜１２１およびｎ^-単結晶シリコン基板１２９の、酸化膜１２１の窓部において露出する部分の上に、例えば１×１０¹⁶ｃｍ^-3の濃度でｎ型にドープされたポリシリコンを例えば０．２５μｍの厚さに堆積する。このポリシリコンは、カソード膜１２４であり、後にソース領域、チャネル領域およびバッファ領域となる（図１０）。次いで、熱酸化をおこなって、カソード膜１２４の表面を酸化し、例えば０．１μｍの厚さのゲート酸化膜１２３を形成する。その際、ポリシリコンが例えば０．０５μｍほど膜減りするので、カソード膜１２４の厚さは、例えば０．２μｍとなる。

次いで、ゲート酸化膜１２３の上に、ゲート電極となるゲートポリシリコン１２２を例えば０．５μｍの厚さに堆積する。そして、例えばＰＯＣｌ₃雰囲気中で９００℃の熱処理をおこない、ゲートポリシリコン１２２を高濃度ｎ型にドープする（図１１）。次いで、パターニングおよびエッチングをおこなって、ゲートポリシリコン１２２の一部を除去する。残ったゲートポリシリコン１２２をマスクとして、カソード膜１２４に、例えば５×１０¹⁴ｃｍ^-2のドーズ量のボロンと、例えば１×１０¹⁵ｃｍ^-2のドーズ量の砒素をイオン注入する。そして、例えば窒素雰囲気中で１１５０℃、２時間のドライブをおこない、チャネル領域となるｐベース領域１２７とｎ⁺ソース領域１２６を形成する（図１２）。

次いで、層間絶縁膜１２８として例えば１μｍの厚さのＢＰＳＧを堆積し、パターニングおよびエッチングをおこなって、層間絶縁膜１２８およびゲート酸化膜１２３を貫通するコンタクトホールを形成する。次いで、層間絶縁膜１２８の上に、アルミニウム等の金属を例えば５μｍの厚さにスパッタする。そして、アルミニウム等の金属のパターニングおよびエッチングをおこない、エミッタ電極１３０を形成する（図１３）。次いで、ｎ^-単結晶シリコン基板１２９の裏面を研削して、ウェハ厚を例えば１００μｍにする。その後、その研削面に、例えば１×１０¹⁴ｃｍ^-2のドーズ量のボロンをイオン注入する。そして、例えば３８０℃で１時間のアニールをおこない、ｐ⁺アノード層１３１を形成する（図１４）。

次いで、ｐ⁺アノード層１３１の表面にアルミニウム等の金属を蒸着し、アノード電極１３２を形成する（図１５）。なお、アニールをおこなう前に、ｎ^-単結晶シリコン基板１２９の裏面の研削面に、リン等のｎ型不純物をイオン注入してもよい。そうすれば、アニールによって、ｐ⁺アノード層１３１とともに、ｎ^-ドリフト層とｐ⁺アノード層１３１との間にｎ⁺バッファ層が形成される。最後に、ウェハをダイシングしてチップが完成する。

（ＩＧＢＴ性能のトレードオフについて）
つぎに、ＩＧＢＴの特性等について説明する。まず、ＩＧＢＴ性能のトレードオフについて説明する。ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、二律背反の関係（いわゆるトレードオフ関係）が存在し、高耐圧のＩＧＢＴほどオン電圧が高くなる。最終的には、このトレードオフ関係の限界値は、シリコンの物性で決まる。このトレードオフを限界まで向上させるためには、電圧保持時に局所的な電界集中が生じるのを防ぐなど、設計面での工夫が必要である。

また、ＩＧＢＴの性能を表すもう一つの重要な指標として、オン電圧とスイッチング損失（特に、ターンオフ損失）のトレードオフ関係がある。ＩＧＢＴは、スイッチングデバイスであるため、オンからオフまたはオフからオンの動作をおこなう。このスイッチング動作の瞬間に、時間当たり大きな損失が発生する。一般に、オン電圧の低いＩＧＢＴほどターンオフが遅いので、ターンオフ損失が大きい。以上のようなトレードオフ関係を改善することによって、ＩＧＢＴの性能の向上を図ることができる。なお、ターンオン損失のオン電圧に対する依存性は小さい。ターンオン損失は、ＩＧＢＴと組み合わせて使われる還流ダイオードの特性に大きく左右される。

（卜レードオフの改善について）
オン電圧とターンオフ損失のトレードオフ関係（以下、オン電圧−ターンオフ損失の関係とする）を最適化するには、ＩＧＢＴがオン状態のときの内部の過剰キャリア分布を最適化することが有効である。オン電圧を下げるには、過剰キャリア量を増やしてドリフト層の抵抗値を下げればよい。しかし、ターンオフ時には、この過剰キャリアをすべてデバイスの外に掃き出すか、または、電子−ホール再結合により消滅させる必要がある。そのため、過剰キャリア量を増やすと、ターンオフ損失が増加してしまう。従って、このトレードオフ関係を最適化するには、同じオン電圧でターンオフ損失を最小にすればよい。

最適なトレードオフを実現するには、アノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよい。さらに、ドリフト層のキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。

ＩＧＢＴのターンオフ時には、空乏層は、カソード側のｐｎ接合からドリフト層内部に拡がり、裏面のアノード層へ向かって進展する。その際、ドリフト層内の過剰キャリアのうち、ホールは、電界によって空乏層端から引き抜かれる。このようにして電子過剰状態となり、余った電子は、中性領域を抜けてｐ型のアノード層に注入される。そして、アノ
ード側ｐｎ接合がやや順バイアスされることになるので、注入された電子に応じてホールが逆注入される。この逆注入されたホールは、上述した電界によって引き抜かれるホールと合流して、空乏層に入っていく。

電荷の担い手であるキャリア（ここでは、ホール）が電界領域を通過してカソード側に抜けるため、電界はキャリアに対して仕事をすることになる。キャリアが電界から受けた仕事は、最終的には、シリコンなどの結晶格子との衝突による格子振動となり、熱として散逸する。この散逸するエネルギーがターンオフ損失となる。ところで、空乏層が伸びきらないうちに引き抜かれるキャリアによって散逸するエネルギーは、空乏層が伸びきったときに引き抜かれるキャリアによって散逸するエネルギーよりも小さい。これは、空乏層が伸びきっていないと、キャリアが空乏層を通過する際の電位差が小さいため、空乏層の電界から受ける仕事が少ないからである。

ミクロの観点で見ると以上のようになる。これを、デバイスの端子電圧というマクロの観点で見ると、アノード−カソード間電圧が上がり終わる前、すなわち上昇中に流れる電流の方が、上がり終わった後に流れる電流よりも、電圧と電流の積（電圧×電流）で表される損失に対する寄与が少ないということを意味する。以上のことから、後述するＩＥ効果によりカソード側に偏重したキャリア分布は、低電圧で引き抜かれるキャリアの割合が多く、オン電圧が同じであるという条件下では、アノード側偏重のキャリア分布よりもターンオフ損失が小さいということがわかる。

アノード側のキャリア濃度を下げるには、アノード層の総不純物量を下げればよい。これ自体は、特に困難なことではない。ただし、６００Ｖなどのように定格耐圧の低いＩＧＢＴでは、アノード層の総不純物量を下げるためには、製造工程中に、１００μｍ程度の厚さ、あるいはそれよりも薄いウェハを扱う必要があるため、生産技術上の困難が存在する。一方、カソード側のキャリア濃度を上げるメカニズムは、ＩＥ効果と呼ばれている。

ＩＥ効果の大きいカソード構造として、プレーナ構造のｐベースを囲むように高濃度ｎ層を挿入したＨｉＧＴ構造などが提案されている（例えば、特許文献１、特許文献２参照。）。また、トレンチゲート構造において、隣り合うトレンチ間のメサ部に、ドリフト層よりも高濃度のｎ層を挿入したＣＳＴＢＴ構造や、ＩＥＧＴ（インジェクション エンハンスメント ゲート トランジスタ）構造などが提案されている（例えば、特許文献３、非特許文献１参照。）。一般に、トレンチ型におけるＩＥ効果の方がプレーナ型におけるＩＥ効果よりも大きい。

（ＩＥ効果について）
ＩＥ効果については、その本質が議論され、報告されている（例えば、非特許文献２参照。）。よく描かれるＩＧＢＴの等価回路は、ＭＯＳＦＥＴ（金属−酸化膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ）とバイポーラトランジスタの組み合わせである。しかし、実際のデバイス動作を考えると、図１６に示す等価回路のように、ＭＯＳＦＥＴ１６１とｐｎｐバイポーラトランジスタ１６２とｐｉｎダイオード１６３の組み合わせであると考えられる。

図１７は、プレーナ型ＩＧＢＴの要部の構成を示す断面図である。図１７において、符号１７４はｐｎｐバイポーラトランジスタ領域（以下、ｐｎｐ−ＢＪＴ領域とする）であり、符号１７５はｐｉｎダイオード領域である。また、図１７において、実線の矢印は電子電流の流れを表し、点線の矢印はホール電流の流れを表す。なお、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎ⁺またはｐ⁺の領域（層を含む）は、それぞれ「＋」が付されていないｎまたはｐの領域（層を含む）よりも高不純物濃度であることを意味する。さらに、ｎ⁺⁺領域（層を含む）は、ｎ⁺領域（層を含む）よりも高不純物濃度であることを意味する。

図１７に示すように、電子は、ＭＯＳ部の表面のｎ⁺⁺領域１７６から、ｎ⁺⁺領域１７６を囲むｐ層１７７の表面のｎ⁺反転層１７８と、ｎ^-ドリフト層１７９の表面のｎ⁺電子蓄積層１８０を経由して、裏面のｐアノード層１８１に向かって流れる。この電子電流の一部は、ｐｎｐ−ＢＪＴ領域１７４のベース電流となる。ｐｎｐ−ＢＪＴ領域１７４では、ｐアノード層１８１から拡散またはドリフトによって流れてきたホールがｐ層１７７に流れ込むだけであり、そのｐｎ接合部は、若干逆バイアスされている。従って、そのｐｎ接合部付近のｎ^-ドリフト層１７９中の少数キャリア、すなわちホールの濃度は、極めて低い。

一方、ｐｉｎダイオード領域１７５のｎカソードは、ｎ^-ドリフト層１７９の表面のｎ⁺電子蓄積層１８０である。このｎ⁺／ｎ^-接合は、若干順バイアスされているので、ｎ^-ドリフト層１７９中に電子が注入される。大電流時には、電子濃度は、ｎ^-ドリフト層１７９のドーピング濃度よりも遥かに高くなる（高注入状態）。そして、電荷中性条件を満たすため、電子と同じ濃度のホールも存在する。従って、ｎ⁺／ｎ^-接合付近のｎ^-ドリフト層１７９中の少数キャリア、すなわちホールの濃度は、極めて高い。

ＩＧＢＴにおいて、カソード側偏重の最適キャリア分布を実現するためには、ｐｎｐ−ＢＪＴ領域を減らして、ｐｉｎダイオード領域を増やすことが重要である。また、ｎ⁺／
ｎ^-順バイアス量を増やして、電子注入を促進することが非常に重要である。これまで提
案されたＩＥ効果を有する構造では、ｐｉｎダイオード領域の比率を増やすと同時に、ｎ⁺／ｎ^-順バイアス量の増加も実現されている。

ところで、プレーナ構造において、セルピッチに占めるｐベースの比率が小さくなると、オン電圧が低減する。これは、ｐｉｎダイオード領域の比率が大きくなることに加えて、表面付近での横方向電流密度が高くなり、電圧降下が大きくなることによって、ｎ⁺／
ｎ^-接合の順バイアスが大きくなる効果が大きいと考えられる。ｎ⁺／ｎ^-接合の順バイア
スが大きくなる理由は、ｎ⁺層は低抵抗であるため、その電位がカソード電位に等しいが
、ｎ^-層は高抵抗であるため、その電位が大電流により持ち上がるからである。

同様に、トレンチ構造において、ｐｎｐ−ＢＪＴ領域の比率を減らすことによって、ＩＥ効果を高めることができる。ｐｎｐ−ＢＪＴ領域の比率を減らすには、例えば一部のメサ部において、ｐベース領域をフローティング状態とすればよい。また、トレンチを深くして、トレンチ底部をｐｎ接合から離すことによっても、ＩＥ効果が大きくなる。さらに、メサ部の幅を狭くすることによっても、ＩＥ効果が大きくなる。これらは、いずれの場合も、メサ部を流れるホール電流密度が大きくなり、電圧降下によるｎ⁺／ｎ^-順バイアスが強くなるためと考えられる。

ここで、ドリフト層のドーピング濃度をＮｄとし、ｎ⁺／ｎ^-接合にかかる順バイアスをＶｎとすると、ｎ⁺／ｎ^-接合のｎ^-層側の電子濃度ｎは、次式で表される。ただし、ｋはボルツマン定数であり、Ｔは絶対温度である。
ｎ＝Ｎｄ*ｅｘｐ（Ｖｎ／ｋＴ）

上記式より明らかなように、ｎ⁺／ｎ^-接合に印加される順バイアスに応じて、カソード側の電子濃度ｎは、指数関数的に増大する。順バイアス量を増やす手段として、上述したように、大電流による電圧降下を利用するものがある。また、上記特許文献１〜３に記載されているように、ｎ⁺濃度を増やすことによっても、順バイアス量を増やすことができる。ただし、特許文献１に記載されているＨｉＧＴ構造は、プレーナ構造であるため、表面側のｎ⁺バッファ層の濃度が高すぎると、順耐圧が大きく低下してしまう。

一方、特許文献３に記載されているＣＳＴＢＴ構造では、表面側のｎ⁺バッファ層は、
トレンチゲート酸化膜により挟まれており、そのゲート酸化膜を介してポリシリコン電位へと続いている。そのため、順電圧保持時、すなわちブロッキングモード時には、表面側のｎ⁺バッファ層は、ｐｎ接合だけでなく、両側のトレンチゲート酸化膜との境界からも
空乏化するので、低い順バイアスで完全に空乏化する。従って、表面側のｎ⁺バッファ層
は高濃度であるにもかかわらず、その内部の電界は緩和されている。順バイアスをさらに上げても、トレンチ間のメサ部の電界が緩和されていることによって、局所的なピーク電界が現れにくい。

これは、一様、かつ単一の導電型層よりなるドリフト層の代わりに、不純物濃度を高めた縦形層状のｎ型領域と縦形層状のｐ型領域を交互に繰り返し接合した並列ｐｎ構造をドリフト部に備える超接合構造のＭＯＳＦＥＴの原理にも通ずるものである。このように、ＣＳＴＢＴ構造は、ＩＥ効果を高めつつも、順耐圧が低下しにくいという特性を有する。表面側のｎ⁺バッファ層は、ｎ^-ドリフト層との間に拡散電位を作り、ホールにとっての電位障壁となるので、ドリフト層中のホール濃度が上昇する。

もう一つの説明として、表面側のｎ⁺バッファ層とｎ^-層との間が順バイアスされるので、ｎ⁺層から電子が注入されるからであるということができる。つまり、ｎ⁺／ｎ^-接合において、ｎ⁺層が高濃度であれば、電子注入効率が向上するので、ｎ⁺層に入るホール電流に対して、ｎ^-層に注入される電子電流の比率が大きくなる。ホールがｎ⁺層中を少数キャリアとして拡散して流れるためには、ｎ⁺／ｎ^-接合が順バイアスされる必要がある。ｎ⁺層濃度が高いほど、熱平衡状態における少数キャリアとしてのホール濃度が小さいため、同じホール電流を流すためには、より高い順バイアス量が必要となる。順バイアス量が大きいと、ｎ^-層に流れ込む電子電流が増えるので、電子濃度が増える。この第２の説明は、物理的には、先の第１の説明を言い換えたものである。

特開２００３−３４７５４９号公報 特表２００２−５３２８８５号公報 特開平８−３１６４７９号公報 アイ．オームラ（Ｉ．Ｏｍｕｒａ）、他３名、「キャリア インジェクション エンハンスメント エフェクト オブ ハイ ボルテージ ＭＯＳ デバイシズ −デバイス フィジックス アンド デザイン コンセプト−（Ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ ｅｎｈａｎｃｅｍｅｎｔ ｅｆｆｅｃｔ ｏｆ ｈｉｇｈ ｖｏｌｔａｇｅ ＭＯＳ ｄｅｖｉｃｅｓ −Ｄｅｖｉｃｅ ｐｈｙｓｉｃｓ ａｎｄ ｄｅｓｉｇｎ ｃｏｎｃｅｐｔ−）」（独国）、ＩＳＰＳＤ'９７、ｐ．２１７−２２０ フロリン・ウドレア、他１名、「ア ユニファイド アナリティカル モデル フォア ザ キャリア ダイナミクス イン トレンチ インシュレイテッド ゲート バイポーラ トランジスタズ（ＴＩＧＢＴ）（Ａ ｕｎｉｆｉｅｄ ａｎａｌｙｔｉｃａｌ ｍｏｄｅｌ ｆｏｒ ｔｈｅ ｃａｒｒｉｅｒ ｄｙｎａｍｉｃｓ ｉｎ Ｔｒｅｎｃｈ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ （ＴＩＧＢＴ））」、ＩＳＰＳＤ'９５、ｐ．１９０−１９５

オン電圧とターンオフ損失のトレードオフを改善するデバイスとしてトップゲート型パワーデバイスが検討されている。しかしながら、トップゲート型パワーデバイスでは、オン電圧とターンオフ損失のトレードオフを改善することはできるが、ホール電流がカソード層内の非常に狭い領域で流れるため、ラッチアップ耐量が十分に確保できないという問題点が一例として挙げられる。

また、ラッチアップ耐量を確保するために、カソード層を厚くするなどの手段も考えられるが、カソード膜を厚くすると、オン電圧が上昇したり、あるいは耐圧が低下し、デバイス特性が悪化するという問題点が一例として挙げられる。

この発明は、上述した従来技術による問題点を解消するため、ラッチアップ耐量低下を防ぐことができる半導体装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体基板と、前記半導体基板の上に設けられ、交互に配列された第２導電型の半導体領域および前記第１導電型の半導体領域を有する半導体膜と、前記半導体膜の上に絶縁膜を介して設けられる多結晶半導体領域と、前記半導体膜の前記第２導電型の半導体領域および前記第１導電型の半導体領域に接触するように設けられる電極と、を備え、前記第２導電型の半導体領域に対する前記電極の第１接触領域は、前記第１導電型の半導体領域に対する前記電極の第２接触領域よりも前記多結晶半導体領域に近い位置であることを特徴とする。

また、この発明にかかる半導体装置は、上記の発明において、前記第１接触領域は、前記第２接触領域よりも面積が大きいことを特徴とする。

また、この発明にかかる半導体装置は、上記の発明において、前記第１接触領域と前記第２接触領域の位置の差が、前記多結晶半導体領域に対して１μｍ以上であることを特徴とする。

これらの発明によれば、第１の接触領域を第２接触領域よりも半導体装置の内側に形成することができる。そのため、ホール電流が流れやすくなり、ラッチアップ耐量低下を小さくすることができる。

本発明にかかる半導体装置によれば、トップゲート型パワーデバイスのオン電圧や耐圧の特性を低下させることなく、トップゲート型パワーデバイス特有の問題であるラッチアップ耐量低下を防ぐことができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。

（実施の形態１）
まず、この発明の実施の形態１にかかる半導体装置について説明する。図１は、この発明の実施の形態１にかかる半導体装置の構成について示す説明図である。図１に示すように、ドリフト層となるｎ^-単結晶シリコン基板（第１導電型の半導体基板）２９の第１の主面上に、例えば酸化膜２１が選択的に形成されている。

この絶縁膜となる酸化膜２１の表面と、ｎ^-単結晶シリコン基板２９の、酸化膜２１によって覆われていない部分は、ドリフト層（ｎ^-単結晶シリコン基板２９）よりも高濃度にｎ型ドープされたカソード膜（半導体膜）２４によって覆われている。カソード膜２４は、例えばポリシリコンでできていてもよいし、ｎ^-単結晶シリコン基板２９の、酸化膜２１で覆われていない部分からエピタキシャル成長したｎ型の単結晶シリコンでできていてもよい。カソード膜２４の、ｎ^-単結晶シリコン基板２９と接触する部分は、ｎ⁺バッファ領域２５となる。

カソード膜２４において、ｎ⁺バッファ領域２５に隣接する部分には、選択的にｐ型にドープされたｐベース領域２７が設けられている。また、カソード膜２４の、ｎ⁺バッファ領域２５から離れた部分には、ｐベース領域２７よりも高濃度のｐ⁺ベース領域３３（第２導電型の半導体領域）が設けられている。また、ｐ⁺ベース領域３３は、ストライプセルの上から見て、不連続な島状（長方形状）に形成されている。

そして、ｎ⁺⁺ソース領域２６（第１導電型の半導体領域）が、ストライプセルの上から見て、ｐ⁺ベース領域３３の島と島に接触し、挟まれるように形成されている。また、カソード膜２４の表面には、ｎ⁺バッファ領域２５の上を覆い、かつｐベース領域２７の一部を覆うように選択的にゲート酸化膜２３が形成されている。ゲート酸化膜２３上には、ゲート電極となるポリシリコン（ゲートポリシリコン）２２（多結晶半導体領域）が堆積されている。ゲートポリシリコン２２は、その周囲が層間絶縁膜（不図示）により覆われている。

層間絶縁膜、ｎ⁺⁺ソース領域２６、ｐベース領域２７、およびｐ⁺ベース領域３３の上には、電極として、たとえばエミッタ電極（不図示）となるアルミニウム層が形成されている。エミッタ電極は、ｎ⁺⁺ソース領域２６の一部とコンタクト（接触）しているとともに、ｐ⁺ベース領域３３の一部とコンタクト（接触）している。エミッタ電極は、ｐ⁺ベース領域３３の上では、第１接触領域３０ａで接している。

また、ｎ⁺⁺ソース領域２６およびｐ⁺ベース領域３３の一部では、第２接触領域３０ｂで接している。第１接触領域３０ａと、第２接触領域３０ｂは、ｐ⁺ベース領域３３とｎ⁺⁺ソース領域２６が形成配列されている方向（第１の方向）に垂直な方向に対して段差を有している。具体的には、第１接触領域３０ａは、ｐ⁺ベース領域３３上でｐベース領域２７に近い位置に形成されている。つまり、第１接触領域３０ａは第２接触領域３０ｂよりもゲートポリシリコン２２に近い位置に形成されている。

このとき、第１接触領域３０ａと第２接触領域３０ｂとの段差は、マスク誤差を考慮したうえで確実に段差が形成されるよう１μｍ以上であることが好ましい。このように、第１接触領域３０ａを第２接触領域３０ｂよりもゲートポリシリコン２２に近い位置、即ちｐベース領域２７に近い位置に形成することにより、ホール電流が流れやすくなる。

また、ｎ^-単結晶シリコン基板２９の第２の主面（不図示）には、ｐ⁺アノード層が形成されている。ｐ⁺アノード層の表面には、アノード電極となるアルミニウム層が形成されている。なお、特に図示しないが、ドリフト層とｐ⁺アノード層との間に、ドリフト層（ｎ^-単結晶シリコン基板２９）よりも高不純物濃度のｎ⁺バッファ層が設けられていてもよい。

以上説明したように、実施の形態１によれば、第１接触領域をゲートポリシリコン側、即ちｐベース領域に近いホール電流が集中する側とした。そのため、ホール電流を流れやすくすることができる。

（実施の形態２）
つぎに、この発明の実施の形態２にかかる半導体装置の構成について説明する。図２は、この発明の実施の形態２にかかる半導体装置の構成を示す説明図である。実施の形態１との違いは、第１接触領域３０ａの、ｐ⁺ベース領域３３とｐベース領域２７とが形成されている方向（第２の方向）の幅が、広くなっていることである。これにより、第１の接触領域３０ａの面積は、第２の接触領域３０ｂの面積よりも大きくなっている。

また、ｐベース領域２７の一部を覆っているゲートポリシリコン２２の側面が、第２の方向に後退している。ｐベース領域２７の表面の露出される領域が増加している。そして、第１接触領域３０ａはｐ⁺ベース領域３３と、ｐベース領域２７との両方に接している。そして、実施の形態１と同様に、第１接触領域３０ａは、第２接触領域３０ｂよりもゲートポリシリコン２２に近い位置に形成されている。

具体的には、第１接触領域３０ａは、第２接触領域３０ｂよりもゲートポリシリコン２２側に形成されている。その他は、図１の構成と同様のため、説明を省略する。

以上説明したように、この発明の実施の形態２によれば、第１接触領域を、ホール電流が集中するゲートポリシリコン側とした。そのため、ホール電流を流れやすくすることができる。

つぎに、上述した実施の形態１および２の半導体装置の特性を比較するために用いられる半導体装置の構成について説明する。図３は、実施の形態１および２の半導体装置の特性の比較に用いる半導体装置の構成について示す説明図（その１）である。図３において、実施の形態１との違いは、ストライプセルの上から見て、ｎ⁺⁺ソース領域２６が不連続な島状（長方形状）に形成されている点である。

そして、ｎ⁺⁺ソース領域２６の一部がエミッタ電極（不図示）の下側へ伸びてエミッタ電極と接触し、またｎ⁺⁺ソース領域２６の島と島の間の部分でベース領域２７にエミッタ電極が接触するようにしたものである。また、接触部は、第１接触領域３０ａと第２接触領域３０ｂとが一直線状に形成されている。その他は、実施の形態１と同様のため説明を省略する。

つぎに、上述した実施の形態１および２の半導体装置の特性を比較するために用いられる半導体装置の他の構成について説明する。図４は、実施の形態１および２の半導体装置の特性の比較に用いる半導体装置の構成について示す説明図（その２）である。図４において、実施の形態１との違いは、第１接触領域３０ａと第２接触領域３０ｂとが一直線状に形成されていることである。その他は、実施の形態１と同様のため説明を省略する。

（測定結果１）
つぎに、測定結果１として、カソード電極の接触領域の位置関係について示し、カソード電極の接触領域の位置を変化させた際のアノード−カソード間に印加した電圧（Ｖａｋ）に対するアノード電流の特性について示す。

図５−１は、カソード電極（第１接触領域）の位置関係について示す説明図である。図５−１では、図３に示した半導体装置を例として説明する。図５−１には、図３に示した半導体装置の各部分に相当する箇所には、図３と同じ符号を付している。また、図５−１において、縦軸は半導体装置の厚さ方向の距離を示しており、横軸は、第２方向のｐ⁺ベース領域３３の一端からの距離を示している。ここで、横軸では、ｐ⁺ベース領域３３の一端部をゼロとする。

符号５０は、エミッタ電極がｐ⁺ベース領域３３と接触する第１接触領域３０ａを示している。また、図５−１では、便宜上第１接触領域３０ａに厚みを持たせて表示している。本実施例１では、第１接触領域３０ａの幅を０．６μｍとする。以下、図５−１および図５−２の説明では、第１接触領域３０ａが形成される位置を区別するために、各第１接触領域に符号５１〜５７を付している。

具体的には、符号５１〜５６は、半導体装置のｐ⁺ベース領域３３の一端から第２の方向へ０．３μｍごとにゲートポリシリコン２２側にずらして形成された第１接触領域である。具体的には、第１接触領域５１は、ｐ⁺ベース領域３３の一端（０μｍ）〜０．６μｍ間に形成されている。また、第１接触領域５２は、ｐ⁺ベース領域３３の外側の端から０．３〜０．９μｍの範囲に形成されている。

また、第１接触領域５７は、実施の形態２に示した第１接触領域３０ａである。具体的には、符号５７は、ｐ⁺ベース領域３３の一端から０．６μｍ〜３．０μｍの範囲に形成されている。また、第１接触領域３０ａ（５１〜５７）は、ｐ⁺ベース領域３３の表面で接触しているが、図５−１では、各接触領域が重なってしまうため、便宜上厚さ方向に対して段差を付けて表示している。

つぎに、上述した各接触電極の位置を変化させて、アノード−カソード間に印加した電圧（Ｖａｋ）に対するアノード電流の特性について示す。図５−２は、アノード−カソード間に印加した電圧（Ｖａｋ）に対するアノード電流の特性について示すグラフである。図５−２において、縦軸は、Ｉａ（アノード電流）（Ａ／ｃｍ²）を示しており、横軸は、アノード−カソード間に印加された電圧（Ｖａｋ）（Ｖ）を示している。また、波形６０は、第１接触領域３０ａが形成されていない場合を示し、符号６１〜６７は、接触領域が０〜０．６μｍ、０．３〜０．９μｍ、０．６〜１．２μｍ、０．９〜１．８μｍ、１．５〜２．１μｍ、０．６〜３．０μｍに形成されている場合のアノード電流の特性である。アノード電流は、ゲート電圧１５Ｖとし、１２５℃で測定をおこなった。

また、符号６８は、従来のＩＧＢＴ（オン電圧＝２．５８Ｖ）のアノード電流の特性である。図５−２に示されるように、第１接触領域３０ａがｐ⁺ベース領域３３の一端からよりゲートポリシリコン２２側に近づくにつれて、アノード電流が急峻に増加する電圧の値が大きくなっている。このように、第１接触領域３０ａがｐ⁺ベース領域３３の一端からよりゲートポリシリコン２２側に近づくほどラッチアップ耐量が増加することがわかる。

（測定結果２）
つぎに、測定結果２として、上述した図１〜図４に示した半導体装置のアノード−カソード間に印加した電圧（Ｖａｋ）に対するアノード電流の特性について示す。図６は、アノード−カソード間に印加された電圧に対するアノード電流の特性を示すグラフである。

図６において、縦軸は、Ｉａ（アノード電流）（Ａ／ｃｍ²）を示しており、横軸は、アノード−カソード間に印加された電圧（Ｖａｋ）（Ｖ）を示している。また、アノード電流は、ゲート電圧１５Ｖとし、１２５℃で測定をおこなった。さらに、定格電圧は１２００Ｖ、定格電流は１００Ａ／ｃｍ²である。波形７１は実施の形態１（図１）、波形７２は実施の形態２（図２）、波形７３は図３、および波形７４は図４の半導体装置の電流特性である。

また、参考として、波形７５に従来技術のプレーナ型ＩＧＢＴのアノード電流特性を示す。図６に示すように、波形７３および波形７４では、アノード−カソード間の電圧が１０Ｖ程度から、アノード電流が増加し、ラッチアップしている。これに対して、波形７１では、アノード−カソード間に印加される電圧が、５００Ｖ程度から大きく増加するようになっており、ラッチアップ耐量が改善されている。さらに、波形７４では、さらにラッチアップ耐量が改善されている。

トップゲート型のデバイスでは、プレーナＩＧＢＴ、トレンチＩＧＢＴと比べて、ホール電流を流れる経路が狭くなっている。そのため、電流が集中しラッチアップしやすくなってしまう。図６のグラフに示したように、図３に示した構成の半導体装置の場合、十分なラッチアップ耐量は得られていない。また、図４に示した構成の半導体装置では、チャネルを間引いた構造となっており、図３の半導体装置の構成と比べるとラッチアップ耐量は上昇している。

それに対して、実施の形態１（図１）では、ホール電流が集中する側（ゲートポリシリコン２２が形成されている側）でｐ⁺ベース領域３３とカソード電極とを接触させることにより、ホール電流の引き出しをおこなっている。そのため、図３および図４の半導体装置に比べて、ラッチアップ耐量が上昇している。さらに、図２に示す半導体装置では、さらに半導体装置の内側でホール電流を引き出すために、カソード電極をｐ⁺ベース領域３３およびｐベース領域２７に接触させている。これにより、ラッチアップ耐量を波形７５に示す従来技術に近い値となった。

以上説明したように、この発明の半導体装置によれば、トップゲート型パワーデバイスのオン電圧や耐圧の特性を低下させることなく、トップゲート型パワーデバイス特有の問題であるラッチアップ耐量低下を防ぐことができる。

以上のように、この発明にかかる半導体装置は、電力変換装置などに使用されるパワー半導体装置に有用であり、特に、ＩＧＢＴに適している。

この発明の実施の形態１にかかる半導体装置の構成について示す説明図である。 この発明の実施の形態２にかかる半導体装置の構成を示す説明図である。 実施の形態１および２の半導体装置の特性の比較に用いる半導体装置の構成について示す説明図（その１）である。 実施の形態１および２の半導体装置の特性の比較に用いる半導体装置の構成について示す説明図（その２）である。 カソード電極（第１接触領域）の位置関係について示す説明図である。 アノード−カソード間に印加された電圧（Ｖａｋ）に対するアノード電流の特性について示すグラフである。 アノード−カソード間に印加された電圧に対するアノード電流の特性を示すグラフである。 ＩＧＢＴの構成について示す説明図である。 図７に示したＩＧＢＴの製造方法を示す断面図である。 図７に示したＩＧＢＴの製造方法を示す断面図である。 図７に示したＩＧＢＴの製造方法を示す断面図である。 図７に示したＩＧＢＴの製造方法を示す断面図である。 図７に示したＩＧＢＴの製造方法を示す断面図である。 図７に示したＩＧＢＴの製造方法を示す断面図である。 図７に示したＩＧＢＴの製造方法を示す断面図である。 図７に示したＩＧＢＴの製造方法を示す断面図である。 ＩＧＢＴの等価回路を示す説明図である。 プレーナ型ＩＧＢＴの要部の構成を示す断面図である。

符号の説明

２１ 酸化膜
２２ ゲートポリシリコン
２３ ゲート絶縁膜
２４ カソード膜
２５ ｎ⁺バッファ領域
２６ ｎ⁺⁺ソース領域
２７ ｐベース領域
２９ ｎ^-単結晶シリコン基板
３０ａ 第１接触領域
３０ｂ 第２接触領域
３３ ｐ⁺ベース領域

Claims (1)

1. 第１導電型の半導体基板の第１の主面を選択的に覆いストライプ状に延在する第１の絶縁膜と、
   前記第１の絶縁膜の間で当該第１の絶縁膜で覆われていない部分で前記第１導電型の半導体基板と接触し当該第１の絶縁膜の延在する方向に沿って延在する第１の第１導電型半導体領域と、当該第１の第１導電型半導体領域の延在する方向に延在し当該第１の第１導電型半導体領域と接する第１の第２導電型半導体領域と、当該第１の第２導電型半導体領域内の当該第１の第２導電型半導体領域が延在する方向であって、当該第１の第２導電型半導体領域によって前記第１の第１導電型半導体領域から離間される位置で交互に配列された第２の第１導電型半導体領域と第２の第２導電型半導体領域と、から構成される前記第１の絶縁膜の上に設けられた半導体膜と、
   前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域と接し、かつ前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域が交互に配列された方向に延在する前記第１の絶縁膜の突出部と、
   前記半導体膜の上に絶縁膜を介して、前記第１の第１導電型半導体領域の延びる方向に、前記第１の第１導電型半導体領域上および第１の第２導電型半導体領域上に設けられる多結晶半導体領域と、
   前記半導体膜の前記第２の第２導電型半導体領域および前記第２の第１導電型半導領域に接触するように設けられる電極と、を備え、
   前記多結晶半導体領域の側面が、前記第２の第１導電型半導体領域に対向する位置より前記第２の第２導電型半導体領域に対向する位置が前記第１の第１導電型半導体領域側に後退しており、
   前記第２の第２導電型半導体領域に対する前記電極の第１接触領域は、前記第２の第１導電型半導体領域に対する前記電極の第２接触領域よりも前記多結晶半導体領域に近い位置であり、前記第１接触領域は、前記第２接触領域よりも面積が大きいことを特徴とする半導体装置。

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