JP3396763B2 - ロジック回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はロジック回路に係り、特
にバイポーラトランジスタで構成されるバイポーラ・ロ
ジック回路に関する。
にバイポーラトランジスタで構成されるバイポーラ・ロ
ジック回路に関する。
【０００２】
【従来の技術】従来、低電圧・低消費電力型バイポーラ
・ロジック回路の代表的なものとしてＤＴＬ（Diode Tr
ansistor Logic）およびＩ2 Ｌ（Integratednjection L
igic）が知られている。
・ロジック回路の代表的なものとしてＤＴＬ（Diode Tr
ansistor Logic）およびＩ2 Ｌ（Integratednjection L
igic）が知られている。
【０００３】ＤＴＬは、一例として、図５に示すよう
に、ＮＰＮトランジスタＴｒ1 とダイオードＤ1,Ｄ2,Ｄ
3 とバイアス抵抗Ｒ1,Ｒ2,Ｒ3 とＮＰＮトランジスタＴ
ｒ2 とからなる。このＤＴＬ基本回路において、入力信
号の少なくとも１つが“Ｌ”レベルの電圧であればＮＰ
ＮトランジスタＴｒ2 はオフで、そのコレクタ（出力端
子）に“Ｈ”レベルの出力信号が得られ、入力信号の全
部が“Ｈ”レベルのときに限りＮＰＮトランジスタＴｒ
2 はオンし、そのコレクタ（出力端子）に“Ｌ”レベル
の出力信号が得られる。このように、ＤＴＬ基本回路は
ＮＡＮＤゲートとして動作する。
に、ＮＰＮトランジスタＴｒ1 とダイオードＤ1,Ｄ2,Ｄ
3 とバイアス抵抗Ｒ1,Ｒ2,Ｒ3 とＮＰＮトランジスタＴ
ｒ2 とからなる。このＤＴＬ基本回路において、入力信
号の少なくとも１つが“Ｌ”レベルの電圧であればＮＰ
ＮトランジスタＴｒ2 はオフで、そのコレクタ（出力端
子）に“Ｈ”レベルの出力信号が得られ、入力信号の全
部が“Ｈ”レベルのときに限りＮＰＮトランジスタＴｒ
2 はオンし、そのコレクタ（出力端子）に“Ｌ”レベル
の出力信号が得られる。このように、ＤＴＬ基本回路は
ＮＡＮＤゲートとして動作する。
【０００４】Ｉ2 Ｌは、基本的には、図６に示すよう
に、ＰＮＰトランジスタＴｒ3 とマルチコレクタ形のＮ
ＰＮトランジスタＴｒ4 とを一対に組み合わせたもので
ある。このＩ2 Ｌ基本回路において、ＰＮＰトランジス
タＴｒ3 は、電流源および負荷として働き、そのコレク
タＣ0 よりドライブ電流をＮＰＮトランジスタＴｒ4 の
ベースＢ1 に供給する。ＮＰＮトランジスタＴｒ4 のベ
ースは入力端子ＩＮにも接続されている。入力信号が
“Ｈ”レベルのとき、または入力端子ＩＮが開放状態の
ときは、ＮＰＮトランジスタＴｒ4 がオンし、各コレク
タＣ1,Ｃ2,Ｃ3 より“Ｌ”レベルの出力信号が得られ
る。“Ｌ”レベルの入力信号が与えられたときは、ＮＰ
ＮトランジスタＴｒ4 はオフし、各コレクタＣ1,Ｃ2,Ｃ
3 より“Ｈ”レベルの出力信号が得られる。このよう
に、Ｉ2 Ｌ基本回路はインバータとして動作する。
に、ＰＮＰトランジスタＴｒ3 とマルチコレクタ形のＮ
ＰＮトランジスタＴｒ4 とを一対に組み合わせたもので
ある。このＩ2 Ｌ基本回路において、ＰＮＰトランジス
タＴｒ3 は、電流源および負荷として働き、そのコレク
タＣ0 よりドライブ電流をＮＰＮトランジスタＴｒ4 の
ベースＢ1 に供給する。ＮＰＮトランジスタＴｒ4 のベ
ースは入力端子ＩＮにも接続されている。入力信号が
“Ｈ”レベルのとき、または入力端子ＩＮが開放状態の
ときは、ＮＰＮトランジスタＴｒ4 がオンし、各コレク
タＣ1,Ｃ2,Ｃ3 より“Ｌ”レベルの出力信号が得られ
る。“Ｌ”レベルの入力信号が与えられたときは、ＮＰ
ＮトランジスタＴｒ4 はオフし、各コレクタＣ1,Ｃ2,Ｃ
3 より“Ｈ”レベルの出力信号が得られる。このよう
に、Ｉ2 Ｌ基本回路はインバータとして動作する。
【０００５】図７に、Ｉ2 Ｌの基本構造を示す。Ｐ形の
半導体基板１００上にＮ+ 埋込層１０２を介してＮ- 形
のエピタキシャル成長層１０４が形成され、このエピタ
キシャル成長層１０４内に小さなＰ形の領域１０６と大
きなＰ形の領域１０８が分離して不純物拡散により形成
され、大きなＰ形領域１０８内に複数のＮ+ の領域１１
０Ａ，１１０Ｂ，１１０Ｃが分離して不純物拡散により
形成される。さらに、Ｎ- 形エピタキシャル成長層１０
４内にＮ+ 形の領域１１２が形成される。
半導体基板１００上にＮ+ 埋込層１０２を介してＮ- 形
のエピタキシャル成長層１０４が形成され、このエピタ
キシャル成長層１０４内に小さなＰ形の領域１０６と大
きなＰ形の領域１０８が分離して不純物拡散により形成
され、大きなＰ形領域１０８内に複数のＮ+ の領域１１
０Ａ，１１０Ｂ，１１０Ｃが分離して不純物拡散により
形成される。さらに、Ｎ- 形エピタキシャル成長層１０
４内にＮ+ 形の領域１１２が形成される。
【０００６】このＩ2 Ｌの基本構造において、ＰＮＰト
ランジスタＴｒ3 は、Ｐ形領域１０６からなるエミッタ
Ｅ0 と、Ｎ- 形エピタキシャル成長層１０４およびＮ+
形領域１１２からなるベースＢ0 と、Ｐ形領域１０８か
らなるコレクタＣ0 とを有するラテラル形のＰＮＰトラ
ンジスタとして構成される。また、ＮＰＮトランジスタ
Ｔｒ4 は、Ｎ- 形エピタキシャル成長層１０４およびＮ
+ 形領域１１２からなるエミッタＥ1 と、Ｐ形領域１０
８からなるベースＢ1 と、複数のＮ+ 形領域１１０Ａ，
１１０Ｂ，１１０ＣからなるマルチコレクタＣ1,Ｃ2,Ｃ
3 とを有する縦形のＮＰＮトランジスタとして構成され
る。
ランジスタＴｒ3 は、Ｐ形領域１０６からなるエミッタ
Ｅ0 と、Ｎ- 形エピタキシャル成長層１０４およびＮ+
形領域１１２からなるベースＢ0 と、Ｐ形領域１０８か
らなるコレクタＣ0 とを有するラテラル形のＰＮＰトラ
ンジスタとして構成される。また、ＮＰＮトランジスタ
Ｔｒ4 は、Ｎ- 形エピタキシャル成長層１０４およびＮ
+ 形領域１１２からなるエミッタＥ1 と、Ｐ形領域１０
８からなるベースＢ1 と、複数のＮ+ 形領域１１０Ａ，
１１０Ｂ，１１０ＣからなるマルチコレクタＣ1,Ｃ2,Ｃ
3 とを有する縦形のＮＰＮトランジスタとして構成され
る。
【０００７】
【発明が解決しようとする課題】ところで、ＤＴＬは、
素子数が多く、それらの素子の絶縁分離のために大きな
面積を必要とし、集積度を上げられない欠点がある。
素子数が多く、それらの素子の絶縁分離のために大きな
面積を必要とし、集積度を上げられない欠点がある。
【０００８】この点、Ｉ2 Ｌは、ＰＮＰトランジスタと
ＮＰＮトランジスタとの複合構造からなり、共通領域が
多く、素子の絶縁分離を必要としないので、高い集積度
が得られる。しかしながら、Ｉ2 Ｌにおいては、縦形の
ＮＰＮトランジスタＴｒ4 が逆動作モードで動作するこ
と、またＮＰＮトランジスタＴｒ4 のベース・コレクタ
接合への過剰キャリアの流入によってＮＰＮトランジス
タＴｒ4 が飽和しやすいこと等から、周波数特性が悪
く、高速動作が難しいという欠点がある。また、同一の
基板上にＩ2 Ｌと他のパイポーラ・トランジスタを同時
に組み込む場合、両者の特性・性能を担保するためには
Ｉ2 Ｌ用に特別の拡散プロセスが必要となっている。さ
らに、高耐圧のプロセスではエピタキシャル成長層が厚
くなってこの領域のバルク抵抗が増大するが、Ｉ2 Ｌに
あっては、エピタキシャル成長層が逆動作形ＮＰＮトラ
ンジスタのエミッタ領域を構成するため、この領域のバ
ルク抵抗の増大によって周波数特性・電流増幅率がさら
に低下し、性能が著しく低下するという不具合がある。
ＮＰＮトランジスタとの複合構造からなり、共通領域が
多く、素子の絶縁分離を必要としないので、高い集積度
が得られる。しかしながら、Ｉ2 Ｌにおいては、縦形の
ＮＰＮトランジスタＴｒ4 が逆動作モードで動作するこ
と、またＮＰＮトランジスタＴｒ4 のベース・コレクタ
接合への過剰キャリアの流入によってＮＰＮトランジス
タＴｒ4 が飽和しやすいこと等から、周波数特性が悪
く、高速動作が難しいという欠点がある。また、同一の
基板上にＩ2 Ｌと他のパイポーラ・トランジスタを同時
に組み込む場合、両者の特性・性能を担保するためには
Ｉ2 Ｌ用に特別の拡散プロセスが必要となっている。さ
らに、高耐圧のプロセスではエピタキシャル成長層が厚
くなってこの領域のバルク抵抗が増大するが、Ｉ2 Ｌに
あっては、エピタキシャル成長層が逆動作形ＮＰＮトラ
ンジスタのエミッタ領域を構成するため、この領域のバ
ルク抵抗の増大によって周波数特性・電流増幅率がさら
に低下し、性能が著しく低下するという不具合がある。
【０００９】本発明は、かかる問題点に鑑みてなされた
もので、簡易なバイポーラ・プロセスによる製作が可能
で、集積度が高く、高速動作を行えるロジック回路を提
供することを目的とする。
もので、簡易なバイポーラ・プロセスによる製作が可能
で、集積度が高く、高速動作を行えるロジック回路を提
供することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１のロジック回路は、半導体基板上ま
たは基板内に形成されたＮ形のエピタキシャル層からな
るコレクタと、前記Ｎ形エピタキシャル層内に形成され
た第１のＰ形領域からなるベースと、前記第１のＰ形領
域内に形成されたＮ形領域からなるエミッタとを有する
縦型のＮＰＮトランジスタと、前記第１のＰ形領域から
なるエミッタと、前記Ｎ形エピタキシャル層からなるベ
ースと、前記Ｎ形エピタキシャル層内に離散的に形成さ
れた１つまたは複数の第２のＰ形領域からなる１つまた
は複数のコレクタとを有するラテラル形のＰＮＰトラン
ジスタとを有する。
めに、本発明の第１のロジック回路は、半導体基板上ま
たは基板内に形成されたＮ形のエピタキシャル層からな
るコレクタと、前記Ｎ形エピタキシャル層内に形成され
た第１のＰ形領域からなるベースと、前記第１のＰ形領
域内に形成されたＮ形領域からなるエミッタとを有する
縦型のＮＰＮトランジスタと、前記第１のＰ形領域から
なるエミッタと、前記Ｎ形エピタキシャル層からなるベ
ースと、前記Ｎ形エピタキシャル層内に離散的に形成さ
れた１つまたは複数の第２のＰ形領域からなる１つまた
は複数のコレクタとを有するラテラル形のＰＮＰトラン
ジスタとを有する。
【００１１】また、本発明の第２のロジック回路は、上
記第１のロジック回路において、前記ＰＮＰトランジス
タのベースと前記ＰＮＰトランジスタのコレクタとの間
に接続されたクランプ手段を有する。
記第１のロジック回路において、前記ＰＮＰトランジス
タのベースと前記ＰＮＰトランジスタのコレクタとの間
に接続されたクランプ手段を有する。
【００１２】また、本発明の第３のロジック回路は、上
記第２のロジック回路において、前記クランプ手段は、
カソードが前記ベースに接続され、アノードが前記コレ
クタに接続されているショットキーダイオードである。
記第２のロジック回路において、前記クランプ手段は、
カソードが前記ベースに接続され、アノードが前記コレ
クタに接続されているショットキーダイオードである。
【００１３】
【００１４】
【作用】本発明において、標準縦形ＮＰＮトランジスタ
は負荷および電流源として動作し、そのコレクタ電流が
ラテラル形ＰＮＰトランジスタのベース電流として流れ
ることにより、ＰＮＰトランジスタがドライブされる。
ＰＮＰトランジスタのエミッタに正極性の電圧を印加し
てＰＮＰトランジスタを動作させる場合、ＰＮＰトラン
ジスタのベースに与えられる入力信号が“Ｈ”レベルの
ときは、ＰＮＰトランジスタのエミッタ・ベース間に逆
方向電圧が印加されるため、ＰＮＰトランジスタはオフ
で、そのコレクタより“Ｌ”レベルの出力信号が得られ
る。ＰＮＰトランジスタのベースに与えられる入力信号
が“Ｌ”レベルのときは、ＰＮＰトランジスタのエミッ
タ・ベース間に順方向電圧が印加され、ＰＮＰトランジ
スタがオンし、そのコレクタより“Ｈ”レベルの出力信
号が得られる。
は負荷および電流源として動作し、そのコレクタ電流が
ラテラル形ＰＮＰトランジスタのベース電流として流れ
ることにより、ＰＮＰトランジスタがドライブされる。
ＰＮＰトランジスタのエミッタに正極性の電圧を印加し
てＰＮＰトランジスタを動作させる場合、ＰＮＰトラン
ジスタのベースに与えられる入力信号が“Ｈ”レベルの
ときは、ＰＮＰトランジスタのエミッタ・ベース間に逆
方向電圧が印加されるため、ＰＮＰトランジスタはオフ
で、そのコレクタより“Ｌ”レベルの出力信号が得られ
る。ＰＮＰトランジスタのベースに与えられる入力信号
が“Ｌ”レベルのときは、ＰＮＰトランジスタのエミッ
タ・ベース間に順方向電圧が印加され、ＰＮＰトランジ
スタがオンし、そのコレクタより“Ｈ”レベルの出力信
号が得られる。
【００１５】本発明のロジック回路では、信号を入出力
するＰＮＰトランジスタがラテラル形のトランジスタと
して動作するため、大きな電流増幅率が得られ、周波数
特性もすぐれており、高い動作速度が得られる。また、
ＰＮＰトランジスタのベース・コレクタ間にショットキ
ー・クランプ手段、たとえばショットキーダイオードを
接続することで、ＰＮＰトランジスタのコレクタ電圧を
クランプして、ＰＮＰトランジスタの飽和を防止するこ
とができ、これによって一層の高速動作を実現すること
ができる。
するＰＮＰトランジスタがラテラル形のトランジスタと
して動作するため、大きな電流増幅率が得られ、周波数
特性もすぐれており、高い動作速度が得られる。また、
ＰＮＰトランジスタのベース・コレクタ間にショットキ
ー・クランプ手段、たとえばショットキーダイオードを
接続することで、ＰＮＰトランジスタのコレクタ電圧を
クランプして、ＰＮＰトランジスタの飽和を防止するこ
とができ、これによって一層の高速動作を実現すること
ができる。
【００１６】また、本発明のロジック回路を半導体集積
回路として構成する場合、標準縦形ＮＰＮトランジスタ
とラテラル形ＰＮＰトランジスタは、Ｎ形エピタキシャ
ル成長層および第１のＰ形領域を共有する複合構造とし
て１つのタブ内につくられるため、高集積化をはかるこ
とができる。
回路として構成する場合、標準縦形ＮＰＮトランジスタ
とラテラル形ＰＮＰトランジスタは、Ｎ形エピタキシャ
ル成長層および第１のＰ形領域を共有する複合構造とし
て１つのタブ内につくられるため、高集積化をはかるこ
とができる。
【００１７】また、本発明のロジック回路におけるＮ形
エピタキシャル層の不純物濃度を少なくしてこの層の上
に離散的に１つまたは複数の金属層を被せることで、オ
ーミックコンタクトによるショットキーダイオードを形
成することができる。好ましくは、第２のＰ形領域に対
する金属配線を延長してＮ形エピタキシャル層の上に被
せることで、ショットキーダイオードを簡単に形成する
ことができる。この場合、ショットキーダイオードのカ
ソードは金属配線を介して隣の２のＰ形領域つまりＰＮ
Ｐトランジスタのコレクタに接続される。
エピタキシャル層の不純物濃度を少なくしてこの層の上
に離散的に１つまたは複数の金属層を被せることで、オ
ーミックコンタクトによるショットキーダイオードを形
成することができる。好ましくは、第２のＰ形領域に対
する金属配線を延長してＮ形エピタキシャル層の上に被
せることで、ショットキーダイオードを簡単に形成する
ことができる。この場合、ショットキーダイオードのカ
ソードは金属配線を介して隣の２のＰ形領域つまりＰＮ
Ｐトランジスタのコレクタに接続される。
【００１８】
【実施例】以下、図１〜図４を参照して本発明の実施例
を説明する。図１は、本発明の一実施例によるロジック
回路の基本構成を示す。このロジック回路は、１つのＮ
ＰＮトランジスタＴＲ0 と１つのマルチコレクタ形ＰＮ
ＰトランジスタＴＲ1 と複数のショットキーダイオード
ＳＢＤ1,ＳＢＤ2,ＳＢＤ3,…ＳＢＤn とから構成され
る。
を説明する。図１は、本発明の一実施例によるロジック
回路の基本構成を示す。このロジック回路は、１つのＮ
ＰＮトランジスタＴＲ0 と１つのマルチコレクタ形ＰＮ
ＰトランジスタＴＲ1 と複数のショットキーダイオード
ＳＢＤ1,ＳＢＤ2,ＳＢＤ3,…ＳＢＤn とから構成され
る。
【００１９】ＮＰＮトランジスタＴＲ0 のエミッタＥ0
はバイアス端子BIASに接続され、ベースＢ0 は電圧源Ｖ
ccに接続され、コレクタＣ0 はＰＮＰトランジスタＴＲ
1 のベースＢ1 に接続される。ＰＮＰトランジスタＴＲ
1 のエミッタＥ1 は電圧源Ｖccに接続され、ベースＢ1
は上記のようにＮＰＮトランジスタＴＲ0 のコレクタＣ
0 に接続されるとともに入力端子ＩＮにも接続され、コ
レクタＣ1,Ｃ2,Ｃ3,…Ｃn は出力端子ＯＵＴ1,ＯＵＴ2,
ＯＵＴ3,…ＯＵＴn にそれぞれ接続される。ショットキ
ーダイオードＳＢＤ1,ＳＢＤ2,ＳＢＤ3,…ＳＢＤn は、
それぞれＮＰＮトランジスタＴＲ1 のベースＢ1 とコレ
クタＣ1,Ｃ2,Ｃ3,…Ｃn との間にカソードをベース側に
向けアノードをコレクタ側に向けて接続される。
はバイアス端子BIASに接続され、ベースＢ0 は電圧源Ｖ
ccに接続され、コレクタＣ0 はＰＮＰトランジスタＴＲ
1 のベースＢ1 に接続される。ＰＮＰトランジスタＴＲ
1 のエミッタＥ1 は電圧源Ｖccに接続され、ベースＢ1
は上記のようにＮＰＮトランジスタＴＲ0 のコレクタＣ
0 に接続されるとともに入力端子ＩＮにも接続され、コ
レクタＣ1,Ｃ2,Ｃ3,…Ｃn は出力端子ＯＵＴ1,ＯＵＴ2,
ＯＵＴ3,…ＯＵＴn にそれぞれ接続される。ショットキ
ーダイオードＳＢＤ1,ＳＢＤ2,ＳＢＤ3,…ＳＢＤn は、
それぞれＮＰＮトランジスタＴＲ1 のベースＢ1 とコレ
クタＣ1,Ｃ2,Ｃ3,…Ｃn との間にカソードをベース側に
向けアノードをコレクタ側に向けて接続される。
【００２０】バイアス端子BIASは適当な定電圧源または
定電流源に接続され、ＮＰＮトランジスタＴＲ0 のエミ
ッタＥ0 とベースＢ0 との間には所定の順バイアスが与
えられる。入力信号が“Ｈ”レベルのとき、ＮＰＮトラ
ンジスタＴＲ0 の出力（コレクタ電圧）は“Ｈ”レベル
となり、ＰＮＰトランジスタＴＲ1 のエミッタＥ1 とベ
ースＢ1 との間に逆バイアスが印加されることによっ
て、ＰＮＰトランジスタＴＲ1 はオフで、各コレクタＣ
1,Ｃ2,Ｃ3,…Ｃn より“Ｌ”レベルの出力信号が得られ
る。入力信号が“Ｌ”レベルのときは、ＮＰＮトランジ
スタＴＲ0 の出力が“Ｌ”レベルになり、ＰＮＰトラン
ジスタＴＲ1 のエミッタＥ1 とベースＢ1との間に順バ
イアスが印加され、ＰＮＰトランジスタＴＲ1 はオン
し、各コレクタＣ1,Ｃ2,Ｃ3,…Ｃn より“Ｈ”レベルの
出力信号が得られる。
定電流源に接続され、ＮＰＮトランジスタＴＲ0 のエミ
ッタＥ0 とベースＢ0 との間には所定の順バイアスが与
えられる。入力信号が“Ｈ”レベルのとき、ＮＰＮトラ
ンジスタＴＲ0 の出力（コレクタ電圧）は“Ｈ”レベル
となり、ＰＮＰトランジスタＴＲ1 のエミッタＥ1 とベ
ースＢ1 との間に逆バイアスが印加されることによっ
て、ＰＮＰトランジスタＴＲ1 はオフで、各コレクタＣ
1,Ｃ2,Ｃ3,…Ｃn より“Ｌ”レベルの出力信号が得られ
る。入力信号が“Ｌ”レベルのときは、ＮＰＮトランジ
スタＴＲ0 の出力が“Ｌ”レベルになり、ＰＮＰトラン
ジスタＴＲ1 のエミッタＥ1 とベースＢ1との間に順バ
イアスが印加され、ＰＮＰトランジスタＴＲ1 はオン
し、各コレクタＣ1,Ｃ2,Ｃ3,…Ｃn より“Ｈ”レベルの
出力信号が得られる。
【００２１】このように、このロジック回路は基本的に
はインバータとして動作する。このロジック回路は、Ｎ
ＰＮトランジスタＴＲ0 のコレクタ・エミッタ間電圧Ｖ
CEが室温で０．１ボルト以下、ＰＮＰトランジスタＴＲ
1 のベース・エミッタ間電圧ＶBEが室温で約０．７ボル
トであるから、０．８ボルト程度の電圧で動作を行うこ
とが可能であり、低電圧・低電力形のロジック回路とな
っている。
はインバータとして動作する。このロジック回路は、Ｎ
ＰＮトランジスタＴＲ0 のコレクタ・エミッタ間電圧Ｖ
CEが室温で０．１ボルト以下、ＰＮＰトランジスタＴＲ
1 のベース・エミッタ間電圧ＶBEが室温で約０．７ボル
トであるから、０．８ボルト程度の電圧で動作を行うこ
とが可能であり、低電圧・低電力形のロジック回路とな
っている。
【００２２】さらに、このロジック回路では、ＰＮＰト
ランジスタＴＲ1 のベースＢ1 と各コレクタＣ1,Ｃ2,Ｃ
3,…Ｃn との間にショットキーダイオードＳＢＤ1,ＳＢ
Ｄ2,ＳＢＤ3,…ＳＢＤn をそれぞれ接続し、ショットキ
ークランプを設けている。これらのショットキーダイオ
ードＳＢＤi の順方向電圧は約０．５ボルトであるか
ら、ＰＮＰトランジスタＴＲ1 のコレクタＣ1 はベース
Ｂ1 に対して約０．５ボルトにクランプされる。したが
って、ＰＮＰトランジスタＴＲ1 のオン状態において、
ベース・コレクタ電圧ＶBCは約０．５ボルトであるか
ら、エミッタ・コレクタ間電圧は約０．２ボルトとな
り、ベース・コレクタ接合への過剰キャリアの注入が防
止される。これによって、ＰＮＰトランジスタＴＲ1 は
飽和することがなく、高速動作を行うことができる。
ランジスタＴＲ1 のベースＢ1 と各コレクタＣ1,Ｃ2,Ｃ
3,…Ｃn との間にショットキーダイオードＳＢＤ1,ＳＢ
Ｄ2,ＳＢＤ3,…ＳＢＤn をそれぞれ接続し、ショットキ
ークランプを設けている。これらのショットキーダイオ
ードＳＢＤi の順方向電圧は約０．５ボルトであるか
ら、ＰＮＰトランジスタＴＲ1 のコレクタＣ1 はベース
Ｂ1 に対して約０．５ボルトにクランプされる。したが
って、ＰＮＰトランジスタＴＲ1 のオン状態において、
ベース・コレクタ電圧ＶBCは約０．５ボルトであるか
ら、エミッタ・コレクタ間電圧は約０．２ボルトとな
り、ベース・コレクタ接合への過剰キャリアの注入が防
止される。これによって、ＰＮＰトランジスタＴＲ1 は
飽和することがなく、高速動作を行うことができる。
【００２３】次に、図２および図３につき、本実施例の
ロジック回路を半導体集積回路として構成した場合の構
造例を説明する。図２および図３はこの半導体集積回路
の断面図および上面図である。
ロジック回路を半導体集積回路として構成した場合の構
造例を説明する。図２および図３はこの半導体集積回路
の断面図および上面図である。
【００２４】図２において、Ｐ形の半導体基板１０上に
Ｎ+ 埋込層１２を介してＮ- 形のエピタキシャル成長層
１４が形成され、このエピタキシャル成長層１４はＰ+
分離拡散層１６によって電気的に分断（分離）される。
この分離されたエピタキシャル成長層１４の領域つまり
タブ内に本ロジック回路が形成される。Ｎ- エピタキシ
ャル成長層１４内には、先ず不純物拡散により複数の小
さなＰ形の領域１８と１つの大きなＰ形の領域２０とが
離散的に不純物拡散により形成される。図２では、小さ
なＰ形領域１８が１つしか示されていないが、紙面と垂
直な方向に複数のＰ形領域１８が分離して形成される。
この様子は図３に示されている。大きなＰ形領域２０内
には、１つのＮ+ 形領域２２が不純物拡散により形成さ
れる。また、Ｎ- 形エピタキシャル成長層１４内にもＮ
+ 形の領域２４が形成される。基板表面には二酸化シリ
コンＳｉＯ2 からなる保護膜が形成され、Ｐ形領域１
８，２０およびＮ- 領域２２，２４にはコンタクトホー
ルを介してアルミニウム配線２６，２８，３０，３２が
それぞれ蒸着される。
Ｎ+ 埋込層１２を介してＮ- 形のエピタキシャル成長層
１４が形成され、このエピタキシャル成長層１４はＰ+
分離拡散層１６によって電気的に分断（分離）される。
この分離されたエピタキシャル成長層１４の領域つまり
タブ内に本ロジック回路が形成される。Ｎ- エピタキシ
ャル成長層１４内には、先ず不純物拡散により複数の小
さなＰ形の領域１８と１つの大きなＰ形の領域２０とが
離散的に不純物拡散により形成される。図２では、小さ
なＰ形領域１８が１つしか示されていないが、紙面と垂
直な方向に複数のＰ形領域１８が分離して形成される。
この様子は図３に示されている。大きなＰ形領域２０内
には、１つのＮ+ 形領域２２が不純物拡散により形成さ
れる。また、Ｎ- 形エピタキシャル成長層１４内にもＮ
+ 形の領域２４が形成される。基板表面には二酸化シリ
コンＳｉＯ2 からなる保護膜が形成され、Ｐ形領域１
８，２０およびＮ- 領域２２，２４にはコンタクトホー
ルを介してアルミニウム配線２６，２８，３０，３２が
それぞれ蒸着される。
【００２５】本実施例では、Ｐ形領域１８におけるコン
タクトホールを横方向に延長させ、アルミニウム配線２
６をＮ- 形エピタキシャル成長層１４に接触せしめ、こ
のオーミックコンタクト部分３４によってショットキー
ダイオードＳＢＤi を形成している。
タクトホールを横方向に延長させ、アルミニウム配線２
６をＮ- 形エピタキシャル成長層１４に接触せしめ、こ
のオーミックコンタクト部分３４によってショットキー
ダイオードＳＢＤi を形成している。
【００２６】この半導体集積回路において、ＮＰＮトラ
ンジスタＴＲ0 は、Ｎ+ 形領域２２からなるエミッタＥ
0 と、Ｐ形領域２０からなるベースＢ0 と、Ｎ- 形エピ
タキシャル成長層１４からなるコレクタＣ0 とを有する
標準縦形のＮＰＮトランジスタとして構成される。ま
た、ＰＮＰトランジスタＴＲ1 は、Ｐ形領域２０からな
るエミッタＥ1 と、Ｎ- 形エピタキシャル成長層１４か
らなるベースＢ1 と、複数のＰ形領域１８からなる複数
のコレクタＣ1,Ｃ2,Ｃ3,…Ｃn とを有するラテラル形の
ＰＮＰトランジスタとして構成される。
ンジスタＴＲ0 は、Ｎ+ 形領域２２からなるエミッタＥ
0 と、Ｐ形領域２０からなるベースＢ0 と、Ｎ- 形エピ
タキシャル成長層１４からなるコレクタＣ0 とを有する
標準縦形のＮＰＮトランジスタとして構成される。ま
た、ＰＮＰトランジスタＴＲ1 は、Ｐ形領域２０からな
るエミッタＥ1 と、Ｎ- 形エピタキシャル成長層１４か
らなるベースＢ1 と、複数のＰ形領域１８からなる複数
のコレクタＣ1,Ｃ2,Ｃ3,…Ｃn とを有するラテラル形の
ＰＮＰトランジスタとして構成される。
【００２７】このように、Ｎ- 形エピタキシャル成長層
１４がＮＰＮトランジスタＴＲ0 のコレクタＣ0 を構成
するとともにＰＮＰトランジスタＴＲ1 のベースＢ1 を
構成し、Ｐ形領域２０がＮＰＮトランジスタＴＲ0 のベ
ースＢ0 を構成するとともにＰＮＰトランジスタＴＲ1
のエミッタＥ1 を構成する。つまり、ＮＰＮトランジス
タＴＲ0 とＰＮＰトランジスタＴＲ1 は、Ｎ- 形エピタ
キシャル成長層１４およびＰ形領域２０を共有する複合
構造として１つのタブ内につくられる。したがって、Ｉ
2 Ｌと同等の高い集積度で本ロジック回路をつくること
ができる。
１４がＮＰＮトランジスタＴＲ0 のコレクタＣ0 を構成
するとともにＰＮＰトランジスタＴＲ1 のベースＢ1 を
構成し、Ｐ形領域２０がＮＰＮトランジスタＴＲ0 のベ
ースＢ0 を構成するとともにＰＮＰトランジスタＴＲ1
のエミッタＥ1 を構成する。つまり、ＮＰＮトランジス
タＴＲ0 とＰＮＰトランジスタＴＲ1 は、Ｎ- 形エピタ
キシャル成長層１４およびＰ形領域２０を共有する複合
構造として１つのタブ内につくられる。したがって、Ｉ
2 Ｌと同等の高い集積度で本ロジック回路をつくること
ができる。
【００２８】また、本実施例のロジック回路では、信号
を入出力するトランジスタＴＲ1 がラテラル形のＰＮＰ
トランジスタとして動作するため、大きな電流増幅率が
得られ、周波数特性もすぐれており、高い動作速度が得
られる。また、ラテラル形ＰＮＰトランジスタＴＲ1 に
おいては横方向に電流が流れるため、高耐圧プロセスで
Ｎ- 形エピタキシャル成長層１４の厚みが大きくなって
も、動作速度が低下することはない。なお、Ｎ- 形エピ
タキシャル成長層１４を厚くすると、縦形ＮＰＮトラン
ジスタＴＲ0 においてはバルク抵抗が増大するが、この
ＮＰＮトランジスタＴＲ0 は負荷およびドライバとして
働くトランジスタであって、信号を入出力するものでは
ないため、実質的な性能低下を来すことはない。
を入出力するトランジスタＴＲ1 がラテラル形のＰＮＰ
トランジスタとして動作するため、大きな電流増幅率が
得られ、周波数特性もすぐれており、高い動作速度が得
られる。また、ラテラル形ＰＮＰトランジスタＴＲ1 に
おいては横方向に電流が流れるため、高耐圧プロセスで
Ｎ- 形エピタキシャル成長層１４の厚みが大きくなって
も、動作速度が低下することはない。なお、Ｎ- 形エピ
タキシャル成長層１４を厚くすると、縦形ＮＰＮトラン
ジスタＴＲ0 においてはバルク抵抗が増大するが、この
ＮＰＮトランジスタＴＲ0 は負荷およびドライバとして
働くトランジスタであって、信号を入出力するものでは
ないため、実質的な性能低下を来すことはない。
【００２９】さらに、本実施例のロジック回路は、マル
チコレクタ形トランジスタＴＲ1 がラテラル形のＰＮＰ
トランジスタとして作られるため、同一基板上に他のバ
イポーラ・トランジスタと混在させて組み込まれても、
お互いの性能が低下するようなことがない。したがっ
て、本実施例のロジック回路は、Ｉ2 Ｌと異なり、特別
な拡散プロセスが不要であり、普通のバイポーラ・プロ
セスをそのまま用いて作成することが可能である。
チコレクタ形トランジスタＴＲ1 がラテラル形のＰＮＰ
トランジスタとして作られるため、同一基板上に他のバ
イポーラ・トランジスタと混在させて組み込まれても、
お互いの性能が低下するようなことがない。したがっ
て、本実施例のロジック回路は、Ｉ2 Ｌと異なり、特別
な拡散プロセスが不要であり、普通のバイポーラ・プロ
セスをそのまま用いて作成することが可能である。
【００３０】図４は、本実施例の半導体集積回路のレイ
アウトの一変形例を示す上面図である。この例に示すよ
うに、Ｐ形領域１８，２０およびＮ+ 領域２２，２４の
平面形状および配置位置を、任意に選択することができ
る。
アウトの一変形例を示す上面図である。この例に示すよ
うに、Ｐ形領域１８，２０およびＮ+ 領域２２，２４の
平面形状および配置位置を、任意に選択することができ
る。
【００３１】また、上記した実施例では、各Ｐ形領域１
８に隣接した位置に各コレクタ端子Ｃi 用のアルミニウ
ム配線２６を利用して各ショットキーダイオードＳＢＤ
i を形成したが、各Ｐ形領域と分離してＮ- 形エピタキ
シャル成長層１４の表面にアルミニウム等の金属層を被
せて各ショットキーダイオードＳＢＤi を形成し、各金
属層を各コレクタ端子Ｃi に接続するようにしてもよ
い。
８に隣接した位置に各コレクタ端子Ｃi 用のアルミニウ
ム配線２６を利用して各ショットキーダイオードＳＢＤ
i を形成したが、各Ｐ形領域と分離してＮ- 形エピタキ
シャル成長層１４の表面にアルミニウム等の金属層を被
せて各ショットキーダイオードＳＢＤi を形成し、各金
属層を各コレクタ端子Ｃi に接続するようにしてもよ
い。
【００３２】また、上記実施例ではエピタキシャル成長
層１４はＮ- 形であったが、Ｎ形のエピタキシャル成長
層としてもよい。また、Ｐ- 分離拡散層１６をシリコン
酸化物ＳｉＯ2 で置き換えることも可能である。
層１４はＮ- 形であったが、Ｎ形のエピタキシャル成長
層としてもよい。また、Ｐ- 分離拡散層１６をシリコン
酸化物ＳｉＯ2 で置き換えることも可能である。
【００３３】また、上記実施例では、１つのタブ内にＮ
ＰＮトランジスタＴＲ0 と１つのＰＮＰトランジスタと
を組み込んでインバータ回路を構成したが、一緒に組み
込むトランジスタの数を増やしてＮＡＮＤゲート等の他
の型式のロジック回路を構成することも可能である。ま
た、ＰＮＰトランジスタＴＲ1 をマルチコレクタ形では
なく１つのコレクタしか有しない普通の（シングルコレ
クタ形の）ＰＮＰトランジスタとすることも可能であ
る。また、特に高速動作が必要でない場合は、ショット
キーダイオードＳＢＤi を省いて低コスト化をはかるこ
とも可能である。
ＰＮトランジスタＴＲ0 と１つのＰＮＰトランジスタと
を組み込んでインバータ回路を構成したが、一緒に組み
込むトランジスタの数を増やしてＮＡＮＤゲート等の他
の型式のロジック回路を構成することも可能である。ま
た、ＰＮＰトランジスタＴＲ1 をマルチコレクタ形では
なく１つのコレクタしか有しない普通の（シングルコレ
クタ形の）ＰＮＰトランジスタとすることも可能であ
る。また、特に高速動作が必要でない場合は、ショット
キーダイオードＳＢＤi を省いて低コスト化をはかるこ
とも可能である。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
標準縦形のＮＰＮトランジスタと、このＮＰＮトランジ
スタによってベースをバイアスされるラテラル形のＰＮ
Ｐトランジスタとを組み合わせる回路構成によって、製
造プロセスが容易で集積度が高く、動作速度の大きいロ
ジック回路を得ることができる。また、ＰＮＰトランジ
スタのベース・エミッタ間にショットキー・クランプ手
段を接続することで、ＰＮＰトランジスタの飽和を防止
し、一層の高速動作を実現することができる。
標準縦形のＮＰＮトランジスタと、このＮＰＮトランジ
スタによってベースをバイアスされるラテラル形のＰＮ
Ｐトランジスタとを組み合わせる回路構成によって、製
造プロセスが容易で集積度が高く、動作速度の大きいロ
ジック回路を得ることができる。また、ＰＮＰトランジ
スタのベース・エミッタ間にショットキー・クランプ手
段を接続することで、ＰＮＰトランジスタの飽和を防止
し、一層の高速動作を実現することができる。
【図１】本発明の一実施例によるロジック回路の基本構
成を示す回路図である。
成を示す回路図である。
【図２】実施例のロジック回路を半導体集積回路として
構成した場合の構造例を示す断面図である。
構成した場合の構造例を示す断面図である。
【図３】実施例のロジック回路を半導体集積回路として
構成した場合のレイアウトを示す上面図である。
構成した場合のレイアウトを示す上面図である。
【図４】実施例の半導体集積回路のレイアウトの一変形
例を示す上面図である。
例を示す上面図である。
【図５】ＤＴＬの一般的な回路構成を示す回路図であ
る。
る。
【図６】Ｉ2 Ｌの回路構成を示す回路図である。
【図７】Ｉ2 Ｌの基本構造を示す断面図である。
ＴＲ0 ＮＰＮトランジスタ
ＴＲ1 ＰＮＰトランジスタ
Ｂ1 ベース
Ｅ1 エミッタ
Ｃi コレクタ
ＳＢＤi ショットキーダイオード
１０ 半導体基板
１４ Ｎ- 形エピタキシャル成長層
１８ Ｐ形領域
２０ Ｐ形領域
２２ Ｎ- 形領域
２６ 金属配線
３４ オーミックコンタクト部
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/082
H03K 19/091
Claims (3)
- 【請求項１】 半導体基板上または基板内に形成された
Ｎ形のエピタキシャル層からなるコレクタと、前記Ｎ形
エピタキシャル層内に形成された第１のＰ形領域からな
るベースと、前記第１のＰ形領域内に形成されたＮ形領
域からなるエミッタとを有する縦型のＮＰＮトランジス
タと、 前記第１のＰ形領域からなるエミッタと、前記Ｎ形エピ
タキシャル層からなるベースと、前記Ｎ形エピタキシャ
ル層内に離散的に形成された１つまたは複数の第２のＰ
形領域からなる１つまたは複数のコレクタとを有するラ
テラル形のＰＮＰトランジスタと、 を有するロジック回路。 - 【請求項２】 前記ＰＮＰトランジスタのベースと前記
ＰＮＰトランジスタのコレクタとの間に接続されたクラ
ンプ手段を有する請求項１に記載のロジック回路。 - 【請求項３】 前記クランプ手段は、カソードが前記ベ
ースに接続され、アノードが前記コレクタに接続されて
いるショットキーダイオードである請求項２に記載のロ
ジック回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15609392A JP3396763B2 (ja) | 1992-05-22 | 1992-05-22 | ロジック回路 |
| US08/066,518 US5402016A (en) | 1992-05-22 | 1993-05-24 | Integrated high-speed bipolar logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15609392A JP3396763B2 (ja) | 1992-05-22 | 1992-05-22 | ロジック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05327474A JPH05327474A (ja) | 1993-12-10 |
| JP3396763B2 true JP3396763B2 (ja) | 2003-04-14 |
Family
ID=15620160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15609392A Expired - Fee Related JP3396763B2 (ja) | 1992-05-22 | 1992-05-22 | ロジック回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5402016A (ja) |
| JP (1) | JP3396763B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5530381A (en) * | 1993-05-24 | 1996-06-25 | Texas Instruments Incorporated | Integrated high-speed bipolar logic circuit method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0093304B1 (en) * | 1982-04-19 | 1986-01-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor ic and method of making the same |
| US5239212A (en) * | 1982-07-12 | 1993-08-24 | Hitachi, Ltd. | Gate circuit of combined field-effect and bipolar transistors with an improved discharge arrangement |
| US4999518A (en) * | 1989-12-08 | 1991-03-12 | International Business Machines Corp. | MOS switching circuit having gate enhanced lateral bipolar transistor |
-
1992
- 1992-05-22 JP JP15609392A patent/JP3396763B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-24 US US08/066,518 patent/US5402016A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05327474A (ja) | 1993-12-10 |
| US5402016A (en) | 1995-03-28 |
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Legal Events
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|---|---|---|---|
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