FI88567C - En generell synkronisk 2N+1 -divisor - Google Patents
En generell synkronisk 2N+1 -divisor Download PDFInfo
- Publication number
- FI88567C FI88567C FI913256A FI913256A FI88567C FI 88567 C FI88567 C FI 88567C FI 913256 A FI913256 A FI 913256A FI 913256 A FI913256 A FI 913256A FI 88567 C FI88567 C FI 88567C
- Authority
- FI
- Finland
- Prior art keywords
- clock
- flip
- flop
- synchronous
- counter
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/502—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits with a base or a radix other than a power of two
- H03K23/505—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits with a base or a radix other than a power of two with a base which is an odd number
Landscapes
- Manipulation Of Pulses (AREA)
Description
χ 88567
Yleinen synkroninen 2N+1 -jakaja En generell synkronisk 2N+1 -divisor
Keksinnön kohteena on yleinen synkroninen jakaja, jolla voidaan generoida pariton taajuus tulotaajuudesta hyvällä pulssisuhteella. Keksintö liittyy digitaalitekniikkaan ja pulssitekniikkaan sekä niiden soveltamiseen tietoliikennetekniikassa.
Taajuuden jakamiseen parillisilla luvuilla tunnetaan yleisesti monenlaisia keinoja. Näillä keinoilla saavutetaan myös haluttu 50 % pulssisuhde. Taajuuden jakaminen parittomilla luvuilla on tunnettua ja siihen löytyy monenlaisia toteutustapoja. Kuitenkin kaikilla aikaisemmin tunnetuilla keinoilla on se rajoitus, että lähtösignaali ei ole pulssi-suhteeltaan 50 %, vaan jää sen alle.
Jos tulokellotaajuuden ja lähtökellotaajuuden välinen suhde R on suhteellisen pieni (< 11...15), voidaan käyttää ohjelmoitavaa laskuria, jonka pulssisuhde on l/R, kun tulokello-taajuus on pienempi kuin 10 MHz. Jos suhdeluku R on suuri, : tulokellotaajuuden on oltava suhteellisen pieni, korkein- I taan 1...2 MHz. Molemmissa tapauksissa pulssisuhde on l/R, I jos lisänä ei käytetä dekoodauslogiikkaa.
• φ · • » · • ·
Kun suhdeluku R on suuri, voidaan käyttää useita peräkkäi-... siä laskureita. Jos laskurit toimivat synkronisesti, puls sisuhde on aina l/R. Haluttu taajuus voidaan generoida myös lisäämällä järjestelmään kokonaan uusi taajuus. Tämä kui-• ’ tenkin vaatii ylimääräisen paikallisoskillaattorin.
* r." Ongelmana on ollut se, että lähtösignaalista on ollut vai- .···. kea saada synkronoitua. Vaihevärinän tai muun särön välttä- ’·* miseksi nousevien reunojen tulisi esiintyä keskenään tasa- « · · välein kuten vastaavasti myös laskevien reunojen. Tähän ei :...: ole yleisesti tunnettuja hyviä keinoja.
2 88567
Parittomilla luvuilla jakamisesta on yleensä luovuttu. On otettu käyttöön useampia eritaajuisia oskillaattoreita.
Tästä aiheutuu ylimääräisiä komponenttikuluja.
Yleisessä tiedossa ei ole ollut hyviä keinoja signaalin pulssisuhteen mielivaltaiseen muokkaamiseen, mutta parittomilla luvuilla jakamisen periaatetta yleistäen löydetään tähän systemaattinen ja selväpiirteinen keino.
Keksinnön tavoitteena on saada aikaan taajuudenjako 2N+1 -laskurilla, jonka pulssisuhde suurilla N:n arvoilla on lähes 50 %. Jos laskuri muodostaa lähes 50 % pulssisuhteen, piirin ulostuloa voidaan käyttää suurten piirien kellotaajuutena sekä nousevalla että laskevalla reunalla. Tällöin ei aiheudu ongelmia nousevien reunojen ja laskevien reunojen poikkeavuuksista. Esillä olevan keksinnön tarkoituksena on siten aikaansaada synkroninen laskuri, jolla jakamalla voidaan generoida pariton taajuus tulostaajuudesta hyvällä pulssisuhteella. Tämän saavuttamiseksi on keksinnölle tunnusomaista se, että takaisinkytkentälohko lisää yhden kellojakson 2N-laskurina toimivan rekisterilohkon laskentatulokseen.
Keksinnön mukaisen laskuripiirin avulla tulotaajuus voidaan jakaa parittomalla luvulla. Lähtevä aaltomuoto on lähes symmetrinen. Laskuri on täysin synkroninen. Esitetty ratkaisu voidaan toteuttaa millä tahansa laskurilla keksinnössä esitetyn takaisinsyötön avulla. Laskuri jakaa tulotaa-juuden luvulla 2N+1, jossa N on laskurin kiikkujen määrä.
Keksinnön avulla saadaan tulokellotaajuudesta järjestelmän kellotaajuus, kun tulokellotaajuuden ja lähtökellotaajuuden välinen suhde R on pariton kokonaisluku. Aikaisemmin on pystytty ohjelmoitavan synkronisen laskurin avulla saamaan aikaan sama tulo- ja lähtösignaalin suhde, mutta pulssisuhde ei ole ollut lähellä 50 %, varsinkaan suurilla suhdeluvuilla. Jos suhdeluku R on parillinen kokonaisluku, ohjel- 3 88567 moitavan laskurin ulostulo voidaan aina jakaa kahdella siten, että pulssisuhde pysyy samana.
Kun useita laskureita asetetaan peräkkäin keksinnön mukaisesti, pulssisuhteeksi saadaan Nn/(2Nn+l), jossa Nn on ketjun viimeisen laskurin laskentatulos.
Keksintöä selostetaan seuraavassa yksityiskohtaisesti viitaten oheisiin kuviin. Kuva 1 esittää keksinnön periaatteellista lohkokaaviota ja kuva 2 keksinnön mukaisen synkronisen 13-jakajan toimintaa.
Kuvassa 1 on esitetty keksinnön toiminta lohkokaaviotasol-la. Synkroniseen 2N+1 -jakajaan tuleva kellotaajuus on merkitty numerolla 1. Rekisterilohko 2 sisältää N kappaletta peräkkäisiä kiikkuja. Kunkin kiikun lähtö on kytketty ta-kaisinkytkentälohkoon 3. Takaisinkytkentälohko 3 antaa läh-tösignaalin 5 rekisterilohkon 2 edessä olevalle TAI-elimel-le 4, kun rekisterilohkon 2 jokaisen kiikun lähtösignaali on "l". Takaisinkytkentälohkoa 3 ohjaa TAI-elimeen 4 kytketty kellosignaali 1.
Kuvassa 2 on esitetty keksinnön mukaisen synkronisen 13-jakajan toiminta. Synkroniseen 13-jakajaan tuleva kellotaajuus on merkitty numerolla 1. Kellotaajuus menee TAI-elimen 4 kautta rekisterilohkoon 2, joka sisältää 6 peräkkäistä D-tyypin kiikkua 6-11. Lähdössä olevan kiikun 11 käänteinen lähtösignaali on takaisinkytketty ensimmäisen kiikun 6 tuloon. Kaikki kiikut 6 - 11 on kytketty samaan kellosignaaliin, mikä tekee laskurista synkronisen. Rekisterilohko toimii 2N-laskurina eli vaihtaa tilaa esimerkkitapauksessa 12 kellopulssin välein.
Takaisinkytkentälohko 3 sisältää logiikan, joka ilmoittaa kun rekisterilohkon 2 kaikki arvot ovat "1". Ilmaisin antaa tällöin arvon "1". Esimerkkitapauksessa kunkin kiikun 6 -11 lähtö on kytketty takaisinkytkentälohkon 3 JA-elimeen 12. JA-elin 12 antaa lähtösignaalin "1" kiikkujen 6-11 edessä olevalle TAI-elimelle 4, kun jokaisen kiikun 6-11 lähtösignaali on "l".
4 88567
Logiikkailmaisimen arvoa viivytetään viivekiikun 13 avulla yhden kellojakson ajan, jonka jälkeen se viedään rekisteri-lohkon 2 kelloa ohjaavan TAI-elimen 4 tuloon. Näin laskurin toiminta saadaan täysin synkroniseksi. Takaisinkytkentäloh-kon 3 viivettä tarvitaan laskurin oikean toiminnan varmistamiseksi. Jos viivettä ei olisi, laskuri lopettaisi, kun rekisterilohkon 2 kaikki arvot ovat "1".
Kelloa ohjataan TAI-elimen 4 avulla. Kellopulssi voi mennä TAI-elimen 4 läpi, kun takaisinkytkentälohkon 3 lähdössä on "0". Kun takaisinkytkentälohkon 3 lähdössä on "1", kello-pulssi pysyy korkealla. Kun kellopulssi laskee, on tärkeää ettei rekisterilohkoon 2 menevälle linjalle pääse piikkejä. Tämä voidaan estää TAI-elimen 4 avulla.
Oletetaan, että takaisinkytkentälogiikka antaa arvon "1" viivekiikulle 13. Seuraavalla kellopulssin nousevalla reunalla rekisterilohko 2 saa kellopulssin ja jatkaa yhden jakson eteenpäin ja ensimmäiselle kiikulle 6 annetaan arvo "O". Samalla nousevalla reunalla takaisinkytkentälohkon 3 lähtö nousee ylös ja saa TAI-elimen 4 pysymään ylhäällä.
Kun rekisterilohkolle 2 on annettu arvo "0", takaisinkytkentälohkon 3 logiikkailmaisimen arvo laskee alas.
Seuraavan nousevan reunan kohdalla viivekiikku 13 saa kellopulssin ja takaisinkytkentälohkon 3 lähdön arvo laskee alas. Koska TAI-elimen 4 takaisinkytkentälohkosta 3 lähtevä tulo oli korkealla nousevan reunan kohdalla, rekisterilohko 2 ei saanut kellopulssia. Kun takaisinkytkentälohkon 3 lähtösignaali laskee alas, TAI-elimeen 4 tuleva kellosignaali on jo korkealla, mikä pitää rekisterilohkoon 2 lähtevän kellosignaalin korkealla. Näin 2N-laskurin tulokseen on lisätty yksi kellojakso lisää.
5 88567 Lähdössä oleva kiikku 14 synkronoi lähdön järjestelmän kelloon 15. Täten saadaan synkroninen lähtösignaali 5. Synkroninen 2N+1 -jakaja käynnistetään RESET-kytkimestä 16.
Pulssisuhde on lähes 50 % suurilla kokonaisluvuilla. Laskuri voidaan toteuttaa erillisistä komponenteista tai integroida ASICille. Pulssin ylhäällä olon kestoaika on (N+l)-/(2N+1). Pulssin alhaalla olon kestoaika on N/(2N+1). Synkronisen 2N+1 -laskurin pulssisuhde on tällöin (N+l)/(2N+1). Tällöin kun N>5 (jako ll-laskurilla), pulssisuhde on 50 % toleranssilla 10 %.
Keksintö kuvaa systemaattisen periaatteen, jolla voidaan tehdä jako millä tahansa parittomalla luvulla pientä logiikkamäärää käyttäen. Keksinnön avulla voidaan tehdä sellaisia kellojakajia, joita ei aiemmin ole kyetty tekemään tai joiden toteutukset ovat olleet erittäin hankalia ja tapauskohtaisia. Keksinnön avulla saadaan aikaan synkroninen lähtösignaali.
Claims (7)
1. Synkroninen 2N+1 -jakaja, tunnettu siitä, että takaisinkytkentälohko (3) lisää yhden kellojakson 2N-laskuri-na toimivan rekisterilohkon (2) laskentatulokseen.
2. Patenttivaatimuksen 1 mukainen jakaja, tunnet- t u siitä, että takaisinkytkentälohko (3) sisältää logiikan ja viivekiikun (13).
3. Patenttivaatimuksen 2 mukainen jakaja, tunnet-t u siitä, että logiikka ilmoittaa viivekiikulle (13) kun rekisterilohkon (2) kiikkujen (6 - 11) arvot ovat "1".
4. Patenttivaatimuksen 3 mukainen jakaja, tunnet- t u siitä, että viivekiikku (13) viivyttää logiikkailmaisi-men arvoa yhden kellojakson.
5. Patenttivaatimuksen 4 mukainen jakaja, tunnet- t u siitä, että viivekiikun (13) viivyttämä logiikkailmaisi-men arvo viedään rekisterilohkon (2) kelloa ohjaavan TAI-elimen (4) tuloon.
6. Jonkin edellä olevan patenttivaatimuksen mukainen jakaja, tunnettu siitä, että lähdössä on kiikku (14), joka synkronoi rekisterilohkosta lähtevän signaalin järjestelmän kelloon (15).
7 88567
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FI913256A FI88567C (fi) | 1991-07-04 | 1991-07-04 | En generell synkronisk 2N+1 -divisor |
GB9214016A GB2257276B (en) | 1991-07-04 | 1992-07-01 | A frequency divider |
US07/907,189 US5390223A (en) | 1991-07-04 | 1992-07-01 | Divider circuit structure |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FI913256A FI88567C (fi) | 1991-07-04 | 1991-07-04 | En generell synkronisk 2N+1 -divisor |
FI913256 | 1991-07-04 |
Publications (3)
Publication Number | Publication Date |
---|---|
FI913256A0 FI913256A0 (fi) | 1991-07-04 |
FI88567B FI88567B (fi) | 1993-02-15 |
FI88567C true FI88567C (fi) | 1993-05-25 |
Family
ID=8532850
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FI913256A FI88567C (fi) | 1991-07-04 | 1991-07-04 | En generell synkronisk 2N+1 -divisor |
Country Status (3)
Country | Link |
---|---|
US (1) | US5390223A (fi) |
FI (1) | FI88567C (fi) |
GB (1) | GB2257276B (fi) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FI94086C (fi) * | 1993-06-16 | 1995-07-10 | Nokia Telecommunications Oy | Menetelmä digitaalisen signaalin taajuuden kertomiseksi ja taajuuskertojakytkentä |
US5499280A (en) * | 1995-02-02 | 1996-03-12 | Qualcomm Incorporated | Clock signal generation |
US5552732A (en) * | 1995-04-25 | 1996-09-03 | Exar Corporation | High speed divide by 1.5 clock generator |
US5526391A (en) * | 1995-04-28 | 1996-06-11 | Motorola Inc. | N+1 frequency divider counter and method therefor |
FI953433A (fi) * | 1995-07-14 | 1997-01-15 | Nokia Mobile Phones Ltd | Kaksiulotteista hilarakennetta käyttävä kanavatransistori ja sen käyttäminen signaalin prosessointiin |
US5633814A (en) * | 1995-10-26 | 1997-05-27 | Advanced Micro Devices | Non-modulo power of 2 frequency divider |
GB2308470B (en) * | 1995-12-22 | 2000-02-16 | Nokia Mobile Phones Ltd | Program memory scheme for processors |
US5748949A (en) * | 1996-07-02 | 1998-05-05 | Motorola Inc. | Counter having programmable periods and method therefor |
FI962816A (fi) * | 1996-07-11 | 1998-01-12 | Nokia Mobile Phones Ltd | Mikropiirimodulien kotelorakenne |
FI101914B (fi) * | 1996-11-08 | 1998-09-15 | Nokia Mobile Phones Ltd | Parannettu menetelmä ja piirijärjestely signaalin käsittelemiseksi |
GB2323190B (en) * | 1997-03-14 | 2001-09-19 | Nokia Mobile Phones Ltd | Executing nested loops |
FI103617B (fi) | 1997-09-01 | 1999-07-30 | Nokia Mobile Phones Ltd | Kanavatransistorit |
DE19811853C1 (de) | 1998-03-18 | 1999-09-09 | Nokia Mobile Phones Ltd | Kommunikationseinrichtung und Verfahren zu deren Betriebssteuerung |
JP2000286696A (ja) * | 1999-03-30 | 2000-10-13 | Mitsubishi Electric Corp | 分周回路 |
US6518805B2 (en) | 2000-10-04 | 2003-02-11 | Broadcom Corporation | Programmable divider with built-in programmable delay chain for high-speed/low power application |
US6469549B2 (en) * | 2000-11-30 | 2002-10-22 | Infineon Technologies Ag | Apparatus and method for odd integer signal division |
JP2003152530A (ja) * | 2001-11-13 | 2003-05-23 | Mitsubishi Electric Corp | 分周回路 |
WO2007109743A2 (en) * | 2006-03-21 | 2007-09-27 | Multigig Inc. | Frequency divider |
US9257991B2 (en) * | 2014-01-21 | 2016-02-09 | Telefonaktiebolaget L M Ericsson (Publ) | High-speed frequency divider |
JP2018164151A (ja) * | 2017-03-24 | 2018-10-18 | 東芝メモリ株式会社 | 分周回路 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3930169A (en) * | 1973-09-27 | 1975-12-30 | Motorola Inc | Cmos odd multiple repetition rate divider circuit |
US3906374A (en) * | 1974-03-12 | 1975-09-16 | Nasa | Symmetrical odd-modulus frequency divider |
IT1022043B (it) * | 1974-06-06 | 1978-03-20 | Sits Soc It Telecom Siemens | Divisore simmetrico di frequenza per un numero k dispari |
US3943379A (en) * | 1974-10-29 | 1976-03-09 | Rca Corporation | Symmetrical odd modulus frequency divider |
JPS56169432A (en) * | 1980-05-31 | 1981-12-26 | Toshiba Corp | Frequency dividing ratio setting circuit for programmable counter |
JPS58209230A (ja) * | 1982-05-31 | 1983-12-06 | Toshiba Corp | プログラマブルカウンタ |
US4573176A (en) * | 1983-11-18 | 1986-02-25 | Rca Corporation | Fractional frequency divider |
JP2504568B2 (ja) * | 1989-06-20 | 1996-06-05 | 富士通株式会社 | 信号生成回路 |
JP3003078B2 (ja) * | 1989-10-16 | 2000-01-24 | 日本無線株式会社 | 分周比の切換え可能な分周回路 |
-
1991
- 1991-07-04 FI FI913256A patent/FI88567C/fi active
-
1992
- 1992-07-01 US US07/907,189 patent/US5390223A/en not_active Expired - Lifetime
- 1992-07-01 GB GB9214016A patent/GB2257276B/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5390223A (en) | 1995-02-14 |
FI913256A0 (fi) | 1991-07-04 |
GB9214016D0 (en) | 1992-08-12 |
FI88567B (fi) | 1993-02-15 |
GB2257276B (en) | 1995-01-04 |
GB2257276A (en) | 1993-01-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
FI88567C (fi) | En generell synkronisk 2N+1 -divisor | |
FI88837C (fi) | Frekvensdividering med udda tal och decimaltal | |
US4573176A (en) | Fractional frequency divider | |
CA1173917A (en) | Digital frequency divider suitable for a frequency synthesizer | |
US4412342A (en) | Clock synchronization system | |
US10972112B1 (en) | 50%-duty-cycle consecutive integer frequency divider and phase-locked loop circuit | |
US5230013A (en) | PLL-based precision phase shifting at CMOS levels | |
US9018996B1 (en) | Circuits, architectures, apparatuses, algorithms and methods for providing quadrature outputs using a plurality of divide-by-n dividers | |
US8704557B2 (en) | High-speed non-integer frequency divider circuit | |
US4555793A (en) | Averaging non-integer frequency division apparatus | |
US4575867A (en) | High speed programmable prescaler | |
KR100709518B1 (ko) | 위상 동기 루프 회로 | |
US6956922B2 (en) | Generating non-integer clock division | |
US10700669B2 (en) | Avoiding very low duty cycles in a divided clock generated by a frequency divider | |
US4942595A (en) | Circuit for dividing the frequency of a digital clock signal by two and one-half | |
US4494243A (en) | Frequency divider presettable to fractional divisors | |
KR950001441B1 (ko) | 자동 주파수 제어회로 | |
RU2766442C1 (ru) | Цифровой делитель частоты | |
JPH0548433A (ja) | 多段分周器 | |
US6298106B1 (en) | Frequency synthesiser | |
JPH05347555A (ja) | 可変分周回路 | |
JPH01144725A (ja) | 分周回路 | |
KR100188079B1 (ko) | 링 카운터를 이용한 분주회로 | |
KR100266742B1 (ko) | 프로그램 가능한 주파수 분주기 | |
KR200148592Y1 (ko) | 모드변환 리셋회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
BB | Publication of examined application |