DE4428545A1 - Schaltungsanordnung zur Umwandlung eines seriellen Datensignals in ein paralleles Datensignal - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Umwandlung eines seriellen Datensignals in ein paralleles Datensignal mit einer aus n Stufen bestehenden Schieberegisteranordnung, welche das serielle Datensignal sowie ein dem seriellen Datensignal zugeordnetes Taktsignal empfängt und welche in Abhängigkeit des Taktsignals die Daten des seriellen Datensignals von Stufe zu Stufe durch die Schieberegisteranordnung schiebt und an Ausgängen der Stufen vorliegende Daten parallel ausgibt, einer aus n Stufen bestehenden Ausgangsregisteranordnung, welche die von der Schieberegisteranordnung ausgegebenen Daten parallel empfängt, in Abhängigkeit eines frequenzgeteilten Taktsignals übernimmt und an Ausgängen der Stufen als paralleles Datensignal abgibt, und einer Frequenzteileranordnung, welche das dem seriellen Datensignal zugeordnete Taktsignal empfängt und an einem Ausgang ein frequenzgeteiltes Taktsignal für die Ausgangsregisteranordnung zur Verfügung stellt.

Eine derartige Schaltungsanordnung ist aus der US 5,223,833 bekannt. Die maximal mögliche Arbeitsgeschwindigkeit einer solchen, auch als Serien/Parallel-Wandler bezeichneten Schaltungsanordnung wird im wesentlichen durch das Timing der die Daten übernehmenden Taktsignale begrenzt, da bestimmte Setz- und Halte-Zeiten (setup time, hold time) der in dem Wandler verwendeten Register eingehalten und Schaltungslaufzeiten (propagation delay) beachtet werden müssen.

Unter der Voraussetzung, daß das serielle (Daten) -Taktsignal und das frequenzgeteilte (Lade)-Taktsignal um die Verzögerungszeit eines Registers relativ zum seriellen (Daten) -Taktsignal verzögert sind, ergibt sich für beide Taktsignale eine zeitgleiche Zustandsänderung. Um aber mit dem frequenzgeteilten (Lade)-Takt die anliegenden Daten sicher übernehmen zu können, muß die relative rage des frequenzgeteilten (Lade)-Taktes zum seriellen (Daten)-Takt korrigiert werden. Die Taktflanke des frequenzgeteilten (Lade)-Taktes darf dabei nur außerhalb des durch die Setz- und Halte-Zeit bestimmten Intervalls liegen. Für eine zeitliche Korrektur der Taktsignale könnte man die Taktsignale über eine bestimmte Anzahl von in Reihe geschalteter logischer Gatter leiten, um so mittels der Gatterlaufzeit eine Anpassung vorzunehmen. Diese Maßnahme führt jedoch aufgrund einer toleranzbehafteten Verkettung der Gatterlaufzeiten zu einer ungenauen Phasenkorrektur der Taktsignale, da die Summe der Toleranzen der einzelnen Setz- und Haltezeiten der Register typischerweise die minimal mögliche Systemzykluszeit überschreitet. Außerdem ist zu berücksichtigen, daß eine solche Maßnahme zusätzlichen Schaltungsaufwand in Form einer bestimmten Anzahl von Gattern erfordert.

Eine Korrektur der Taktphasenlagen mit genau spezifizierten Verzögerungsleitungen ist im allgemeinen mit einem hohen Kostenaufwand verbunden. Darüberhinaus ist die Korrektur der Phasenlage der beiden Taktsignale auch im Hinblick auf die Verkettung von Teilschaltungen kritisch. Eingefügte spezifizierte Verzögerungsleitungen verhindern eine definierte Taktlage relativ zum eingangsseitigen Takt, so daß beispielsweise bei parallelen Signalzweigen eine sorgfältige Abstimmung der Taktphasen erfolgen muß bzw. in Einzelfällen nur unsicher möglich ist.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, bei einer Schaltungsanordnung nach der eingangs genannten Art die Arbeitsgeschwindigkeit zu erhöhen.

Diese Aufgabe wird dadurch gelöst, daß jede Stufe der Schieberegisteranordnung und der Ausgangsregisteranordnung eine Speichereinrichtung mit einem ersten und zweiten Dateneingang, einem Selektionseingang zur Anwahl des ersten oder zweiten Dateneingangs, einem Takteingang sowie einem Datenausgang enthält, bei welcher dem Takteingang jeder Speichereinrichtung das dem seriellen Datensignal zugeordnete Taktsignal und dem Selektionseingang jeder Speichereinrichtung das frequenzgeteilte Taktsignal zugeführt ist, daß n Stufen dieser Speichereinrichtungen so in Reihe geschaltet sind, daß der erste Dateneingang einer folgenden Stufe jeweils mit dem Datenausgang der unmittelbar vorhergehenden Stufe verbunden und dem ersten und zweiten Dateneingang der ersten Stufe einer solchen Reihenschaltung das serielle Datensignal gemeinsam zugeführt ist, und daß an die Datenausgänge der aus n Stufen bestehenden Reihenschaltung die zweiten Dateneingänge weiterer n Stufen der Speichereinrichtung angeschlossen sind, bei welchen jeweils der erste Dateneingang mit dem Datenausgang verbunden ist und an den Datenausgängen der weiteren n Stufen das parallele Datensignal abnehmbar ist.

Die erfindungsgemäße Schaltungsanordnung weist den Vorteil auf, daß der Takt des frequenzgeteilten (Lade)-Taktsignals bestimmt, von welchem der beiden Dateneingänge der Speichereinrichtungen Daten übernommen werden. Aufgrund dieser besonderen Beschaltung werden die seriellen Daten in einem Zyklus des frequenzgeteilten (Lade)-Taktes (n-1)-mal über den ersten Eingang aller ungerade angeordneten Speichereinrichtungen geschoben und im n-ten seriellen (Daten)-Takt über den zweiten Eingang aller gerade angeordneten Speichereinrichtungen übernommen. Eine Korrektur der Phasenlage der Taktsignale erübrigt sich somit. Die maximal mögliche Arbeitsgeschwindigkeit der erfindungsgemäßen Schaltungsanordnung wird nur noch von den Setz- und Halte-Zeiten einer Einrichtung zur Umschaltung von einem auf den anderen Dateneingang der Speichereinrichtung begrenzt.

Gemäß einer vorteilhaften Ausgestaltung der Erfindung besteht jeweils eine Speichereinrichtung aus einem 1-auf-2- Decoder mit einem Eingang und zwei Ausgängen, einem ersten und zweiten UND-Gatter mit jeweils zwei Eingängen und einem Ausgang, bei welchen erste Eingänge der UND-Gatter an den zwei Ausgängen des 1-auf-2-Decoders angeschlossen sind und zweite Eingänge der UND-Gatter mit den ersten und zweiten Dateneingängen verbunden sind, einem ODER-Gatter mit zwei Eingängen und einem Ausgang, bei welchem die beiden Eingänge des ODER-Gatters mit den beiden Ausgängen der beiden UND- Gatter verbunden sind, einem D-Flipflop mit einem D-Eingang, einem Takteingang und einem Datenausgang, bei welchem der D- Eingang mit dem Ausgang des ODER-Gatters verbunden ist, dem Takteingang das frequenzgeteilte Taktsignal zugeführt ist und an dem Datenausgang ein Datensignal abnehmbar ist.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen:

Fig. 1 das Blockschaltbild eines Serien/Parallel-Wandlers nach dem Stand der Technik,

Fig. 2 Spannungs-Zeit-Diagramme zur Erläuterung des Blockschaltbildes der Fig. 1,

Fig. 3 das Blockschaltbild eines Serien/Parallel-Wandlers gemäß der Erfindung,

Fig. 4 Spannungs-Zeit-Diagramme zur Erläuterung des Blockschaltbildes der Fig. 3 und

Fig. 5 die bevorzugte Schaltung einer der im erfindungsgemäßen Serien/Parallel-Wandler verwendeten Speichereinrichtungen.

In den Figuren sind gleiche Teile mit gleichen Bezugszeichen versehen.

In der Fig. 1 ist das Blockschaltbild eines bekannten Serien/Parallel-Wandlers dargestellt. Bei diesem Serien/Parallel-Wandler ist über eine Eingangsklemme 1 ein serielles Datensignal dem Eingang eines n-stufigen Schieberegisters zugeführt, das aus einer Reihenschaltung von n D-Flipflops 2′, 2′′, 2 ⁿ besteht. Das serielle Datensignal liegt an dem D-Eingang des ersten D-Flipflops 2′. Der Ausgang Q des ersten D-Flipflops 2′ ist an dem D- Eingang des zweiten D-Flipflops 2′′ angeschlossen. In gleicher Weise sind die Ausgänge der anderen D-Flipflops 2′′ bis 2 ⁿ mit D-Eingängen benachbarter D-Flipflops verbunden. Ferner sind die Ausgänge Q der D-Flipflops 2′, 2′′, 2 ⁿ mit den D-Eingängen von weiteren D-Flipflops 3′, 3′′, 3 ⁿ verbunden, die ein Ausgangsregister bilden, so daß das serielle Datensignal in ein n-Bit-paralleles Datensignal umgewandelt wird. Das n-Bit-parallele Datensignal ist an Ausgangsklemmen 4′, 4′′, 4 ⁿ, die mit Ausgängen Q der weiteren D-Flipflops 3′, 3′′, 3 ⁿ verbunden sind, abnehmbar.

Die D-Flipflops 2′, 2′′, 2 ⁿ des Schieberegisters werden von einem an einer Klemme 5 liegenden (Daten)-Taktsignal getaktet, das parallel zu dem an der Eingangsklemme 1 liegenden seriellen Datensignal übertragen wird. An den Takteingängen der D-Flipflops 3′, 3′′, 3 ⁿ des Ausgangsregisters ist ein frequenzgeteiltes (Lade)- Taktsignal aufgeschaltet, das ein Frequenzteiler 6 erzeugt. Der Frequenzteiler 6, dem das an Klemme 5 liegende (Daten)- Taktsignal zugeführt ist, teilt die Frequenz des (Daten)- Taktsignals durch n, wobei mit n die Anzahl der Bits pro Datenwort bezeichnet ist.

Durch Taktung des an der Klemme 5 liegenden (Daten)- Taktsignals werden die an der Klemme 1 liegenden seriellen Daten von links nach rechts durch die einzelnen Stufen (D- Flipflop 2′, 2′′ bis 2 ⁿ) des Schieberegisters geschoben. Nach n Schiebetakten steht an den Ausgängen Q der D-Flipflops 2′, 2′′, 2 ⁿ parallel ein n- Bit-breites Datenwort, das durch Taktung des frequenzgeteilten (Lade)-Taktsignals von den D- Flipflops 3′, 3′′, 3 ⁿ des Ausgangsregisters parallel übernommen und an den Ausgangsklemmen 4′, 4′′, 4 ⁿ wortweise ausgeben wird.

Die Fig. 2a zeigt ausschnittsweise ein Spannungs-Zeit- Diagramm des an der Klemme 5 liegenden Taktsignals. Dieses Taktsignal wird - wie eingangs erwähnt - parallel zu dem an der Eingangsklemme 1 liegenden seriellen Datensignal übertragen. Das zugehörige serielle Datensignal ist in der Fig. 2b dargestellt. Die Flanken des seriellen Datensignals sind gegenüber den steigenden Flanken des Taktsignals um die Schaltungslaufzeit t_pd zeitlich verzögert. Zeitgleich zu den Flanken des seriellen Datensignals möge das frequenzgeteilte Taktsignal (Fig. 2c) seinen Zustand ändern. Da mit einer derartigen zeitliche Lage des frequenzgeteilten Taktsignals eine sichere Übernahme der an den Ausgängen Q des Schieberegisters liegenden Daten nicht möglich ist, muß die relative Lage des frequenzgeteilten Taktes (Fig. 2c) zum seriellen Takt (Fig. 2a) so korrigiert werden, daß die Taktflanken außerhalb des durch die beiden Zeiten t_h (hold time) und t_su (setup time) bestimmten Intervalls liegen. Die erforderliche Taktphasenkorrektur führt zu einem erhöhten Schaltungs- und Abgleichaufwand, wobei Unsicherheiten bezüglich der Datenübernahme bei hohen Datenraten bestehen bleiben.

Diese Nachteile weist der in der Fig. 3 dargestellte erfindungsgemäße Serien/Parallel-Wandler nicht auf. Bei diesem Serien/Parallel-Wandler wird das serielle Datensignal zwar ebenfalls dem Eingang eines n-stufigen Schieberegisters zugeführt, dieses Schieberegister besteht aber aus einer Reihenschaltung von n Speichereinrichtungen 12′, 12′′ bis 12 ⁿ, deren besondere Schaltung in Verbindung mit der Fig. 5 noch näher erläutert wird. Das an der Eingangsklemme aufgeschaltete serielle Datensignal liegt gleichzeitig an Eingängen DP und DS der ersten Speichereinrichtung 12′. DP bezeichnet hier einen parallelen Dateneingang und DS einen seriellen Dateneingang. Der Ausgang Q der ersten Speichereinrichtung 12′ ist an dem Eingang DP der zweiten Speichereinrichtung 12′′ angeschlossen. In gleicher Weise sind die Ausgänge der anderen Speichereinrichtungen 12′′ bis 12 ⁿ mit den Eingängen DP der folgenden Speichereinrichtungen des Schieberegisters verbunden. Bei den folgenden Speichereinrichtungen 12′′ bis 12 ⁿ bleiben jedoch die Eingänge DS offen; sie liegen intern auf einem logischen L-Pegel. Die Ausgänge Q der n Speichereinrichtungen 12′, 12′′ bis 12 ⁿ des Schieberegister sind ferner mit Eingängen DS von weiteren Speichereinrichtungen 13′, 13′′ bis 13 ⁿ verbunden, die das Ausgangsregister verkörpern. Bei dem Ausgangsregister sind die an den einzelnen Ausgängen Q abnehmbaren Datensignale einmal zu den Ausgangsklemmen 4′, 4′′ bis 4 ⁿ geführt und dort in einer Wortbreite von n Bit parallel abnehmbar und ein anderes Mal sind die Datensignale auf einen Eingang DP der vorliegenden Speichereinrichtung 13′, 13′′ bzw. 13 ⁿ zurückgekoppelt. Im Gegensatz zu dem bekannten Serien/Parallel-Wandler (Fig. 1) wird bei dem erfindungsgemäßen Serien/Parallel-Wandler sowohl den Takteingängen der Speichereinrichtungen 12′, 12′′ bis 12 ⁿ des Schieberegisters als auch den Takteingängen der Speichereinrichtungen 13′, 13′′ bis 13 ⁿ des Ausgangsregisters das an der Klemme 5 liegende (Daten)-Taktsignal zugeleitet. In gleicher Weise wird auch allen Selektionseingängen S der verwendeten Speichereinrichtungen 12′, 12′′ bis 12 ⁿ und 13′, 13′′ bis 13 ⁿ das von dem Frequenzteiler 6 abgegebene frequenzgeteilte Taktsignal gemeinsam zugeführt. Ebenso wie der in Zusammenhang mit der Fig. 1 beschriebene Frequenzteiler 6 teilt auch der hier vorgesehene Frequenzteiler 6 ebenfalls die Frequenz des an der Klemme 5 liegende Taktsignals durch n, um ein entsprechendes Wort- Taktsignal für die parallele Datenübernahme zu erzeugen.

Bevor die Wirkungsweise des erfindungsgemäßen Serien/Parallel-Wandlers (Fig. 3) eingegangen wird, soll zunächst die konkrete Schaltung der verwendeten Speichereinrichtungen 12′, 12′′ bis 12 ⁿ bzw. 13′, 13′′ bis 13 ⁿ erläutert werden. Die Fig. 5 zeigt eine bevorzugte Ausführungsform der Speichereinrichtung. Im wesentlichen enthält jede der Speichereinrichtungen einen 1-auf-2-Decoder 14, der über eine Klemme S von dem frequenzgeteilten Taktsignal angesteuert wird und der an zwei Ausgängen zwei Schaltsignale abgibt, die je nach logischem Pegel des an der Klemme S anliegenden frequenzgeteilten Taktsignals entweder einen L- und einen H-Pegel oder einen H- und einen L-Pegel aufweisen. Der 1-auf-2-Decoder könnte beispielsweise mit einem IC vom Typ 74LS139 (Dual 2-to-4 Decoder) realisiert sein, von dem zur Decodierung nur ein Eingang und zwei Ausgänge benutzt werden. Ferner enthält jede der Speichereinrichtungen zwei UND-Gatter 15 und 16, die jeweils zwei Eingänge und einen Ausgang aufweisen. Ersten Eingängen der beiden UND-Gatter 15 und 16 sind die von dem 1-auf-2- Decoder abgegebenen Schaltsignale zugeführt. Der zweite Eingang des UND-Gatters 15 ist an der Klemme DP und der zweite Eingang des UND-Gatters 16 an der Klemme DS angeschlossen. Die Ausgänge der UND-Gatter 15 und 16 liegen an Eingängen eines ODER-Gatters 17, dessen Ausgang mit dem D- Eingang eines D-Flipflops 18 verbunden ist. Ein Takteingang des D-Flipflops 18 empfängt das an der Klemme CLK aufgeschaltete (serielle) Taktsignal.

Bei der Speichereinrichtung der Fig. 5 wird der D-Eingang eines D-Flipflops wahlweise über einen gesteuerten Umschalter (Elemente 14 bis 17) mit einer der beiden Eingangsklemmen DP bzw. DS verbunden. Dabei wird in Abhängigkeit des an der Klemme S vorherrschenden logischen Pegels des frequenzgeteilten Taktsignals gezielt entweder das an der Klemme DP oder das an der Klemme DS liegende Datensignal angewählt.

An die Stelle der in der Fig. 5 angegebenen Ausführungsform des gesteuerten Umschalters (Elemente 14 bis 17) kann selbstverständlich auch eine andere Ausführungsform treten. Anstatt des 1-auf-2-Decoders 14 kann auch ein Verstärker mit invertierendem und nicht-invertierendem Ausgang verwendet werden.

In dem erfindungsgemäßen Serien/Parallel-Wandler wirken die Speichereinrichtungen 12′, 12′′ bis 12 ⁿ und 13′, 13′′ bis 13 ⁿ so zusammen, daß die seriellen Daten nach Art eines Schieberegisters von links nach rechts in einem Zyklus des frequenzgeteilten Taktsignals (n-1)-mal über den Eingang DP aller ungeraden Speichereinrichtungen 12′, 12′′ bis 12 ⁿ geschoben und im n-ten Teil über den Eingang DS aller geraden Speichereinrichtungen 13′, 13′′ bis 13 ⁿ parallel übernommen werden.

Die Fig. 4a zeigt das Spannungs-Zeit-Diagramm des an der Klemme 5 liegenden seriellen Taktsignals. Um die Schaltungslaufzeit t_pd verzögert zu dem seriellen Taktsignal ist in der Fig. 4b das Spannungs-Zeit-Diagramm des an der Klemme 1 aufgeschalteten parallel übertragenen seriellen Datensignals dargestellt. An Flankenübergängen des seriellen Datensignals befinden sich die Flanken des frequenzgeteilten Taktsignals (Fig. 4c), das die Daten als Reaktion auf den seriellen Takt parallel übernimmt, so daß ein n-Bit paralleles Datensignal (Fig. 4d) ausgegeben wird. Eine herkömmliche Taktphasenkorrektur kann daher entfallen. Die Arbeitsgeschwindigkeit des erfindungsgemäßen Serien/Parallel-Wandlers wird nur noch von den Setz- und Halte-Zeiten des Selektionseingangs S bestimmt.

Claims (3)

1. Schaltungsanordnung zur Umwandlung eines seriellen Datensignals in ein paralleles Datensignal mit einer aus n Stufen bestehenden Schieberegisteranordnung, welche das serielle Datensignal sowie ein dem seriellen Datensignal zugeordnetes Taktsignal empfängt und welche in Abhängigkeit des Taktsignals die Daten des seriellen Datensignals von Stufe zu Stufe durch die Schieberegisteranordnung schiebt und die an Ausgängen der Stufen vorliegende Daten parallel ausgibt, einer aus n Stufen bestehenden Ausgangsregisteranordnung, welche die von der Schieberegisteranordnung ausgegebenen Daten parallel empfängt, in Abhängigkeit eines frequenzgeteilten Taktsignals übernimmt und an Ausgängen der Stufen als paralleles Datensignal abgibt, und einer Frequenzteileranordnung, welche das dem seriellen Datensignal zugeordnete Taktsignal empfängt und welche ein frequenzgeteiltes Taktsignal für die Ausgangsregisteranordnung zur Verfügung stellt, dadurch gekennzeichnet, daß jede Stufe der Schieberegisteranordnung und der Ausgangsregisteranordnung eine Speichereinrichtung mit einem ersten und zweiten Dateneingang, einem Selektionseingang zur Anwahl des ersten oder zweiten Dateneingangs, einem Takteingang sowie einem Datenausgang enthält, bei welcher dem Takteingang jeder Speichereinrichtung das dem seriellen Datensignal zugeordnete Taktsignal und dem Selektionseingang jeder Speichereinrichtung das frequenzgeteilte Taktsignal zugeführt ist, daß n Stufen dieser Speichereinrichtungen so in Reihe geschaltet sind, daß der erste Dateneingang einer folgenden Stufe jeweils mit dem Datenausgang der unmittelbar vorhergehenden Stufe verbunden und dem ersten und zweiten Dateneingang der ersten Stufe einer solchen Reihenschaltung das serielle Datensignal gemeinsam zugeführt ist, und daß an die Datenausgänge der aus n Stufen bestehenden Reihenschaltung die zweiten Dateneingänge weiterer n Stufen der Speichereinrichtung angeschlossen sind, bei welchen jeweils der erste Dateneingang mit dem Datenausgang verbunden ist und an den Datenausgängen der weiteren n Stufen das parallele Datensignal abnehmbar ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Speichereinrichtungen ein D- Flipflop aufweist, bei welchem einem D-Eingang in Abhängigkeit des frequenzgeteilten Taktsignals entweder das an dem ersten Dateneingang oder das an dem zweiten Dateneingang liegende Datensignal aufgeschaltet ist.

3. Schaltungsanordnung nach Anspruch 1 und 2, gekennzeichnet durch jeweils eine Speichereinrichtung mit einem 1-auf-2- Decoder mit einem Eingang und zwei Ausgängen, einem ersten und zweiten UND-Gatter mit jeweils zwei Eingängen und einem Ausgang, bei welchen erste Eingänge der UND-Gatter an den zwei Ausgängen des 1-auf-2-Decoders angeschlossen sind und zweite, Eingänge der UND-Gatter mit den ersten und zweiten Dateneingängen verbunden sind, einem ODER-Gatter mit zwei Eingängen und einem Ausgang, bei welchem die beiden Eingänge des ODER-Gatters mit den beiden Ausgängen der beiden UND- Gatter verbunden sind, einem D-Flipflop mit einem D-Eingang, einem Takteingang und einem Datenausgang, bei welchem der D- Eingang mit dem Ausgang des ODER-Gatters verbunden ist, dem Takteingang das frequenzgeteilte Taktsignal zugeführt ist und an dem Datenausgang ein Datensignal abnehmbar ist.