DE69007447T2 - Gatestruktur eines Halbleiterbauelementes mit darin enthaltener Oxidschicht. - Google Patents

Gatestruktur eines Halbleiterbauelementes mit darin enthaltener Oxidschicht.

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Description

    Hintergrund der Erfindung Gebiet der Erfindung
  • Die Erfindung betrifft Halbleiterbauelemente, insbesondere ein Halbleiterbauelement mit einer Gate-Struktur oder einen Widerstand, der eine Mehrzahl von Polysiliziumschichten aufweist, wobei jede Polysiliziumschicht von der benachbarten Polysiliziumschicht durch eine dünne Oxidschicht getrennt ist.
    • Beschreibung des Standes der Technik
  • Ein typischer Feldeffekt-Transistor (FET) 50 mit einem Polysiliziumgate 15 ist in Fig.1 gezeigt. Der Transistor 50 hat einen ersten Bereich 10 des N+-Leitfähigkeitstypus, der in einem Halbleitersubstrat 11 des P-Leitfähigkeitstypus (P-Typus) gebildet ist. Der Bereich 10 arbeitet als Source-Bereich des Transistors 50. Seitlich bebstandet vom Source-Bereich 10 mit N+-Leitfähigkeit liegt in einem gewählten Abstand 14, der Kanallänge, ein zweiter Bereich 12 des N+-Leitfähigkeitstypus im Substrat 11. Der Bereich 12 arbeitet als Drain des Transistors 50. Der Bereich in dem Substrat 11 zwischen den Source- und Drain-Bereichen 10, 12 arbeitet als Kanalbereich 14. Eine dünne Gate-Oxidschicht 13 ist auf dem Substrat 11 so angeordnet, daß sie den Source-Bereich 10, den Drain-Bereich 12 und den Kanalbereich 14 überlagert. Das Polysiliziumgate 15 ist auf der Gate-Oxidschicht 13 gebildet. Fremdionen mit P-Leitfähigkeit werden als Störstellen in den Randbereich des Transistors 50 eingelagert, um Kanalsperrbereiche 18 zu bilden. Eine Feld-Oxidschicht 17 überlagert jeden der Bereiche 18. Eine zusätzliche Oxidschicht 16 überlagert die Feld- Oxidschicht 17, die Gate-Oxidschicht 13 und das Polysilizium Gate 15. Schließlich kontaktieren eine Drain-Elektrode 19 und eine Source-Elektrode 20 den Drain-Bereich 10 und den Source- Bereich 12 jeweils über die Oxidschicht 16 und die Gate- Oxidschicht 13.
  • Bei einem typischen Herstellungsvorgang des Transistors 50 läßt man zunächst die dünne Gate-Oxidschicht 13 auf einem P-Typ Substrat 11 aufwachsen. Eine dicke Siliziumnitridschicht, die sowohl als Einlagerungssperre für die Ioneneinlagerung als auch als Oxidationsmaske wirkt, wird über der Oxidschicht 13 abgelagert. Diese Siliziumnitridschicht wird wieder entfernt außer von denjenigen Bereichen, in denen der Source-Bereich 10, der Drain-Bereich 12 und der Kanalbereich 14 des Transistors 50 gebildet werden sollen. Nach der Entfernung der Siliziumnitridschicht werden P-Typ Störstellenionen zur Bildung der Kanalsperrbereiche 18 eingelagert. Die Siliziumnitridschicht hindert die Ioneneinlagerung in denjenigen Bereichen, in denen der Source-Bereich 10, der Drain-Bereich 12 und der Kanalbereich 14 gebildet werden sollen. Nach der P-Ioneneinlagerung wird das Substrat 11 wiederum oxidiert, um den Feldoxidbereich 17 zu bilden. Während dieses Vorgangs wird die Siliziumnitridschicht als eine Oxidationsmaske, die die Oxidation derjenigen Bereiche verhindert, in denen der Source- Bereich 10, der Drain-Bereich 12 und der Kanalbereich 14 gebildet werden sollen.
  • Nach dem Oxidationsschritt wird die verbleibende Siliziumnitridschicht entfernt und Störstellenionen mit N-Typ Leitfähigkeit werden zur Bildung des Source-Bereiches 10 und des Drain-Bereiches 12 eingelagert. Man läßt dann eine Polysiliziumschicht über der Gate-Oxidschicht 13 aufwachsen. Unter Verwendung einer Maske wird die Polysiliziumschicht geätzt zur Bildung des Polysiliziumgates 15 und jeglicher notwendiger Polisiliziumverbindungsleitungen (nicht gezeigt). Nach der Bildung des Gates 15 werden unter Verwendung dieses Gates 15 als Dotierungsmaske der Source-Bereich 10 und der Drain-Bereich 12 gebildet. Source-Bereich 10 und Drain-Bereich 12 werden typischerweise durch Ioneneinlagerung gebildet. Bei einigen Anwendungen wird das Gate 15 vor der Bildung des Source-Bereiches 10 und des Drain-Bereiches 12 dotiert. Nach der Bildung des Source-Bereiches 10 und des Drain-Bereiches 12 läßt man die Oxidschicht 16 aufwachsen, dann wird eine Maske verwendet, um jeweils Durchgänge zum Source-Bereich 10 und Drain-Bereich 12 zu bilden. Anschließend werden die Drain- und Source-Elektroden 19 und 20 gebildet durch Ablagern einer Metallschicht und anschließendes Ätzen dieser Schicht unter Verwendung eines oder mehrerer zusätzlicher Maskierungsschritte.
  • Die Verwendung der oben beschriebenen selbstjustierten Gate- Struktur, d.h. die Bildung des Source-Bereiches 10 und des Drain-Bereiches 12 unter Verwendung des Gates 15 als Maske, vermeidet Probleme im Zusammenhang mit Herstellungsverfahren von Metall-Gates und verbessert folglich die Hochfrequenzcharakteristiken des Transistors 50 im Vergleich zu einem Transistor mit einem Metall-Gate. Allerdings hängt die Genauigkeit des Ortes des Gates 15 und der Source- und Drain-Bereiche 10 12, die durch das selbstjustierte Gate-Verfahren gebildet sind, in hohem Maße von dem Ätzen der Polysiliziumschicht ab, was wiederum abhängig ist von der Dicke der Polysiliziumschicht.
  • Typischerweise wird die Polysiliziumschicht unter Verwendung eines Plasma-Ätzverfahrens geätzt. Wie in der vergrößerten Ansicht in Fig.2 gezeigt, erzeugt das Plasma-Ätzen unglücklicherweise eine obere Fläche 15a, die breiter ist als eine Bodenfläche 15b. Als ein Ergebnis des Ätzens der Polysilizium schicht trennen sich die Drain- und Source-Bereiche 10, 12 von der Bodenfläche 15 des Polysiliziums, wodurch der Transistor 50 nicht betriebsfähig wird. Dies liegt daran, daß die obere Fläche 15a das Einlagern von Störstellenionen in das Substrat 11 in der Nachbarschaft der Bodenfläche 15b verhindert.
  • Genauer gesagt wird der elektrische Pfad zwischen den Source- und Drain-Bereichen 10, 12 über den Kanalbereich 14 unterbrochen, so daß die Transistorwirkung verlorengeht, wenn die Source- und Drain-Bereiche 10, 12 von der Bodenfläche 15b getrennt werden. Selbst wenn der Transistor 50 funktioniert, ist seine elektrische Kennlinie instabil, so daß diese bei mehreren gleichzeitig gebildeten Transistoren unterschiedlich ist. Die Polysiliziumschicht weist eine schlechte Glätte der oberen Fläche auf und ihre Dicke ist auf dem gleichen Substrat 11 nicht konstant. Diese Dickenvariation verursacht Abstandsänderungen zwischen den oberen und unteren Flächen 15a, 15b, was wiederum Veränderungen der Betriebskennlinien der im gleichen Herstellungsvorgang gebildeten Transistoren verursacht.
  • Eine der Ursachen für die Variationen der Dicke der Polysiliziumschicht ist die effektive Korngröße des Polysiliziums. Wenn die Körner groß sind, können zwischen benachbarten Korngrenzen signifikante Vertiefungen auftreten. Diese Vertiefungen beeinflussen nicht nur das Ätzen, sondern auch die Maskenausrichtung, da die Maske auf die Polysiliziumschicht aufgebracht werden muß. Somit hat der Polysiliziumgate-FET (wie in Fig.1 gezeigt), obwohl er einen besseren Frequenzgang als andere Typen von Isolierschicht-Feldeffekttransistoren aufweist, dennoch etliche Nachteile, die sowohl die Ausbeute als auch die elektrischen Leistungswerte beeinflussen.
  • Ein Versuch zur Lösung der mit der Polysilizium-Korngröße und dem Ätzen zusammenhängenden Probleme bestand darin, das Polysiliziumgate in zwei Schritten zu bilden. Bei dieem Herstellunqsverfahren wurde zunächst eine Schicht mit der halben Dicke des Polysiliziumgates gebildet. Die Polysiliziumschicht mit der halben Dicke wurde mit einer dünnen Oxidschicht bedeckt, anschließend wurde auf dieser dünnen Oxidschicht eine weitere Polysiliziumschicht mit der halben Dicke des Polysiliziumgates gebildet.
  • Wenn die durch die Oxidschicht getrennte Doppelschicht aus Polysilizium zur Bildung des Polysiliziumgates geätzt wurde, war die Ätzwirkung geringer als im Fall des oben beschriebenen Einzelschicht-Polysiliziumgateaufbaus des Transistors des Standes der Technik. Auch war die obere Fläche der Polysiliziumschicht etwas glatter, da die verminderte Dicke eine kleinere Korngröße ergab. Wenn auch das Doppelschicht-Polysiliziumgate zufriedenstellend arbeitet, so ergab sich jedoch keine signifikante Verbesserung der Ausbeute und der Arbeitskennlinie im Vergleich zu den Transistoren des Standes der Technik.
    • Zusammenfassung der Erfindung
  • Der erfindungsgemäße Transistor überwindet die Nachteile der Feldeffekttransistoren des Standes der Technik und schafft einen Feldeffekttransistor mit verbesserter Leistungsfähigkeit im Betrieb unter gleichzeitiger Verbesserung der Ausbeuten. Der herkömmliche Feldeffekttransistor-Gate-Aufbau wird ersetzt durch einen Gate-Aufbau mit wenigstens drei Schichten eines ersten Materials und mit einer sehr dünnen Schicht eines zweiten Materials, die jede der Schichten des ersten Materials voneinander trennt, wobei der Mehrschicht-Gate-Aufbau eine Gesamtgrößencharakteristik hat, die der Größencharakteristik eines Feldeffekttransistoraufbaus des Standes der Technik entspricht. Bei einer Ausführungsform umfaßt das erste Material Polysilizium und die sehr dünne Schicht des zweiten Materials weist eine Oxidschicht auf, die eine Dicke in der Größenordnung von Atomen hat. Da der Mehrschicht-Gate-Aufbau die gleiche Dicke und Gestalt wie ein typischer Gate-Aufbau hat, arbeitet der erfindungsgemäße Transistor in der gleichen Weise wie ein herkömmlicher Feldeffekttransistor.
  • Die verbesserte Leistungsfähigkeit und Ausbeute werden erhalten, da die Polysilizium-Korngröße und die Wirkungen des Ätzens des Polysiliziums bei der Bildung des Mehrschicht- Gate-Aufbaus minimiert werden. Wenn die Source- und Drain-Bereiche unter Verwendung des Mehrschicht-Polisiliziumgates als Dotierungsmaske gebildet werden, werden sie dauerhaft über den Kanal verbunden, der unter dem Mehrschicht-Polysiliziumgate erzeugt wird, da die Seiten des Gate-Aufbaus im wesentlichen vertikal in bezug auf die Substratoberfläche sind und eine Fehlausrichtung der Maske minimiert worden ist.
  • Der Mehrschicht-Polysilizium/Oxidaufbau ist gleichfalls nützlich für Widerstände an ausgewählten Stellen eines Halbleitersubstrats. Zur Kontaktierung verschiedener Teile der obersten Polysiliziumschicht werden Elektroden gebildet. Die sehr dünne Oxidschicht zwischen den Polysiliziumschichten, deren Dicke wiederum in der Größenordnung von Atomen liegt, erlaubt den Stromfluß durch diese Schicht. Der Stromfluß zwischen den Polysiliziumschichten kann über die Dicke der dünnen Oxidschicht gesteuert werden. Das Steuern der Dicke der Oxidschichten und der Dicke und Anzahl der Polysiliziumschichten erlaubt daher die Bildung eines Widerstands mit einem ausgewählten Widerstandswert. Wie üblich, wird der Widerstandswert des Widerstands hauptsächlich über den Abstand zwischen den Elektroden gesteuert.
    • Kurze Bechreibung der Zeichnungen
  • Fig.1 ist eine Schnittansicht eines Feldeffektransistors des Standes der Technik.
  • Fig.2 ist eine vergrößerte Schnittansicht des Gate-Aufbaus des Standes der Technik, die die Wirkung des anisotropischen Ätzens der Polysiliziumschicht zeigt.
  • Fig.3 ist eine Schnittansicht des erfindungsgemäßen Transistors mit einem Mehrschicht-Polysiliziumgate.
  • Fig.4 ist eine vergrößerte Schnittansicht des Gate-Aufbaus entsprechend der vorliegenden Erfindung, die zeigt, dar der Mehrschicht-Gate-Aufbau eine Kantenfläche hat, die im wesentlichen senkrecht zur Substratoberfläche ist.
    • Detaillierte Beschreibung
  • Der erfindungsgemäße Transistor 150 ist in Fig.3 gezeigt. Bei einer Ausführungsform weist der Transistor 150 ein Polysiliziumgate 115 auf, das von abwechselnden Schichten eines ersten Materials, beispielsweise Polysilizium, und eines zweiten Materials, beispielsweise Siliziumdioxid, gebildet ist. Die anderen Elemente des Transistors 150 sind mit den oben im Zusammenhang mit Transistor 50 (Fig.1) beschriebenen identisch, diese Beschreibung wird durch Bezugnahme darauf zum Bestandteil der vorliegenden Figurenbeschreibung gemacht. Wie weiter unten vollständiger beschrieben, vermindert der Transistor 150 mit einem Mehrschicht-Polysiliziumoxid-Gate-Aufbau signifikant die mit der Polysiliziumkorngröße und dem Polysilizium-Ätzen zusammenhängenden Probleme im Vergleich zu Polysilizium-Gate-Aufbauarten des Standes der Technik. Folglich werden Ausbeute und Leistungsfähigkeit verbessert, wenn der Transistor 150 anstelle des Transistors 50 (Fig.1) verwendet wird.
  • Das wichtige Merkmal dieser Erfindung ist die Bildung des Gates 115 (Fig.3) in mehreren Stufen, mit abwechselnden Schichen eines ersten und eines zweiten Materials. Beispielsweise wird ein Dreischicht-Polysilizium-Gate-Aufbau gebildet durch Ablagern eines Drittels des Polysiliziums 115-1, Aufwachsenlassen einer ersten dünnen Siliziumdioxidschicht 115-2 auf der Schicht 115-1, Ablagern etwa eines weiteren Drittel des Polysiliziums 115-3 auf der Schicht 115-2, Aufwachsenlassen einer zweiten dünnen Siliziumdioxidschicht 115-4 auf der Schicht 115-3, und Ablagern etwa des letzten Drittels des Polysiliziums 115-5 auf der Schicht 115-4. Wie hier verwendet, stehen Bruchteile des Polysiliziums im Verhältnis zur typischen Dicke eines Polysilizium-Gate-Aufbaus des Standes der Technik. In anderen Ausführungsformen könnte die typische Dicke des Gate-Aufbaus aufgeteilt werden in beispielsweise 4 oder mehr Polysiliziumschichten mit einer zwischen den Polysi liziumschichten eingelagerten Oxidschicht.
  • Bei einer bevorzugten Ausführungsform wird das Polysilizium durch chemische Niederdruckdampfablagerung (low pressure chemical vapor deposition (LPCVD)) abgelagert. Zum Bilden des Transistors 150 wird das Substrat 111 wie oben für den Transistor 50 (Fig.1) verarbeitet bis zu der Bildung der Polysiliziumschicht, von der aus der Gate-Aufbau und die Verbindungen gebildet werden. Die erste Ablagerung einer Polysiliziumschicht für den Gate-Aufbau 115 wird ausgeführt unter Verwendung von Silan (SiH&sub4;) bei einem Druck im Bereich von etwa 0,2 bis etwa 0,8 -Torr (1 Torr 133,3 Pa) (vorzugsweise etwa 0,4 Torr) und einer Temperatur im Bereich von etwa 600ºC bis etwa 650ºC (vorzugsweise etwa 650ºC). Die Ablagerungszeit hängt von der Dicke der ersten Schicht ab. Nach der Bildung der ersten Polysiliziumschicht mit der gewünschten Dicke wird der Halbleiter-Wafer für einen Zeitabschnitt im Bereich von einer bis drei Minuten oxidierenden Bedingungen ausgesetzt. Die oxidierenden Bedingungen umfassen eine Temperatur im Bereich von 600ºC bis 900ºC, eine Sauerstoffkonzentration von 0,01% bis 100%, die durch Argon verdünnt wird, und einen Druck von 0,1 Torr bis 760 Torr. Bei einer Ausführungsform wird die Oxidschicht gebildet unter Verwendung eines atmosphärischen horizontalen Ofens, der mit 1% Sauerstoff und 99% Argon bei etwa einer Atmosphäre und etwa 800ºC gefüllt ist. Unter diesen Bedingungen wächst die Oxidschicht bis zu einer Dicke von vielleicht mehreren Atomen. Der hier verwendete Begriff einer dünnen Schicht (auch als "sehr dünne Schicht" bezeichnet), die zwischen Polysiliziumschichten eingefügt ist, meint eine Schicht mit einer Dicke in der Größenordnung von mehreren Atomen, also in einem Bereich von 1 bis 5Å (10Å = 1 nm).
  • Anschließend wird SiH&sub4; bei einem Druck im Bereich von etwa 0,2 Torr bis etwa 0,8 Torr (vorzugsweise etwa 0,4 Torr) und bei einer Temperatur im Bereich von etwa 600ºC bis etwa 650ºC (vorzugsweise etwa 650ºC) für einen ausreichenden Zeitraum eingeführt, um die zweite Polysiliziumschicht des Gates auf der ersten sehr dünnen Oxischicht aufwachsen zu lassen. Die Schritte der Bildung einer sehr dünnen Oxidschicht und der Bildung einer Polysiliziumschicht werden abwechselnd wiederholt, bis die geüwünschte Anzahl von Polysilicumschichten in dem Gate-Aufbau gebildet ist. Die Polysiliziumschichten können auf die gleiche Weise dotiert werden, wie im Verfahren des Standes der Technik zum Dotieren eines Polysilizium-Gate-Aufbaus. Der mit einem Mehrschicht-Gate 115 versehene Transistor 150 arbeitet so, wie es sich gehört.
  • Das Einfügen von sehr dünnen Oxidschichten 115-2 und 115-4 zwischen die Polysiliziumschichten erlaubt die Steuerung des Widerstandes der Polysiliziumschicht, da die sehr dünnen Oxidschichten als Widerstand wirken. Normalerweise sinkt der Widerstand, wenn die Polysilicimschicht dicker gemacht wird, wenn es aber wünschenswert ist, die Polysiliziumschichten als einen Widerstand zu benutzen, erhöht das Einfügen der dünnen Oxidschichten den Widerstand der Schicht. Ein Widerstand mit einem gewählten Widerstandswert kann daher an einer gewünschten Stelle auf einfache Weise gebildet werden durch Bilden mehrerer abwechselnder Schichten von Siliziumdioxid und Polysilizium.
  • Die Korngröße in einer Polysiliziumschicht wird durch mehrere Faktoren wie Temperatur, Druck und Dicke bestimmt. Bei dem erfindungsgemäßen Verfahren wird aber die Dicke gesteuert durch die Mehrzahl von Polysiliziumschichten, wobei jede Polysiliziumschicht eine Dicke aufweist, die geringer ist als die Hälfte der Dicke eines herkömmlichen Polysilizium-Gate- Aufbaus. Die Korngröße ist durch die Dicke der Polysiliziumschicht begrenzt. Entsprechend hat die obere Fläche eines Polysilicims-Gate-Aufbaus eine Korngröße, die zusammenhängt mit der Dicke der letzten Schicht des Polysiliziums in dem Gate und nicht mit der Dicke des gesamten Gate-Aufbaus, wie bei Bauelementen des Standes der Technik. Der resultierende Polysilizium/Oxidaufbau hat daher im Vergleich zu Oberflächen des Standes der Technik eine glatte obere Oberfläche. Diese glatte Oberfläche ist vorteilhaft bei jeglichen nachfolgenden Maskierungsvorgängen, da die glatte Oberfläche für eine bessere Ausrichtung der Maske sorgt, was wiederum die Ausbeute verbessert.
  • Wie vorstehend beschrieben, verursacht beim Bilden des Polysiliziumgates durch Ätzen das Hinterschneiden des unteren Teils des Polysiliziums während des anisotropischen Ätzens eine ungleichförmige Weite der Polysiliziumschicht, wie vorstehend beschrieben (s.Fig.2). Die unterbrochenen dünnen Oxidschichten bremsen den Ätzvorgang, so daß die Breite des Gate-Aufbaus in der vertikalen Richtung gleichförmiger ist als in Bauelementen des Standes der Technik. Die Ätzrate einer Oxidschicht ist während des Plasmaätzens signifikant geringer als die Ätzrate einer Polysiliziumschicht.
  • Folglich begrenzen die sehr dünnen Oxidschichten in dem Mehrschicht-Gate-Aufbau gemäß der vorliegenden Erfindung den Hinterschnitt der Polysiliziumschichten unterhalb der Oxidschichten. Eine vergrößerte Ansicht des Gates 115 nach dem Ätzen ist in Fig.4 gezeigt. Die Kantenfläche 115C des Gate- Aufbaus 115 liegt nach dem Ätzen näher an einer Senkrechten zur Substratoberfläche als oben im Zusammenhang mit dem Stand der Technik beschrieben.
  • Wenn eine Ioneneinlagerung verwendet wird zur Bildung der Source- und Drain-Bereiche des erfindungsgemäßen Transistors, wird das Gate 115 als Maske verwendet, wie vorstehend beschrieben. Nachdem die thermische Diffusion das Dotierungsmit tel im Source- und Drain-Bereich angereichert hat und den Gate-Aufbau 115 mit dem Source-Bereich 110 und dem Drain-Bereich 113 verbunden hat, liegt nur eine sehr geringe Überdekkung zwischen dem Source-Bereich 110 und einer ersten Kante des Gate-Aufbaus sowie zwischen dem Drain-Bereich 112 und einer zweiten Kante des Gate-Aufbaus vor. Entsprechend wird die Kapazitanz zwischen dem Gate und den Source- sowie Drain- Bereichen 110, 112 minimiert, mit dem Ergebnis, daß diese Ausführungsform des Transistors für einen Hochgeschwindigkeitsbetrieb geeignet ist. Desweiteren wird aufgrund der Gleichförmigkeit des Gate-Aufbaus die Ausbeute verbessert und die Variation der Betriebskennlinien von Transistor zu Transistor innerhalb eines Chips wird minimiert.
  • Meine Erfindung ist beschrieben worden im Zusammenhang mit ein Polysilizium-Gate-Feldeffekt-Transistor mit Bereichen spezifischer Leitfähigkeit, ihre Prinzipien sind jedoch auch anwendbar sowohl bei Feldeffekt-Transistoren vom Verarmungs oder Anreicherungstyps als auch bei Feldeffekt-Transistoren mit Bereichen entgegengesetzter Leitfähigkeiten. Desweiteren kann der Mehrschicht-Polysilizium/oxid-Aufbau bei jeglichem Halbleiterbauelement anstelle einer herkömmlichen Polysiliziumschicht verwendet werden. Der MehrSchicht-Polysilizium/oxid- Aufbau ist bei jedem Bauelement vorteilhaft, bei dem die Maskenausrichtung durch die Glätte der Polysiliziumoberfläche beeinflußt wird und bei der der MehrSchicht-Polysilizium/oxid- Aufbau als Maske für einen nachfolgenden Verfahensschritt verwendet wird.

Claims (2)

1. Halbleiterbauelement mit einer leitenden Schicht aus polykristallinem Silizium und mit einem Halbleitersubstrat (111), das auf seiner Oberfläche (113) eine isolierende Schicht aufweist, ferner aufweisend eine auf dieser isolierenden Oberfläche gebildete erste Schicht (115-1) aus polykristallinem Silizium, eine auf dieser ersten Schicht gebildete Zwischenschicht (115-2) aus isolierendem Material, und eine auf dieser Zwischenschicht gebildete zweite Schicht (115-3) aus polykristallinem Silizium, dadurch gekennzeichnet, daß diese Zwischenschicht eine Dicke aufweist, die nicht größer als 5 Å (10 Å = 1 nm) ist und dar wenigstens eine andere polykristalline Siliziumschicht (115-5) auf dieser zweiten Schicht gebildet ist mittels einer weiteren Zwischenschicht aus isolierendem Material (115-4), die eine Dicke aufweist, die nicht größer als 5 Å ist.
2. Feldeffekt-Transistor mit einem Halbleitersubstrat (111) eines Leitfähigkeitstypus, mit separat in diesem Halbleitersubstrat gebildeten Source- und Drain-Bereichen eines anderen Leitfähigkeitstypus (110, 112), mit einer auf dem Halbleitersubstrat zwischen den Source- und Drain-Bereichen gebildeten Gate-Isolatorschicht (113), und mit einer auf der Gate-Isolatorschicht gebildeten Gate-Elektrode (115), die eine erste und zweite Schicht (115-1, 115-3) aus polykristallinem Silizium und eine zwischen dieser ersten und zweiten Schicht zwischengelagerte Zwischenschicht (115-2) aus isolierendem Material aufweist, dadurch gekennzeichnet, daß diese Zwischenschicht eine Dicke aufweist, die nicht größer als 5 Å (10 Å = 1 nm) ist und daß auf dieser zweiten Schicht wenigstens eine andere polykristalline Siliziumschicht (115-5) gebildet ist mittels einer anderen Zwischenschicht aus isolierendem Material (115-4), die eine Dicke aufweist, die nicht größer als 5 Å ist.
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