DE68927488T2

DE68927488T2 - Binäre Übertragvorgriffsschaltung

Info

Publication number: DE68927488T2
Application number: DE68927488T
Authority: DE
Inventors: Gensuke Goto; Hajime Kubosawa
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-04-20
Filing date: 1989-04-19
Publication date: 1997-03-20
Anticipated expiration: 2009-04-20
Also published as: KR920003517B1; KR900016859A; EP0347029A3; EP0347029B1; US5434810A; EP0347029A2; DE68927488D1

Description

Die vorliegende Erfindung bezieht sich auf einen Binäroperator, insbesondere auf eine Übertrag-Auswahladdiererschaltung (CSA: einschließlich eines Borrow- oder Borge-Auswahlsubtrahierers in einem Farallel-Vollsubtrahierer) und eine Block- Parallelübertrag- oder Blockvorschau-Übertrag-Generatorschaltung (BLACG: einschließlich einer Blockvorschau-Borge-Generatorschaltung in einem Parallel-Vollsubtrahierer) in einem Parallel-Volladdierer.
In letzter Zeit ist zusammen mit der Zunahme in den Datenmengen ein Bedarf an höheren Datenverarbeitungsgeschwindigkeiten bei Operatoren entstanden. Als ein Mittel, um eine Datenverarbeitung mit hoher Geschwindigkeit zu erreichen, kann ein ParallelÜbertrag- oder Übertrag-Vorschau (CLA) -Verfahren verwendet werden. Dieses Übertrag-Vorschau-Verfahren versucht, eine hohe Geschwindigkeit in der Additionsgeschwindigkeit zu erreichen, indem bei der notwendigen Übertragoperation für jede Ziffer vorher vorausgeschaut wird. Gemäß diesem Übertrag- Vorschau-Verfahren wird jedoch eine Zunahme in der Datenlänge von einer ungünstig großen Zunahme in den Betriebselementen begleitet und ist somit nicht praktisch.
Auf der anderen Seite kann, wenn die Datenlänge besonders lang ist (z.B. 32 Bits, 64 Bits) ein Übertrag-Auswahladdierer (CSA)-Verfahren ein geeignetes Verfahren sein. Gemäß dem übertrag-Auswahladdierer-Verfahren werden, bevor die Daten in eine Vielzahl von Blöcken geteilt werden und das echte oder reale Übertrag-Signal von dem niedrigeren Block in den Addierern der verschiedenen Blöcke erzeugt wird, ein Summensignal in dem Fall einer Annahme, daß der Übertrag "0" ist, bzw. ein Summensignal in dem Fall einer Annahme erzeugt, daß der Übertrag "1" ist. Zu dem Zeitpunkt, wenn das von dem Addierer des niedrigeren Blocks hochkommende reale Übertrag-Signal eingegeben wird, wird eine Auswahl des mutmaßlichen oder angenommenen Summensignais ("0" oder "1") entsprechend der Logik des realen Übertrag-Signals ausgewählt, und dieses ausgewählte angenommene Summensignal wird als das reale Summensignal des Blockaddierers ausgegeben. Nach dem Stand der Technik ist eine Binäraddiererschaltung, die das Block-Auswahl-Vorschausystem zum Verringern der Anzahl von Elementen der Schaltung verwendet, in der ungeprüften japanischen Patentveröffentlichung (Kokai; JP, A) Nr. 60-105041 dargestellt. Die Addiererschaltung von JPA '041 wird jedoch zum Erzeugen eines realen Übertrag-Signals und nicht zum Erzeugen eines realen Summensignals verwendet. Ferner erzeugt die Addiererschaltung ein Signal nicht direkt durch Verwenden eines kumulierten Übertrag-Fortpflanzungssignals und eines kumulierten Übertrag-Erzeugungssignals, weil die Addiererschaltung keine Erzeugungseinheit für ein kumuliertes Übertrag-Fortpflanzungssignal und keine Erzeugungseinheit für ein kumuliertes Übertrag-Erzeugungssignal enthält.
Es wird ferner auf Computer Arithmetic, Principles, Architecture and Design, Kai Hwang, US-New York, verwiesen.
Es ist wünschenswert, einen Binäroperator zu schaffen, der ein Übertrag-Auswahladdierer- oder -subtrahierer-Verfahren verwendet, in welchem Binäroperator es möglich ist, die Anzahl von Komponentenelementen in der Schaltung zu verringern, ohne die hohe Geschwindigkeit zu opfern.
Gemäß einer ersten Ausführungsform der vorliegenden Erfindung wird ein Binäroperator mit einer Erzeugungseinheit für ein Carry- oder Übertrag-Fortpflanzungssignal und ein Carry- oder Übertrag-Erzeugungssignal geschaffen, die zwei n-Bit-Binärdatenstücke empfängt und ein Übertrag-Fortpflanzungssignal und ein Übertrag-Erzeugungssignal verschiedener Ziffern erzeugt. Die beiden n-Bit-Binärdatenstücke werden in Blöcke einer vorbestimmten Anzahl von Bits geteilt, alle Daten der geteilten Blöcke werden durch eine Vielzahl von Blockaddierern beruhend auf dem entsprechenden Übertrag-Fortpflanzungssignal und Übertrag-Erzeugungssignal parallel verarbeitet, und ein reales Summensignal wird durch Berechnen der arithmetischen Summe der beiden n-Bit-Binärdaten ausgegeben. Der Binäroperator enthält eine Erzeugungseinheit für ein kumuliertes Übertrag-Fortpflanzungssignal, eine Erzeugungseinheit für ein kurnuliertes Übertrag-Erzeugungssignal und eine Erzeugungseinheit für ein reales Summensignal.
Die Erzeugungseinheit für ein kumuliertes Übertrag-Fortpflanzungssignal ist mit der Erzeugungseinheit für ein Ubertrag-Fortpflanzungssignal und Übertrag-Erzeugungssignal verbunden und empfängt Übertrag-Fortpflanzungssignale der verschiedenen Ziffern in den Blockaddierern, um ein kumuliertes Übertrag-Fortpflanzungssignal durch Berechnen der Übertrag- Fortpflanzungssignale zu erzeugen. Die Erzeugungseinheit für ein kumuliertes Übertrag-Erzeugungssignal ist mit der Erzeugungseinheit für ein Übertrag-Fortpflanzungssignal und Übertrag-Erzeugungssignal verbunden und empfängt die Übertrag-Fortpflanzungssignale und Übertrag-Erzeugungssignale der verschiedenen Ziffern in den Blockaddierern, um ein kurnuliertes Übertrag-Erzeugungssignal durch Berechnen der Übertrag-Fortpflanzungssignale und der Übertrag-Erzeugungssignale zu erzeugen.
Die Erzeugungseinheit für ein reales Summensignal ist mit der Erzeugungseinheit für ein Übertrag-Fortpflanzungssignal und Übertrag-Erzeugungssignal, der Erzeugungseinheit für ein kumuliertes Übertrag-Fortpflanzungssignal und der Erzeugungseinheit für ein kumuliertes Übertrag-Erzeugungssignal verbunden und empfängt das kumulierte Übertrag-Fortpflanzungssignal verschiedener Ziffern, das kumulierte Übertrag-Fortpflanzungssignal von der Erzeugungseinheit für ein kumuliertes Übertrag-Fortpflanzungssignal, das kumulierte Übertrag-Erzeugungssignal von der Erzeugungseinheit für ein kumuliertes Übertrag-Erzeugungssignal und ein reales Übertrag-Signal, um das reale Summensignal durch Berechnen des Übertrag-Fortpflanzungssignals, des kumulierten Übertrag-Fortpflanzungssignals, des kumulierten Übertrag-Erzeugungssignals und des realen Übertrag-Signals zu erzeugen. Eine Erzeugungseinheit für eine i. Ziffer des realen Summensignals kann das reale Summensignal der i. Ziffer durch Berechnen des Übertrag-Fortpflanzungssignals der i. Ziffer, des kumulierten Übertrag-Fortpflanzungssignals der (i-1). Ziffer, des kumulierten Übertrag-Erzeugungssignals der (i-1). Ziffer und eines realen Übertrag-Signals erzeugen, das von der niedrigeren Ziffer zu dem Blockaddierer transportiert wurde, zu dem es gehört.
Der Binäroperator kann eine Vielzahl von Übertrag-Auswahladdiererschaltungen enthalten, und jede Übertrag-Auswahladdiererschaltung kann die Erzeugungseinheit für ein kumuliertes Übertrag-Fortpflanzungssignal, die Erzeugungseinheit für ein kumuliertes Übertrag-Erzeugungssignal und die Erzeugungseinheit für ein reales Summensignal enthalten, die aus Kombinationen von Logikgatterschaltungen unter Verwendung von z.B. CMOS- Transistoren hergestellt sind.
Die Erzeugungseinheit für ein kumuliertes Übertrag-Fortpflanzungssignal und die Erzeugungseinheit für ein kumuliertes Übertrag-Erzeugungssignal können eine Kettenschaltung enthalten, die mit einer Übertragungsgatterschaltung und einer Inverterschaltung wechselseitig verbunden ist, falls sie in CMOS- Schaltungen implementiert sind.
Gemäß einer zweiten Ausführungsform der vorliegenden Erfindung wird auch ein Binäroperator mit einer Erzeugungseinheit für ein Borrow- oder Borge-Fortpflanzungssignal und Borrowoder Borge-Erzeugungssignal geschaffen, die zwei n-Bit-Binärdatenstücke empfängt und ein Borge-Fortpflanzungssignal und ein Borge-Erzeugungssignal verschiedener Ziffern erzeugt. Die beiden n-Bit-Binärdatenstücke werden in Blöcke einer vorbestimmten Anzahl von Bits geteilt, alle Daten der geteilten Blöcke werden durch eine Vielzahl von Blocksubtrahierern beruhend auf dem entsprechenden Borge-Fortpflanzungssignal und Borge-Erzeugungssignal parallel verarbeitet, und ein reales Differenzsignal wird durch Berechnen der arithmetischen Differenz der beiden n-Bit-Binärdaten ausgegeben. Der Binäroperator enthält eine Erzeugungseinheit für ein kumuliertes Borge-Fortpflanzungssignal, eine Erzeugungseinheit für ein kumuliertes Borge-Erzeugungssignal und eine Erzeugungseinheit für ein reales Differenzsignal.
Die Erzeugungseinheit für ein kumuliertes Borge-Fortpflanzungssignal ist mit der Erzeugungseinheit für ein Borge-Fortpflanzungssignal und Borge-Erzeugungssignal verbunden und empfängt Borge-Fortpflanzungssignale der verschiedenen Ziffern in den Blocksubtrahierern, um ein kumuliertes Borge-Fortpflanzungssignal durch Berechnen der Borge-Fortpflanzungssignale zu erzeugen. Die Erzeugungseinheit für ein kumuliertes Borge-Erzeugungssignal ist mit der Erzeugungseinheit für ein Borge- Fortpflanzungssignal und Borge-Erzeugungssignal verbunden und empfängt die Borge-Fortpflanzungssignale und Borge-Erzeugungssignale der verschiedenen Ziffern in den Blocksubtrahierern, um ein kumuliertes Borge-Erzeugungssignal durch Berechnen der Borge-Fortpflanzungssignale und der Borge-Erzeugungssignale zu erzeugen.
Die Erzeugungseinheit für ein reales Differenzsignal ist mit der Erzeugungseinheit für ein Borge-Fortpflanzungssignal und Borge-Erzeugungssignal, der Erzeugungseinheit für ein kumuliertes Borge-Fortpflanzungssignal und der Erzeugungseinheit für ein kumuliertes Borge-Erzeugungssignal verbunden und empfängt das Borge-Fortpflanzungssignal verschiedener Ziffern, das kumulierte Borge-Fortpflanzungssignal von der Erzeugungseinheit für ein kumuliertes Borge-Fortpflanzungssignal, das kumulierte Borge-Erzeugungssignal von der Erzeugungseinheit für ein kumuliertes Borge-Erzeugungssignal und ein reales Borge-Signal, um das reale Differenzsignal durch Berechnen des Borge-Fortpflanzungssignals, des kumulierten Borge- Fortpflanzungssignals, des kumulierten Borge-Erzeugungssignals und des realen Borge-Signals zu erzeugen.
Eine Erzeugungseinheit für eine i. Ziffer des realen Differenzsignals kann das reale Differenzsignal der i. Ziffer durch Berechnen des Borge-Fortpflanzungssignals der i. Ziffer, des kumulierten Borge-Fortpflanzungssignals der i. Ziffer, des kumulierten Borge-Erzeugungssignals der (i-1). Ziffer und eines realen Borge-Signals erzeugen, das von der niedrigeren Ziffer zu dem Blocksubtrahierer transportiert wurde, zu dem es gehört.
Der Binäroperator kann eine Vielzahl von Borge-Auswahlsubtrahiererschaltungen enthaltenf jede der Borge-Auswahlsubtrahiererschaltungen kann die Erzeugungseinheit für ein kumuliertes Borge-Fortpflanzungssignal, die Erzeugungseinheit für ein kumuliertes Borge-Erzeugungssignal und die Erzeugungseinheit für ein reales Differenzsignal enthalten, die aus Kombinationen von Logikgatterschaltungen unter Verwendung von z.B. CMOS-Transistoren hergestellt sind.
Die Erzeugungseinheit für ein kumuliertes Borge-Fortpflanzungssignal und die Erzeugungseinheit für ein kumuliertes Borge-Erzeugungssignal können eine Kettenschaltung enthalten, die mit einer Übertragungsgatterschaltung und einer Inverterschaltung wechselseitig verbunden ist, falls sie in CMOS-Schaltungen implementiert sind.
Gemäß einer dritten Ausführungsform der vorliegenden Erfindung wird ein Binäroperator geschaffen, der eine Erzeugungseinheit für ein Übertrag-Fortpflanzungssignal und Übertrag- Erzeugungssignal, eine Blockadditionseinheit, die mit der Erzeugungseinheit für ein Übertrag-Fortpflanzungssignal und Übertrag-Erzeugungssignal verbunden ist, eine Erzeugungseinheit für ein Block-Übertrag-Fortpflanzungssignal und Block-Übertrag- Erzeugungssignal, eine Erzeugungseinheit für ein kumuliertes Block-Übertrag-Fortpflanzungssignal und kumuliertes BlockÜbertrag-Erzeugungssignal und eine Erzeugungseinheit für ein reales Übertrag-Signal enthält. Die Erzeugungseinheit für ein Übertrag-Fortpflanzungss ignal und Übertrag-Erzeugungs signal empfängt zwei n-Bit-Binärdatenstücke&sub1; um ein Übertrag-Fortpflanzungssignal und ein Übertrag-Erzeugungssignal verschiedener Ziffern zu erzeugen.
Die Blockadditionseinheit ist mit der Erzeugungseinheit für ein Übertrag-Fortpflanzungs signal und Übertrag-Erzeugungs signal verbunden und empfängt ein reales Übertrag-Signal und das übertrag-Fortpflanzungssignal und das Übertrag-Erzeugungssignal von der Erzeugungseinheit für ein Übertrag-Fortpflanzungssignal und Übertrag-Erzeugungssignal, um die beiden n-Bit-Binärdatenstücke in Blöcke einer vorbestimmten Anzahl von Bits zu teilen und um sie beruhend auf dem Übertrag-Fortpflanzungssignal und dem Übertrag-Erzeugungssignal entsprechend allen Daten der geteilten Blöcke parallel zu verarbeiten und ein reales Summensignal durch Berechnen der arithmetischen Summe der beiden n-Bit- Binärdaten zu erzeugen. Die Erzeugungseinheit für ein BlockÜbertrag-Fortpflanzungssignal und Block-Übertrag-Erzeugungssignal ist mit der Erzeugungseinheit für ein Übertrag-Fortpflanzungssignal und Übertrag-Erzeugungssignal verbunden und empfängt das Übertrag-Fortpflanzungssignal und das Übertrag- Erzeugungssignal von der Erzeugungseinheit für ein Übertrag- Fortpflanzungssignal und Übertrag-Erzeugungssignal, um ein Block-Übertrag-Fortpflanzungssignal und ein Block-Übertrag Erzeugungssignal durch das Übertrag-Fortpflanzungssignal und das Übertrag-Erzeugungssignal gemäß allen Daten der geteilten Blöcke zu erzeugen.
Die Erzeugungseinheit für ein kumuliertes Block-Übertrag- Fortp flanzungs signal und kumul iertes Block-Übertrag-Erzeugungs -signal ist mit der Erzeugungseinheit für ein Block-Übertrag- Fortpflanzungssignal und Block-Übertrag-Erzeugungssignal verbunden und empfängt das Block-Übertrag-Fortpflanzungssignal und Block-Übertrag-Erzeugungssignal von der Erzeugungseinheit für ein Block-Übertrag-Fortpflanzungs signal und Block-Übertrag- Erzeugungssignal, um ein kumuliertes Block-Übertrag-Fortpflanzungssignal und ein kumuliertes Block-Übertrag-Erzeugungssignal unter Verwendung des Block-Übertrag-Fortpflanzungssignals und des Block-Übertrag-Erzeugungssignals zu erzeugen. Die Erzeugungseinheit für ein reales Übertrag-Signal ist mit der Erzeugungseinheit für ein kumuliertes Block-Übertrag-Fortpflanzungssignal und kumuliertes Block-Übertrag-Erzeugungssignal und der Blockadditionseinheit verbunden und empfängt ein Übertrag- Signal, das kumulierte Block-Übertrag-Fortpflanzungssignal und das kumulierte Block-Übertrag-Erzeugungssignal von der Erzeugungseinheit für ein kumuliertes Block-Übertrag-Fortpflanzungssignal und kumuliertes Block-Übertrag-Erzeugungssignal, um ein reales Übertrag-Signal durch das Übertrag-Signal, das kumulierte Block-Übertrag-Fortpflanzungssignal und das kumulierte Block-Übertrag-Erzeugungssignal zu erzeugen.
Die Blockadditionseinheit kann mutrnaßliche oder angenommene Summensignale in den Fällen erzeugen, in denen das von der Erzeugungseinheit für ein reales Übertrag-Signal ausgegebene Übertrag-Signal "0" und "1" ist, und wählt eines der angenommenen Summensignale gemäß dem Inhalt des realen Übertrag-Signals von dem Erzeugungsmittel für ein reales Übertrag-Signal aus.
Der Binäroperator kann eine Vielzahl von Block-ParallelÜbertrag- oder Blockvorschau-Übertrag-Generatorschaltungen enthalten, und jede Blockvorschau-Übertrag-Generatorschaltung kann die Erzeugungseinheit für ein kumuliertes Block-Übertrag- Fortpflanzungssignal und kumuliertes Block-Übertrag-Erzeugungs signal und die Erzeugungseinheit für ein reales Übertrag-Signal enthalten, die aus Kombinationen von Logikgatterschaltungen und Übertragungsgatterschaltungen unter Verwendung von CMOS-Transistoren hergestellt sind.
Der Binäroperator kann eine Vielzahl von BlockvorschauÜbertrag-Generatorschaltungen enthalten, die aus einer Kettenschaltung hergestellt sind, die mit einer Übertragungsgatterschaltung und einer Inverterschaltung wechselseitig verbunden ist. Der Binäroperator kann eine Vielzahl von BlockvorschauÜbertrag-Generatorschaltungen enthalten, die durch eine oder mehr Stufen aufgebaut sind.
Gemäß einer vierten Ausführungsform der vorliegenden Erfindung wird auch ein Binäroperator geschaffen, der eine Erzeugungseinheit für ein Borge-Fortpflanzungssignal und Borge- Erzeugungssignal, eine Blocksubtraktionseinheit, die mit der Erzeugungseinheit für ein Borge-Fortpflanzungssignal und Borge- Erzeugungssignal verbunden ist, eine Erzeugungseinheit für ein Block-Borge-Fortp flanzungs signal und Block-Borge-Erzeugungssignal, eine Erzeugungseinheit für ein kumuliertes Block-Borge- Fortpflanzungssignal und kumuliertes Block-Borge-Erzeugungssignal und eine Erzeugungseinheit für ein reales Borge-Signal enthält. Die Erzeugungseinheit für ein Borge-Fortpflanzungssignal und Borge-Erzeugungssignal empfängt zwei n-Bit-Binärdatenstücke, um ein Borge-Fortpflanzungssignal und ein Borge- Erzeugungssignal verschiedener Ziffern zu erzeugen.
Die Blocksubtraktionseinheit ist mit der Erzeugungseinheit für ein Borge-Fortpflanzungssignal und Borge-Erzeugungssignal verbunden und empfängt ein reales Borge-Signal und das Borge- Fortpflanzungssignal und das Borge-Erzeugungssignal von der Erzeugungseinheit für ein Borge-Fortpflanzungssignal und Borge- Erzeugungssignal, um die beiden n-Bit-Binärdatenstücke in Blöcke einer vorbestimmten Anzahl von Bits zu teilen und um sie beruhend auf dem Borge-Fortpflanzungssignal und dem Borge- Erzeugungssignal entsprechend allen Daten der geteilten Blöcke parallel zu verarbeiten und ein reales Differenzsignal durch Berechnen der arithmetischen Differenz der beiden n-Bit-Binärdaten zu erzeugen. Die Erzeugungseinheit für Block-Borge-Fortpflanzungssignal und Block-Borge-Erzeugungssignal ist mit der Erzeugungseinheit für ein Borge-Fortpflanzungssignal und Borge- Erzeugungssignal verbunden und empfängt das Borge-Fortpflanzungssignal und das Borge-Erzeugungssignal von der Erzeugungseinheit für ein Borge-Fortpflanzungssignal und Borge-Erzeugungssignal, um ein Block-Borge-Fortpflanzungssignal und ein Block-Borge-Erzeugungs signal durch das Borge-Fortpflanzungssignal und das Borge-Erzeugungssignal entsprechend allen Daten der geteilten Blöcke zu erzeugen.
Die Erzeugungseinheit für ein kumuliertes Block-Borge-Fortpflanzungssignal und kumuliertes Block-Borge-Erzeugungssignal ist mit der Erzeugungseinheit für ein Block-Borge-Fortpflanzungssignal und dem Block-Borge-Erzeugungssignal verbunden und empfängt das Block-Borge-Fortpflanzungssignal und das Block- Borge-Erzeugungssignal von der Erzeugungseinheit für ein Block- Borge-Fortpflanzungssignal und Block-Borge-Erzeugungssignal, um ein kumuliertes Block-Borge-Fortpflanzungssignal und ein kumuliertes Block-Borge-Erzeugungssignal unter Verwendung des Block-Borge-Fortpflanzungssignals und des Block-Borge-Erzeugungssignals zu erzeugen. Die Erzeugungseinheit für ein reales Borge-Signal ist mit der Erzeugungseinheit für ein kumuliertes Block-Borge-Fortpflanzungssignal und kumuliertes Block-Borge- Erzeugungssignal und der Blocksubtraktionseinheit verbunden und empfängt ein Borge-Signal, das kumulierte Block-Borge-Fortpflanzungssignal und das kumulierte Block-Borge-Erzeugungssignal von der Erzeugungseinheit für ein kumuliertes Block- Borge-Fortpflanzungssignal und kumuliertes Block-Borge-Erzeugungssignal, um ein reales Borge-Signal durch das Borge-Signal, das kumulierte Block-Borge-Fortpflanzungssignal und das kumulierte Block-Borge-Erzeugungssignal zu erzeugen.
Die Blocksubtraktionseinheit kann mutrnaßliche oder angenommene Differenzsignale in den Fällen erzeugen, in denen das von der Erzeugungseinheit für ein reales Borge-Signal ausgegebene Borge-Signal "0" und "1" ist, und wählt eines der angenommenen Differenzsignale gemäß dem Inhalt des realen Borge-Signals von der Erzeugungseinheit für ein reales Borge-Signal aus.
Der Binäroperator kann eine Vielzahl von Blockvorschau- Borge-Generatorschaltungen enthalten, jede der Blockvorschau- Borge-Generatorschaltungen kann die Erzeugungseinheit für ein kumuliertes Block-Borge-Fortpflanzungssignal und kumuliertes Block-Borge-Erzeugungssignal und die Erzeugungseinheit für ein reales Block-Borge-Signal enthalten, die aus Kombinationen von Logikgatterschaltungen und Übertragungsgatterschaltungen unter Verwendung von CMOS-Transistoren hergestellt sind.
Der Binäroperator kann eine Vielzahl von aus Kettenschaltungen hergestellten Blockvorschau-Borge-Generatorschaltungen enthalten, die mit einer Übertragungsgatterschaltung und einer Inverterschaltung wechselseitig verbunden sind. Der Binäroperator kann eine Vielzahl von Blockvorschau-Borge-Generatorschaltungen enthalten, die durch eine oder mehr Stufen gebildet werden.
Nun wird beispielhaft auf die beiliegenden Zeichnungen verwiesen werden, worin:
Figur 1 ein Blockdiagrarnm ist, daß ein Anwendungsbeispiel eines Farallel-Volladdierers für eine 64-Bit-ALU zeigt;
Figur 2 ein Schaltungsdiagramm ist, das ein Beispiel einer CSA-Schaltung in dem in Figur 1 dargestellten Parallel-Volladdierer zeigt;
Figur 3 ein Schaltungsdiagramm ist, das ein Beispiel einer BLACG-Schaltung in dem in Figur 1 dargestellten Parallel-Volladdierer zeigt;
Figur 4 ein Blockdiagramm ist, das eine erste Ausführungsform eines Binäroperators gemäß der vorliegenden Erfindung zeigt;
Figur 5 ein Blockdiagramm ist, das eine zweite Ausführungsform eines Binäroperators gemäß der vorliegenden Erfindung zeigt;
Figur 6 ein Blockdiagramm ist, das ein Anwendungsbeispiel für eine 64-Bit-ALU eines Parallel-Volladdierers gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
Figur 7(a) ein Blockdiagramm ist, das eine CSA-Schaltung in dem in Figur 6 dargestellten Parallel-Volladdierer zeigt, und
Figur 7(b) ein Schaltungsdiagramm ist, das ein erstes Beispiel der in Figur 7(a) dargestellten CSA-Schaltung zeigt;
Figur 8 ein Schaltungsdiagramm ist, das eine erste Modifikation der Erzeugungsschaltung für ein reales Summensignal zeigt, die in Figur 7(b) dargestellt ist;
Figur 9 ein Schaltungsdiagramm ist, das eine zweite Modifikation der in Figur 7(b) dargestellten Erzeugungsschaltung für ein reales Summensignal zeigt;
Figur 10 ein Schaltungsdiagramm ist, das eine dritte Modifikation der in Figur 7(b) dargestellten Erzeugungsschaltung für ein reales Summensignal zeigt;
Figur 11 ein Schaltungsdiagramm ist, das eine vierte Modifikation der in Figur 7(b) dargestellten Erzeugungsschaltung für ein reales Summensignal zeigt;
Figur 12 ein Schaltungsdiagramm ist, das eine fünfte Modifikation der in Figur 7(b) dargestellten Erzeugungsschaltung für ein reales Summensignal zeigt;
Figur 13(a) ein Blockdiagramm ist, das eine CSA-Schaltung in dem in Figur 6 dargestellten Parallel-Volladdierer zeigt,
und Figur 13(b) ein Schaltungsdiagramm ist, das ein zweites Beispiel der in Figur 13(a) dargestellten CSA-Schaltung zeigt; vFigur 14 ein Blockdiagramm ist, das eine dritte Ausführungsform eines Binäroperators gemäß der vorliegenden Erfindung zeigt;
Figur 15 ein Blockdiagramm ist, das eine vierte Ausführungsform eines Binäroperators gemäß der vorliegenden Erfindung zeigt;
Figur 16 ein Blockdiagramm ist, das ein erstes Anwendungsbeispiel für eine 64-Bit-ALU eines Parallel-Volladdierers gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt;
Figur 17(a) ein Blockdiagramm ist, das eine BLACG-Schaltung in dem in Figur 16 dargestellten Parallel-Volladdierer zeigt,
und Figur 17(b) ein Schaltungsdiagramm ist, das ein erstes Beispiel der in Figur 17(a) dargestellten BLACG-Schaltung zeigt;
Figur 18 ein Schaltungsdiagramm ist, das eine erste Modifikation der in Figur 17(b) dargestellten BLACG-Schaltung zeigt;
Figur 19 ein Schaltungsdiagramm ist, das eine zweite Modifikation der in Figur 17(b) dargestellten BLACG-Schaltung zeigt;
Figur 20 ein Schaltungsdiagramm ist, das eine dritte Modi fikation der in Figur 17(b) dargestellten BLACG-Schaltung zeigt;
Figur 21 ein Schaltungsdiagramm ist, das eine vierte Modifikation der in Figur 17(b) dargestellten BLACG-Schaltung zeigt;
Figur 22 ein Schaltungsdiagramm ist, das eine fünfte Modifikation der in Figur 17(b) dargestellten BLACG-Schaltung zeigt;
Figur 23 ein Schaltungsdiagramm ist, das eine sechste Modifikation der in Figur 17(b) dargestellten BLACG-Schaltung zeigt;
Figur 24(a) ein Blockdiagramm ist, das eine BLACG-Schaltung in dem in Figur 16 dargestellten Parallel-Volladdierer zeigt, und Figur 24(b) ein Schaltungsdiagramrn ist, das ein zweites Beispiel der in Figur 24(a) dargestellten BLACG-Schaltung zeigt;
Figur 25 ein Blockdiagrarnm ist, das ein zweites Anwendungsbeispiel für eine 64-Bit-ALU eines Parallel-Volladdierers gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt;
Figur 26(a) ein Blockdiagramm ist, das eine BLACG-Schaltung in dem in Figur 25 dargestellten Parallel-Volladdierer zeigt, und Figur 26(b) ein Schaltungsdiagramm ist, das ein drittes Beispiel der in Figur 26(a) dargestellten BLACG-Schaltung zeigt; und
Figur 27(a) ein Blockdiagramrn ist, das eine BLACG-Schaltung in dem in Figur 25 dargestellten Parallel-Volladdierer zeigt, und Figur 27(b) ein Schaltungsdiagramm ist, das ein viertes Beispiel der in Figur 27(a) dargestellten BLACG-Schaltung zeigt.
Figur 1 zeigt ein Beispiel einer Arithmetik-Logik-Einheit (ALU) mit 64 Bits, die einen Hochgeschwindigkeits-Parallel Volladdierer enthält, der ein Übertrag-Auswahladdierer-Verfahren verwendet, wie es aus dem Hwang-Zitat bekannt ist.
Die ALU besteht grob aus einer Erzeugungsschaltung für ein Summensignal, die verschiedene, mutmaßliche oder angenommene Summensignale in dem Fall, daß das reale Übertrag-Signal "0" ist, und in dem Fall, daß es "1" ist, durch das Vorgriff- oder Vorschau-Verfahren erzeugt, einer Erzeugungsschaltung für ein Übertrag-Signal, die verschiedene angenommene Übertrag-Signale in dem Fall, daß das reale Übertrag-Signal "0" ist, und in dem Fall, daß es "1" ist, durch das gleiche Vorschau-Verfahren erzeugt, und einer Auswahlschaltung, die das oben erwähnte Summensignal gemäß der Logik des realen Übertrag-Signals auswählt, welches erzeugt wird. Unten wird dies mit Verweis auf Figur 1 durch die verschiedenen Bestandteile erläutert werden.

Verarbeitungsdaten

Die zu verarbeitenden Daten sind im allgemeinen die beiden n-Bit-Binärdatenstücke A und B. Hier werden sie als 64-Bit- Daten betrachtet. A ist der erste Summand und B der zweite Summand. Die ALU berechnet die arithmetische Summe F des ersten Summanden A und des zweiten Summanden B.
In der folgenden Erklärung werden Sachverhalte verallgemeinert, um so die Erläuterung zu vereinfachen. Die Bits der i. Ziffern der Daten A und B und die arithmetische Summe F (i = 0, 1, 2, ... n-1) werden als Ai, Bi und Fi bezeichnet. Der Buchstabe "i" wird anderen Signalen hinzugefügt, um das gleiche auszudrücken.
Die oben erwähnten 64-Bit-Eingabedaten A (A&sub0;, A&sub1;, A&sub2;, ... A&sub6;&sub3;) und B (B&sub0; ,B&sub1;, B&sub2;, ... B&sub6;&sub3;) werden in die Einheits-Logik Blockschaltungen (unten ULB bezeichnet) 100 eingegeben.

ULB-Schaltung 100

Eine ULB-Schaltung 100 ist entsprechend jedem Bit der Ziffern der Eingabe- und Ausgabedaten vorgesehen, und somit sind 64 vorgesehen, d.h. 0 bis 63. Die ULB-Schaltung 100 erzeugt die notwendigen Signale (d.h. die beiden Signale des Übertrag-Fortpflanzungssignals Pi und des Übertrag-Erzeugungssignals Gi) für die Übertrag-Auswahladdition bei späteren Stufen.
Hier ist das Übertrag-Fortpflanzungssignal Pi durch das logische Exklusiv-ODER (EOR) gegeben:
Pi = Ai Bi ... (1)
Ferner ist das Übertrag-Erzeugungssignal Gi durch das logische UND gegeben:
Gi = Ai Bi ... (2)
Das Übertrag-Fortpflanzungssignal Pi und das Übertrag- Erzeugungssignal Gi, die auf diese Weise erzeugt werden, werden in die Block-Übertrag-Auswahladdiererschaltung (CSA) 101 der Blöcke eingegeben, zu denen sie jeweils gehören.
Man beachte, daß die Signale I&sub0; bis I&sub3;, die an die ULB- Schaltungen 100 gegeben werden, Signale sind, um zu bestimmen, was als das Übertrag-Fortpflanzungssignal Pi und das Übertrag- Erzeugungssignal Gi aus gegeben werden soll, und nicht direkt mit dem Aufbau des Addierers der vorliegenden Erfindung in Zusammenhang stehen, und eine Erläuterung derselben wird somit weggelassen.

CSA-Schaltung 101

Ein Feld von CSA-Schaltungen 101 teilt die Eingabedaten A und B in Blöcke einer vorbestimmten Anzahl von Bits (in diesem Beispiel 4 Bits). In jedem Block erzeugt die CSA-Schaltung mutmaßliche oder angenommene Summensignale Fi(0) und Fi(1) für jedes der zu den Blöcken gehörenden Bits, bevor das reale Übertrag-Signal CM-1 von dem niedrigeren Block erzeugt wird. Man beachte, daß M die niedrigste Ziffer des in dem Blockaddierer (CSA-Schaltung) zu verarbeitenden Signals darstellt, zu dem die i. Ziffer gehört. Ferner beträgt die Anzahl von Signalziffern, die in einem Blockaddierer verarbeitet werden, m'. Das angenommene Summensignal Fi(0) stellt das angenommene Summensignal in dem Fall dar, in dem angenommen wird, daß das reale Übertrag-Signal CM-1 "0" ist, und Fi(1) in dem Fall, in dem angenommen wird, daß das reale Übertrag-Signal CM-1 "1" ist. Ferner erzeugt die CSA-Schaltung 101 zusätzlich zu den oben erwähnten Summensignalen Fi(0) und Fi(1) das Block-Übertrag-Fortpflanzungssignal BPM+m-1 und das Block-Übertrag-Erzeugungssignal BGM+m-1 zur Verwendung durch die Blockvorschau-Übertrag-Generatorschaltung (BLACG), die später erwähnt wird.
Figur 2 zeigt ein bestimmtes Beispiel der unten erklärten CSA-Schaltung 101. Diese Figur 2 zeigt das Beispiel einer CSA- Schaltung 101&submin;&sub1; des ersten Blocks (der Block, der Eingabedaten A&sub0; bis A&sub3; und B&sub0; bis B&sub3; empfängt) in Figur 1. In Figur 2 ist (a) eine sinnbildlich dargestellte Zeichnung, und (b) ist ein ausführliches Schaltungsdiagramm.
Wie in Figur 2(b) dargestellt ist, empfängt die CSA-Schaltung 101&submin;&sub1; als Eingabe die Übertrag-Fortpflanzungssignale P3 bis P3 und die Übertrag-Erzeugungssignale G&sub0; bis G&sub3;, die den Bits von vier der ULB-Schaltungen 100 entsprechen. Als die Komponenten oder Bestandteile der CSA-Schaltung 101 besteht die Schaltung aus einer Kombination einer NAND-Schaltung, einer Inverterschaltung und einer EOR- oder Exklusiv-ODER-Schaltung unter Verwendung von CMOS-Transistoren. Man beachte, daß es natürlich möglich ist, dieselbe unter Verwendung von bipolaren Transistoren, NMOS-Transistoren, HEMTs, MESFETs oder anderen Transistorarten zu bilden.
Die CSA-Schaltung 101&submin;&sub1; besteht grob aus fünf Teilen. In dem ersten Teil werden angenommene Summensignale F&sub0;(0) und F&sub0;(1), die sich auf das 0. Bit beziehen, erzeugt. In dem zweiten Teil werden die angenommenen Summensignale Fi(0) und Fi(1) erzeugt, die sich auf das erste Bit beziehen. In dem dritten Teil werden die angenommenen Summensignale F&sub2;(0) und F&sub2;(1) erzeugt, die sich auf das zweite Bit beziehen. In dem vierten Teil werden die angenommenen Summensignale F&sub3;(0) und F&sub3;(1) erzeugt, die sich auf das dritte Bit beziehen. Ferner werden in dem fünften Teil das Block-Übertrag-Fortpflanzungssignal BP&sub3; und das Block-Erzeugungssignal BG&sub3; erzeugt, die sich auf das dritte Bit beziehen (d.h. die höchste Ziffer in dem ersten Teil) (Teilschaltung 103).
Die auf diese Weise erzeugten verschiedenen angenommenen Summensignale F&sub0;(0), F&sub0;(1) bis F&sub3;(0) und F&sub3; (1) werden in dem Auswahl-Wartezustand an die entsprechende erste Multiplexer schaltung (die unten die erste MPX-Schaltung genannt wird) 102 ausgegeben. Ferner werden das Block-Übertrag-Fortpflanzungssignal BP&sub3; und das Block-Übertrag-Erzeugungssignal BG&sub3; als Teil der Eingangssignale der BLACG-Schaltung 105 ausgegeben.
Oben wurde eine Erklärung mit Verweis auf eine einzelne CSA-Schaltung 101&submin;&sub1; gegeben, aber der gleiche Aufbau findet für entsprechende Eingabedaten in dem Fall von CSA-Schaltungen anderer Blöcke Anwendung, so daß Erläuterungen derselben weggelassen werden.

BLACG-Schaltung 105

Jede von einer Vielzahl von BLACG-Schaltungen 105 empfängt das Block-Übertrag-Fortpflanzungssignal BPM+-1 und das Block- Übertrag-Erzeugungssignal BGM+m-1 von der Teilschaltung 103 (Figur 2b) in den CSA-Schaltungen 101 einer vorbestimmten Anzahl von Blöcken (in diesem Fall vier) und erzeugt die angenommenen Übertrag-Signale Ci(0) und Ci(1) für jedes Signal von dem Block-Übertrag-Fortpflanzungssignal BPi und dem Block-Übertrag- Erzeugungssignal BGi, die damit verbunden sind, bevor das reale Übertrag-Signal CM'-m' von dem niedrigeren Block erzeugt wird. M' zeigt die niedrigste Ziffer des in der BLACG-Schaltung zu verarbeitenden Signals an, zu der die die angenommenen Übertrag- Signale Ci(0) und Ci(1) der i. Ziffer erzeugende Schaltung gehört. Ferner ist m' eine positive ganze Zahl, die gewöhnlich gleich m ist. Das angenommene Übertrag-Signal Ci(0) ist das Signal in dem Fall, in dem das reale Übertrag-Signal CM'-m' "0" ist, und Ci(1) ist dasjenige in dem Fall, in dem CM'-m' "1" ist.
Figur 3 zeigt ein bestimmtes Beispiel der BLACG-Schaltung 105, das unten erklärt wird. Figur 3 nimmt als ein Beispiel die BLACG-Schaltung 105&submin;&sub1; des ersten Blocks (der Block, der sich mit den Eingangssignalen BP&sub3;, BG&sub3;, BF&sub7;, EG&sub7;, BPi&sub1;, BGi&sub1;, BPi&sub5; und BGi&sub5; befaßt) in Figur 1. In Figur 3 ist (a) eine sinnbildlich dargestellte Zeichnung der BLACG-Schaltung 105&submin;&sub1; und (b) ein ausführliches Schaltungsdiagramm.
Wie in Figur 3(b) dargestellt ist, empfängt die BLACG- Schaltung 105&submin;&sub1; als Eingabe die Block-Übertrag-Fortpflanzungssignale BP&sub3;, BP&sub7;, BPi&sub1; und BPi&sub5; und die Block-Übertrag-Erzeugungssignale BG&sub3;, BG&sub7;, BGi&sub1; und BGi&sub1; von der Teilschaltung 103 der CSA- Schaltungen 101 bei der vorherigen Stufe. Die BLACG-Schaltung besteht aus einer Kombination einer NAND-Schaltung und einer Inverterschaltung unter Verwendung von CMOS-Transistoren. Man beachte, daß sie nicht auf CMOS-Transistoren beschränkt ist und daß auch von bipolaren Transistoren oder anderen Transistorarten für den Aufbau Gebrauch gemacht werden kann.
Die BLACG-Schaltung 105&submin;&sub1; besteht grob aus vier Teilen. In dem ersten Teil werden angenommene Übertrag-Signale C&sub3;(0) und C&sub3;(1) beruhend auf dem Block-Übertrag-Fortpflanzungssignal BP&sub3; und dem Block-Übertrag-Erzeugungssignal BG&sub3; erzeugt. Unten werden in der gleichen Weise in dem zweiten Teil C&sub7;(0) und C&sub7;(1) beruhend auf BP&sub3;, BG&sub3;, BP&sub7; und BG&sub7; erzeugt. In dem dritten Teil werden C&sub1;&sub1;(0) und C&sub1;&sub1;(1) beruhend auf BP&sub3;, BG&sub3;, BP&sub7;, BG&sub7;, BPi&sub1; und BGi&sub1; erzeugt. In dem vierten Teil werden beruhend auf BP&sub3;, BG&sub3;, BP&sub7;, BG&sub7;, BPi&sub1;, BGi&sub1;, BPi&sub5; und BGi&sub5; C&sub1;&sub5;(0) und C&sub1;&sub5;(1) erzeugt.
Die auf diese Weise erzeugten verschiedenen angenommenen Übertrag-Signale C&sub3;(0), C&sub3;(1), C&sub7;(0), C&sub7;(1), C&sub1;&sub1;(0), C&sub1;&sub1;(1), C&sub1;&sub5;(0) und C&sub1;&sub5;(1) werden in dem Auswahl-Wartezustand an die entsprechende Multiplexerschaltung (die unten die zweite MPX-Schaltung genannt wird) 104 ausgegeben.
Oben wurde die Erläuterung mit Verweis auf eine einzige BLACG-Schaltung 105&submin;&sub1; gegeben, aber der gleiche Aufbau findet für die BLACG-Schaltungen anderer Blöcke Anwendung, so daß Erläuterungen derselben weggelassen werden.

Zweite MPX-Schaltung 104

Jede zweite MPX-Schaltung 104 ist ein Selektor, der eines der angenommenen Übertrag-Signalpaare C&sub3;(0), C&sub3;(1) ... (d.h. einen Übertrag "0" oder "1") aus den angenommenen Übertrag- Signalpaaren C&sub3;(0), C&sub3;(1) bis C&sub1;&sub5;(0), C&sub1;&sub5;(1) von der entsprechenden BLACG-Schaltung 105 zu dem Zeitpunkt der Eingabe der realen Übertrag-Signale Cin, C&sub1;&sub5;, C&sub3;&sub1; und C&sub4;&sub7; auswählt, welche die Signale der höchsten Ziffern der zweiten MPX-Schaltung 104 des niedrigeren Blocks sind.
Die Auswahloperation des angenommenen Übertrag-Signals beginnt durch die Eingabe des realen Übertrag-Signals Cin die zweite MPX-Schaltung 104 des niedrigsten Blocks. Zum Zeitpunkt der Beendigung der Auswahl des ersten Blocks wird das höchste Übertrag-Signal C&sub1;&sub5; als das reale Übertrag-Signal für die nächsthöhere zweite MPX-Schaltung 104 hochbewegt und wird danach nacheinander zu den höheren Blöcken hochbewegt.
Auf der anderen Seite werden die realen Übertrag-Signale C&sub3; bis C&sub1;&sub5;, C&sub1;&sub9; bis C&sub3;&sub1;, C&sub3;&sub5; bis C&sub4;&sub7; und C&sub5;&sub1; bis C&sub6;&sub3;(,die in den zweiten MPX-Schaltungen 104 ausgewählte angenommene Übertrag-Signale sind, als Auswahlsignale an die entsprechenden ersten MPX Schaltungen 102 ausgegeben.

Erste MPX-Schaltung 102

Jede erste MFX-Schaltung 102 empfängt ein Übertrag-Signal CM-1 (d.h. eines der Übertrag-Signale C&sub3; bis C&sub1;&sub5;, C&sub1;&sub9; bis C&sub3;&sub1;, C&sub3;&sub5; bis C&sub4;&sub7; und C&sub5;&sub1; bis C&sub6;&sub3;) von der entsprechenden zweiten MPX-Schal tung 104 und wählt eines der angenommenen Summensignale Fi(0) und Fi(1), die von den CSA-Schaltungen 101 ausgegeben wurden, aus und gibt es aus. Die Auswahl wird gemäß den Inhalten des in die erste MPX-Schaltung 102 eingegebenen Übertrag-Signals CM-1 ausgeführt. Das ausgewählte angenommene Summensignal Fi(0) oder Fi(1) wird als das reale Summensignal (genauer F&sub0; bis F&sub6;&sub3;) in der CSA-Schaltung 101 ausgegeben, wodurch ein Block einer Additionsoperation beendet ist.
Man beachte, daß das an die erste MPX-Schaltung 102 gegebene Signal (L, Pi) ein Signal ist, um zu bestimmen, was als Fi ausgegeben werden soll, und nicht direkt mit dem Aufbau des Addierers in Zusammenhang steht, der die vorliegende Erfindung verkörpert, und somit wird eine Erklärung derselben zusammen mit der zugehörigen MPX-Schaltung weggelassen.
Die obige Erklärung wurde mit Verweis auf das Beispiel eines Parallel-Volladdierers gegeben, kann aber ebenso auf einen Parallel-Vollsubtrahierer angewandt werden. Beim Aufbauen eines Parallel-Vollsubtrahierers wird, für die i. Ziffer, ein durch die ULB-Schaltung 100 erzeugtes Borge-Fortpflanzungssignal als Pi verwendet, und das Borge-Erzeugungssignal wird als Gi verwendet. Das heißt, bei einer Subtraktion, wo A der Minuend ist und B der Subtrahend ist, wird das Borge-Fortpflanzungssignal Pi durch das ENOR (d.h. die Exklusiv-NOR-Operation) gefunden:
Ferner kann das Borge-Erzeugungssignal Gi durch
gefunden werden. Zusätzlich dazu ist es möglich, indem das Übertrag-Signal als das Borge-Signal behandelt wird und die Borge-Signale nacheinander von den niedrigeren Ziffern verarbeitet werden, einen Vollsubtrahierer durch das gleiche Aufbauverfahren wie oben zu gestalten. Die realen Differenzsignale F der Ziffern werden durch das logische ENOR gefunden:
Wie oben erläutert, ist der Parallel-Volladdierer( der das Übertrag-Auswahladdierer-Verfahren verwendet, in funktionalen Gesichtspunkten überlegen und zeigt seine Leistungsfähigkeit in dem Fall einer Hochgeschwindigkeitsverarbeitung von 32-Bit-, 64-Bit-Daten oder anderen langen Daten.
In dem oben erwähnten Parallel-Volladdierer, der das übertrag-Auswahladdierer-Verfahren verwendet, kann es jedoch Probleme wegen einer größeren Anzahl von Komponenten der Schaltungen geben - deren Anzahl im Vergleich mit dem einfachen SerienÜbertrag-Verfahren doppelt so groß ist.
Das heißt, weil das oben erwähnte Beispiel zwei angenommene Summensignale Fi(0) und Fi(1) vorher bereitgestellt oder vorbereitet und eines der angenommenen Summensignale Fi(0) oder Fi(1) als das reale Summensignal Fi zu dem Zeitpunkt ausgibt, wenn der Inhalt des Übertrag-Signals von der niedrigeren Ziffer für den Blockaddierer (CSA-Schaltung) bestimmt ist, ist es somit notwendig, daß die beiden angenommenen Summensignale Fi(0) und Fi(1) parallel (gleichzeitig) erzeugt werden.
Die Schaltung, die erforderlich ist, um die beiden angenommenen Summensignale Fi(0) und Fi(1) in den Blockaddierer(CSA-Schaltungs)-Prozessen parallel zu erzeugen, verarbeitet für die i. Ziffer das Übertrag-Fortpflanzungssignal Pj und das Übertrag-Erzeugungssignal Gi der Ziffern in dem Blockaddierer, zu dem die i. Ziffer gehört, und enthält eine beträchtliche Menge an überlappenden Teilen (d.h. Teile, die die gleiche Art von Signalen überlappend erzeugen). Falls die überlappenden Teile bis zu einem Grad beseitigt werden können, der die hohe Geschwindigkeit des Übertrag-Auswahladdierer-Verfahrens nicht behindert, wäre es möglich, den Schaltungsaufbau zu vereinfachen und die Anzahl von Komponenten der Schaltung zu verringern. Natürlich enthalten die beiden Signale der angenom menen Summensignale Fi(0) und Fi(1) eine redundante Information beim Erzeugen der realen Summensignale Fi der Ziffern.
Ferner gibt es in dem oben erwähnten Parallel-Volladdierer, der das Übertrag-Auswahladdierer-Verfahren verwendet, Probleme wegen einer grißeren Anzahl von Komponenten der BLACG-Schaltung 105, deren Anzahl im Vergleich zu dem einfachen CLA-Verfahren doppelt so groß ist.
Das heißt, dies verhält sich so, weil das oben erwähnte Beispiel zwei angenommene Summensignale Fi(0) und Fi(1) in der CSA-Schaltung 101 vorher bereitstellt oder vorbereitet und eines der angenommenen Summensignale Fi(0) oder Fi(1) als das reale Summensignal Fi zu dem Zeitpunkt, wenn der Inhalt des durch die BLACG-Schaltung 105 erzeugten realen Übertrag-Signals bestimmt ist, gemäß dessen Inhalt auswählt und ausgibt. Daher wird die Betriebsgeschwindigkeit dadurch bestimmt, wie schnell das reale Übertrag-Signal erzeugt werden kann. Um das reale Übertrag-Signal bei einer hohen Geschwindigkeit zu erzeugen, wie oben erwähnt, teilen hier die BLACG-Schaltungen 105 die Daten in Blöcke von jeweils vier Ziffern, bereiten zwei angenommene Übertrag-Signale Ci(0) und Ci(1) durch das Vorschau- Verarbeitungsverfahren vor und wählen als das reale Übertrag- Signal Ci eines der angenommenen Übertrag-Signale Ci(0) oder Ci(1) zu dem Zeitpunkt aus und geben es aus, wenn das reale Übertrag-Signal CM, -mi von der niedrigeren Ziffer in der zweiten MPX-Schaltung 104 bestätigt wird. Als eine Folge dieses Aufbaus ist es notwendig, zwei angenommene Übertrag-Signale Ci(0) und Ci(1) parallel zu erzeugen. Die Erzeugungsschaltung für diese Parallelerzeugung ist eine Ursache hinter der Zunahme in der Anzahl von Schaltungselementen.
Die Schaltung, die erforderlich ist, um die beiden angenommenen Übertrag-Signale Ci(0) und Ci(1) in der BLACG-Schaltung parallel zu erzeugen, verarbeitet für die i. Ziffer das BlockÜbertrag-Fortpflanzungssignal BP und das Block-Übertrag-Erzeu gungssignal BGi der Ziffern in der BLACG-Schaltung 105, zu der die i. Ziffer gehört, und enth:lt eine beträchtliche Menge an überlappenden Teilen (d.h. Teile, die den gleichen Signaltyp überlappend erzeugen). Falls diese überlappenden Teile bis zu einem Grad beseitigt werden können, der die hohe Geschwindig keit des Übertrag-Auswahladdierer-Verfahrens nicht beeintrrichtigt, wäre es möglich, den Schaltungsaufbau zu vereinfachen und die Anzahl von Komponenten der Schaltung zu verringern. Die beiden Signale der angenommenen Übertrag-Signale Ci(0) und Ci(1) enthalten natürlich eine redundante Information beim Erzeugen der realen Übertrag-Signale Ci der Ziffern.
Eine Ausführungsform der vorliegenden Erfindung liefert wünschenswerterweise einen Parallel-Binäroperator, der das Übertrag-Auswahladdierer- (oder -subtrahierer) -Verfahren verwendet, in welchem Binäroperator es möglich ist, die Anzahl von Komponenten der Schaltung zu verringern, ohne die hohe Geschwindigkeit zu opfern.
Figur 4 ist ein Blockdiagramm, das eine erste Ausführungsform eines Binäroperators gemäß der vorliegenden Erfindung zeigt. Wie in Figur 4 dargestellt ist, ist der die vorliegende Erfindung verkörpernde Binäroperator ein Binäroperator, der als Eingabe zwei n-Bit-Binärdaten (A, B) empfängt. Der Binäroperator weist ein Mittel (100) auf, das ein Übertrag-Fortpflan zungssignal (Pi) und ein Übertrag-Erzeugungssignal (Gi) verschiedener Ziffern erzeugt, die oben erwähnten beiden n-Bit- Binärdaten (A, B) in Blöcke einer vorbestimmten Anzahl von Bits teilt, die Datenblöcke beruhend auf dem entsprechenden vorher erwähnten Übertrag-Fortpflanzungssignal (Pi) und Übertrag Erzeugungssignal (Gi) durch eine Vielzahl von Blockaddierern parallel verarbeitet, die arithmetische Summe der oben erwähnten beiden n-Bit-Binärdaten (A, B) berechnet und ein reales Summensignal (Fi) ausgibt, ein Mittel (106), um ein kumuliertes Übertrag-Fortpflanzungssignal (BPi-1*) aus dem Übertrag-Fortpflanzungssignal (PM bis Pi-1) der verschiedenen Ziffern in den vorerwähnten Blockaddierern zu erzeugen; ein Mittel (107), um ein kumuliertes Übertrag-Erzeugungssignal (BGi-1*) aus dem Übertrag-Fortpflanzungssignal (PM bis Pi-1 und den Übertrag- Erzeugungssignalen (GM bis G1i1) der verschiedenen Ziffern in den vorerwähnten Blockaddierern zu erzeugen; und ein Mittel (108), um ein reales Summensignal (Fi) durch das vorerwähnte Übertrag- Fortpflanzungssignal (Pi), das kumulierte Übertrag-Fortpflanzungssignal (BPi-1*), das kumulierte Übertrag-Erzeugungssignal (BGi-1*) und das Übertrag-Signal (CM-1) für die Blockaddierer zu erzeugen.
Figur 5 ist ein Blockdiagramm, das eine zweite Ausführungsform eines Binäroperators gemäß der vorliegenden Erfindung zeigt. Wie in Figur 5 dargestellt ist, ist der die vorliegende Erfindung verkörpernde Binäroperator ein Binäroperator, der als Eingabe zwei n-Bit-Binärdaten (A, B) empfängt, ein Mittel (200) aufweist, das ein Borrow- oder Borge-Fortpflanzungssignal (Pi) und ein Borrow- oder Borge-Erzeugungssignal (Gi) verschiedener Ziffern erzeugt, die oben erwähnten beiden n-Bit-Binärdaten (A, B) in Blöcke einer vorbestimmten Anzahl von Bits teilt, die Datenblöcke beruhend auf dem entsprechenden vorerwähnten Borge- Fortpflanzungssignal (Pi) und Borge-Erzeugungssignal (Gi) durch eine Vielzahl von Blocksubtrahierern parallel verarbeitet, die arithmetische Differenz der vorerwähnten beiden n-Bit-Binärdaten (A, B) berechnet und ein reales Differenzsignal (Fi) ausgibt, ein Mittel (206), um ein kumuliertes Borge-Fortpflanzungssignal (BPi-1*) aus den Borge-Fortpflanzungssignalen (PM bis i der verschiedenen Ziffern in den vorerwähnten Blocksubtrahierern zu erzeugen; ein Mittel (207), um ein kumuliertes Borge-Erzeugungssignal (BGi-1*) aus den Borge-Fortpflanzungssignalen (PM bis Pi-1) und Borge-Erzeugungssignalen (GM bis Gi-1) der verschiedenen Ziffern in den vorerwähnten Blocksubtrahierem zu erzeugen; und ein Mittel (208), um ein reales Diffe renzsignal (Fi) durch das vorerwähnte Borge-Fortpflanzungssignal (Pi), das kumulierte Borge-Fortpflanzungssignal (BPi-1*), das kumulierte Borge-Erzeugungssignal (BGi-1*) und das Borge- Signal (CM-1) für die Blocksubtrahierer zu erzeugen.
In dem in Figur 4 dargestellten Parallel-Volladdierer werden, wenn zwei n-Bit-Binärdaten (A, B) eingegeben werden, ein Übertrag-Fortpflanzungssignal (Pi) und Übertrag-Erzeugungssignal (Gi) von dem Erzeugungsmittel für ein Übertrag-Fortpflanzungssignal und Übertrag-Erzeugungssignal (100) ausgegeben. Das Übertrag-Fortpflanzungssignal (Pi) wird an das Erzeugungsmittel für ein kumuliertes Übertrag-Fortpflanzungssignal (106), das Erzeugungsmittel für ein kumuliertes Übertrag-Erzeugungssignal (107) und das Erzeugungsmittel für ein reales Summensignal (108) angelegt. Bei dem Erzeugungsmittel für ein kumuliertes Übertrag-Fortpflanzungssignal (106) wird ein kumuliertes Übertrag-Fortpflanzungssignal (BPi*) beruhend auf den eingegebenen Übertrag-Fortpflanzungssignalen (PM bis Pi) erzeugt und zu dem Erzeugungsmittel für ein reales Summensignal (108) geschickt. Das Übertrag-Erzeugungssignal (Gi) wird an das Erzeugungsmittel für ein kumuliertes Übertrag-Erzeugungssignal (107) gegeben. In dem Erzeugungsmittel für ein kumuliertes Übertrag-Erzeugungssignal (107) wird ein kumuliertes Übertrag- Erzeugungssignal (BGi*) beruhend auf den eingegebenen Übertrag- Fortpflanzungssignalen (PM bis Pi) und den Übertrag-Erzeugungssignalen (Gi bis Gi) erzeugt und zu dem Erzeugungsmittel für ein reales Summensignal (108) geschickt. Das Erzeugungsmittel für das reale Summensignal der i. Ziffer (108) erzeugt das reale Summensignal (Fi) der Ziffer durch vier Signale: das reale Übertrag-Signal (CM-1), das von der niedrigeren Ziffer zu dem Blockaddierer transportiert wurde, zu dem es gehört, ein Übertrag-Fortpflanzungssignal (Pi) der Ziffer, ein kumuliertes Übertrag-Fortpflanzungssignal (BPi-1*) der (i-1). Ziffer und ein kumuliertes Übertrag-Erzeugungssignal (BGi-1*) der (i-1). Ziffer.
Zusammengefaßt heißt das, daß die erste Ausführungsform der vorliegenden Erfindung zwei angenommene Summensignale Fi(0) und Fi(1) nicht gleichzeitig erzeugt und dieselben nicht wie in dem oben diskutierten Addierer von Figur 1 auswählt und ausgibt, sondern Operationen an den drei Signalen Pi, BPi-1* und BGi-1* direkt ausführt, die zum Erzeugen des angenommenen Summensignalpaars Fi(0) und Fi(1) und des realen Übertrag-Signals (CM-1) notwendig sind, um das reale Summensignal (Fi) zu berechnen.
In dem in Figur 5 dargestellten Parallel-Vollsubtrahierer werden, wenn zwei n-Bit-Binärdaten (A, B) eingegeben werden, ein Borge-Fortpflanzungssignal (Pi) und Borge-Erzeugungssignal (Gi) von dem Erzeugungsmittel für ein Borge-Fortpflanzungssignal und Borge-Erzeugungssignal (200) ausgegeben. Das Borge- Fortpflanzungssignal (Pi) wird an das Erzeugungsmittel für ein kumuliertes Borge-Fortpflanzungssignal (206), das Erzeugungsmittel für ein kumuliertes Borge-Erzeugungssignal (207) und das Erzeugungsmittel für ein reales Differenzsignal (208) angelegt. Bei dem Erzeugungsmittel für ein kumuliertes Borge-Fortpflanzungssignal (206) wird ein kumuliertes Borge-Fortpflanzungs signal (Bpi*) beruhend auf den eingegebenen Borge-Fortpflanzungssignalen (PM bis Pi) erzeugt und zu dem Erzeugungsmittel für ein reales Differenzsignal (208) geschickt. Das Borge- Erzeugungssignal (Gi) wird an das Erzeugungsmittel für ein kumuliertes Borge-Erzeugungssignal (207) gegeben. In dem Erze ugungsmittel für ein kumuliertes Borge-Erzeugungssignal (207) wird ein kumuliertes Borge-Erzeugungssignal (BGi*) beruhend auf den eingegebenen Borge-Fortpflanzungssignalen (iM bis Pi) und Borge-Erzeugungssignalen (GM bis Gi) erzeugt und zu dem Erzeugungsmittel für ein reales Differenzsignal (208) ge schickt. Das Erzeugungsmittel für ein reales Differenzsignal der i. Ziffer (208) erzeugt das reale Differenzsignal (Fi) der Ziffer durch vier Signale: das reale Borge-Signal (CM-1), das von der niedrigeren Ziffer zu dem Blocksubtrahierer transportiert wurde, zu dem es gehört, ein Borge-Fortpflanzungssignal (Pi) der Ziffer, ein kumuliertes Borge-Fortpflanzungssignal (BPi-1*) der (i-1). Ziffer und ein kumuliertes Borge-Erzeugungssignal (BGi-1*) der (i-1). Ziffer.
Zusammengefaßt heißt das, daß die zweite Ausführungsform der vorliegenden Erfindung zwei angenommene Differenzsignale Fi(0) und Fi(1) nicht gleichzeitig erzeugt und dieselben nicht wie in dem oben diskutierten Subtrahierer auswählt und ausgibt, sondern Operationen an den drei Signalen Pi, BPi-1* und BGi-1* direkt ausführt, die zum Erzeugen des angenommenen Differenzsignalpaars Fi(0) und Fi(1) und des realen Borge-Signals CM-1 notwendig sind, um das reale Differenzsignal (Fi) zu berechnen.
Um die Erklärung zu vereinheitlichen, ist ein Schaltungsaufbau, der auf einer 64-Bit-ALU (d.h. dem gleichen Typ wie in Figur 1) beruht, in Figur 6 dargestellt. Die Erklärung wird auf dieser basierend vorgenommen werden.
Die CSA-Schaltung lola, die ein Ein-Blockaddierer ist, verarbeitet Signale für m Ziffern (4-Bit) gleichzeitig. In der CSA-Schaltung 101a, worin die niedrigste Ziffer die M. Ziffer ist, sind das kumulierte Übertrag-Fortpflanzungssignal BPi* und das kumulierte Übertrag-Erzeugungssignal BGi* für die i. Ziffer durch die folgenden Gleichungen (5) und (6) definiert:
Hier sind das kumulierte Übertrag-Fortpflanzungssignal BPi* und kumulierte Übertrag-Erzeugungssignal BGi* und das frühere Block-Übertrag-Fortpflanzungssignal BPi und Block-Übertrag- Erzeugungssignal EGi in dem Punkt deutlich verschieden, daß die erstgenannten Signale sind, die in Biteinheiten verwendet werden, während die letztgenannten Signale sind, die in Blockeinheiten für die BLACG-Schaltungen verwendet werden. Um die beiden deutlich zu unterscheiden, werden daher die erstge nannten mit dem daran angefügten Symbol "*" benutzt und als "BPi*" und "BGi*" ausgedrückt.
Als nächstes weist das reale Summensignal der i. Ziffer Fi die folgende Beziehung mit dem realen Übertrag-Signal CMi-1, das in die CSA-Schaltung 101a eingegeben wurde, die sich mit der i. Ziffer befaßt, und dem kumulierten Übertrag-Fortpflanzungssignal BPi-1*, dem kumulierten Übertrag-Erzeugungssignal BGi-1* und Übertrag-Fortpflanzungssignal P auf:
Hier ist definiert, daß BGMi-1* = "0" und BPMi-1* = "1" sind.
Das heißt, man erkennt aus der oben angegebenen Gleichung (7), daß die angenommenen Summensignale Fi(0) und Fi(1) aus den bekannten Signalen (Pi, BGi-1* und BPi-1*) gleichzeitig erzeugt werden können. Es besteht daher kein Bedarf an einer getrennten Erzeugung der angenommenen Summensignale Fi(0) und Fi(1) wie in dem Addierer von Figur 2. Durch Verwenden der Kombination des Übertrag-Fortpflanzungssignals Pi für die i. Ziffer, des kumulierten Übertrag-Fortpflanzungssignal BPi-1* und des kumulierten Übertrag-Erzeugungssignals BGi-1* für die (i-1). Ziffer und des realen Übertrag-Signals CMi-1, wie es in der CSA-Schaltung der Fall ist, ist es möglich, das reale Summensignal Fi der i. Ziffer direkt zu erzeugen.
Dadurch ist es möglich, die Redundanz beim getrennten Erzeugen von sowohl dem angenommenen Summensignal Fi(0) als auch Fi(1) zu beseitigen, und daher ist es möglich, die Schaltung zu entfernen, die für diese Erzeugung erforderlich ist, und somit den Schaltungsaufbau zu vereinfachen und die Anzahl von Komponenten der Schaltung zu verringern. Falls dadurch die Betriebszeit der Schaltung zum Verarbeiten der oben erwähnten Signale Pi, BPi-1* und BGi-1* kürzer als die Betriebszeit zum Erzeugen des realen Übertrag-Signals ist, was die meiste Zeit in dem Betriebsprozeß erfordert, ist es möglich, einen Parallel-Volladdierer mit einer der des oben diskutierten Block- Übertrag-Auswahladdierer-Verfahrens entsprechenden Verarbeitungsgeschwindigkeit mit weniger Schaltungsbestandteilen zu realisieren.
Figur 6 zeigt eine übersicht der ersten Ausführungsform. Der Unterscheidungspunkt zu Figur 1 liegt in dem Aufbau der CSA-Schaltung 101a. Für die anderen Eingabedaten A, B, die ULB- Schaltung 100, die BLACG-Schaltung 105 und die zweite MPX- Schaltung 104 wird der gleiche Aufbau verwendet, so daß die gleichen Symbole angefügt sind, und deren Erklärungen weggelassen werden.
Die CSA-Schaltung lola in der ersten Ausführungsform unterscheidet sich von der CSA-Schaltung 101 darin, daß sie die angenommenen Summensignale Fi(0) und Fi(1) nicht parallel erzeugt, sondern das kumulierte Übertrag-Fortpflanzungssignal BPi-1* und das kumulierte Übertrag-Erzeugungssignal BGi-1* für jedes Bit neu einführt und das reale Summensignal Fi direkt berechnet.
Als nächstes zeigt Figur 7 ein erstes Beispiel der CSA- Schaltung 101a gemäß der ersten Ausführungsform. Diese Figur 7 zeigt das Beispiel der CSA-Schaltung 101a-1 die sich mit dem ersten Block (Eingabedaten A&sub0; bis A,, B&sub0; bis B&sub3;) in Figur 6 befaßt. In Figur 7 ist (a) eine sinnbildlich dargestellte Zeichnung, und (b) ist ein ausführliches Schaltungsdiagramm.
Wie in Figur 7(b) dargestellt ist, empfängt die CSA-Schaltung 101a-1 als Eingabe die Übertrag-Fortpflanzungssignale P&sub0; bis P und die Übertrag-Erzeugungssignale G&sub0; bis G&sub3; entsprechend den Bits von der ULB-Schaltung 100. Als Bestandteile der Schaltung wird von Kombinationen von NAND-Schaltungen, NOR-Schaltungen, Inverterschaltungen und Exklusiv-ODER-Schaltungen unter Verwendung von CMOS-Transistoren Gebrauch gemacht. Man beachte, daß auch bipolare Transistoren und andere digitale Elemente verwendet werden können.
Wie in Figur 7(b) dargestellt ist, enthält die CSA-Schaltung eine Erzeugungseinheit für ein kumuliertes Übertrag-Fortpflanzungssignal 106, eine Erzeugungseinheit für ein kumuliertes Übertrag-Erzeugungssignal 107 und eine Erzeugungseinheit für ein reales Summensignal 108. Die Erzeugungseinheit für ein kumuliertes Übertrag-Fortpflanzungssignal der dritten Ziffer 106 umfaßt eine NAND-Schaltung mit vier Eingängen 161 und eine Inverterschaltung 162. Die vier Eingänge der NAND-Schaltung 161 werden mit Übertrag-Fortpflanzungssignalen P&sub0;, bis P&sub3; versorgt, ein Ausgang der NAND-Schaltung 161 ist mit einem Eingang der Inverterschaltung 162 verbunden, und die Inverterschaltung 162 gibt ein kumuliertes Übertrag-Fortpflanzungssignal BP&sub3;* aus.
Die Erzeugungseinheit für ein kumuliertes Übertrag-Erzeugungssignal der dritten Ziffer 107 umfaßt eine Inverterschaltung 171, eine NAND-Schaltung mit zwei Eingängen 172, eine NAND-Schaltung 173 mit drei Eingängen und eine erste und eine zweite NAND-Schaltung mit vier Eingängen 174 und 175. Ein Eingang der Inverterschaltung 171 wird mit einem Übertrag-Erzeugungssignal G&sub3; versorgt, ein erster Eingang der NAND-Schaltung mit zwei Eingängen 172 wird mit einem Übertrag-Erzeugungssignal G&sub2;versorgt und ein zweiter Eingang der NAND-Schaltung mit zwei Eingängen 172 wird mit einem Übertrag-Fortpflanzungssignal P&sub3; versorgt. Ein erster Eingang der NAND-Schaltung mit drei Eingängen 173 wird mit einem Übertrag-Erzeugungssignal G&sub1; versorgt, und ein zweiter und ein dritter Eingang der NAND-Schaltung mit drei Eingängen 173 werden mit Übertrag-Fortpflanzungs signalen P&sub2; und P&sub3; versorgt. Ein erster Eingang der ersten NAND- Schaltung mit vier Eingängen 174 wird mit einem Übertrag-Erzeugungssignal G&sub0; versorgt, und ein zweiter, ein dritter und ein vierter Eingang der ersten NAND-Schaltung mit vier Eingängen 174 werden mit Übertrag-Fortpflanzungssignalen P&sub1; bis P&sub3; versorgt. Ausgänge der Inverterschaltung 171, der NAND-Schaltung mit zwei Eingängen 172, der NAND-Schaltung mit drei Eingängen 173 und der ersten NAND-Schaltung mit vier Eingängen 174 sind mit vier Eingängen der zweiten NAND-Schaltung mit vier Eingängen 175 verbunden, und die zweite NAND-Schaltung mit vier Eingängen 175 gibt ein kumuliertes Übertrag-Erzeugungssignal BG&sub3;* aus.
Die Erzeugungseinheit für ein reales Summensignal 108 umfaßt eine NOR-Schaltung 181 und eine erste und eine zweite Exklusiv-ODER-Schaltung 182 und 183. Ein erster Eingang der NOR-Schaltung 181 wird mit einem invertierten realen Übertrag- Signal versorgt, und ein zweiter Eingang einer NOR-Schaltung wird mit einem invertierten kumulierten Übertrag-Fortpflanzungssignal
versorgt. Ein erster Eingang der ersten Exklusiv-ODER-Schaltung 182 wird mit einem Übertrag-Fortpflanzungssignal P&sub3; (P&sub2;, P&sub1;) versorgt, und ein zweiter Eingang der ersten Exklusiv-ODER-Schaltung 182 wird mit einem kumulierten Übertrag-Erzeugungssignal BG&sub2;* (BG&sub1;*, BG&sub0;*) versorgt, ein Ausgang der ersten Exklusiv-ODER-Schaltung 182 ist mit einem ersten Eingang der zweiten Exklusiv-ODER-Schaltung 183 verbunden, und ein Ausgang der NCR-Schaltung 181 ist mit einem zweiten Eingang der zweiten Exklusiv-ODER-Schaltung 183 verbunden, und die zweite Exklusiv-ODER-Schaltung 183 gibt ein reales Summensignal F&sub3; (F&sub2;, Fi) aus.
Die CSA-Schaltung 101a-1 besteht grob aus fünf Teilen. In dem ersten Teil wird das reale Summensignal F&sub0; durch das invertierte Signal des realen Übertrag-Signais und das Übertrag- Fortpflanzungssignal P&sub0; erzeugt.
Man beachte, daß C&submin;&sub1; ein Übertrag-Signal von der Ziffer unter der 0. Ziffer (niedrigste Ziffer) ist und daß bei der Addition unabhängiger Binärzahlen C&submin;&sub1; = "0" ist. Ferner ist das kumulierte Übertrag-Fortpflanzungssignal BPM* der niedrigsten Ziffer (in dem Fall des vorliegenden Beispiels, die 0. Ziffer) in dem Blockaddierer gleich dem Übertrag-Fortpflanzungssignal PM der M. Ziffer von Gleichung (5). Ahnlich ist das kumulierte Übertrag-Erzeugungssignal BGM* der M. Ziffer dem Übertrag- Erzeugungssignals GM der M. Ziffer äquivalent. Das reale Summensignal der M. Ziffer kann als FM = PM CM-1 ausgedrückt werden, indem man BGM-1* = "0" und BPM-1* = "1" setzt.
In dem zweiten Teil wird das reale Summensignal Fi durch das invertierte Signal des realen Übertrag-Signals, das Übertrag-Fortpflanzungssignal P&sub1;, das invertierte Signal (= ) des kumulierten Übertrag-Fortpflanzungssignals und das kumulierte Übertrag-Erzeugungssignal BG&sub0;* (= G&sub0;) erzeugt.
In dem dritten Teil wird das reale Summensignal F&sub2; durch das invertierte Signal des realen Übertrag-Signals, das invertierte Signal des (aus P&sub0; und P&sub1; erzeugten) kumulierten Übertrag-Fortpflanzungssignals, das (aus G&sub0;, G&sub1; und P&sub1; erzeugte) kumulierte Übertrag-Erzeugungssignal BGi* und das Übertrag-Fortpflanzungssignal P&sub2; erzeugt.
In dem vierten Teil wird das reale Summensignal F&sub3; durch das invertierte Signal des realen Übertrag-Signals, das invertierte Signal des (aus P&sub0;, P&sub1; und P&sub2; erzeugten) kumulierten Übertrag-Fortpflanzungssignals, das (aus G&sub0;, G&sub1;, G&sub2;, P&sub1; und P&sub2; erzeugte) kumulierte Übertrag-Erzeugungssignal BG&sub2;* und das Übertrag-Fortpflanzungssignal P3 erzeugt.
In dem fünften Teil werden das kumulierte Übertrag-Fortpflanzungssignal BP&sub3;* und das kumulierte Übertrag-Erzeugungs signal BG&sub3;*, die sich auf das 3. Bit (d.h. die höchste Ziffer in dem ersten Block) beziehen, erzeugt.
Wie oben erläutert, werden die realen Summensignale F&sub0;, Fi, und F&sub3; in einem Block direkt erzeugt, ohne die beiden angenommenen Summensignale Fi(0) und Fi(1) parallel zu erzeugen. Daher wird die erste MPX-Schaltung 102 (Figur 1) nicht benötigt. Man beachte, daß diese Ausführungsform der vorliegenden Erfindung dem Addierer von Figur 1 darin ähnlich ist, daß das kumulierte Übertrag-Fortpflanzungssignal BP&sub3;* und das kumulierte Übertrag-Erzeugungssignal BG&sub3;* in die BLACG-Schaltung 105 für eine Übertrag-Vorschauverarbeitung eingegeben werden. Oben wurde die Erklärung mit Verweis auf eine CSA-Schaltung lolii gegeben, aber der gleiche Aufbau findet auf eine CSA- Schaltung Anwendung, die sich mit anderen Blöcken befaßt, so daß deren Erklärung weggelassen wird.
Gemäß dem ersten Beispiel der ersten Ausführungsform ist es möglich, in dem das reale Summensignal Fi erzeugenden Teil (CSA-Schaltung lola) die Anzahl von Schaltungselementen pro vier Bits um sieben Gatter zu verringern. In der ganzen ALU von Figur 6 ist es möglich&sub1; die üblichen 1.152 Gatter auf 1.040 Gatter zu reduzieren. Ferner hat die ALU von Figur 6 viele Erzeugungsschaltungen für ein reales Übertrag-Signal (BLACG- Schaltungen 105 und zweite MPX-Schaltungen 104), so daß insgesamt nur eine Verringerung von etwa 10 Prozent vorliegt, aber durch Anwenden des gleichen Konzepts wie die vorliegende Erfindung auf diese Erzeugungsschaltungen ist es möglich, sie in der Anzahl auf die Hälfte oder weniger zu reduzieren, so daß es in der Endanalyse möglich ist, eine Verringerung von über 20 Prozent zu erreichen.
Figur 8 zeigt eine erste Modifikation der in Figur 7(b) dargestellten Erzeugungsschaltung für ein reales Summensignal. Diese Figur 8 zeigt den Teil, der das reale Summensignal Fi unter Verwendung des realen Übertrag-Signals CM-1, des Übertrag- Fortpflanzungssignals Pi, des kumulierten Übertrag-Fortpflanzungssignals BPi-1* und des kumulierten Übertrag-Erzeugungssignals BGii&sub1;* erzeugt. Die anderen Teile sind weggelassen.
Wie in Figur 8 dargestellt ist, umfaßt die Erzeugungseinheit für ein reales Summensignal 108 eine Exklusiv-ODER-Schaltung 1811, eine Exklusiv-NOR-Schaltung 1812, eine erste und eine zweite Übertragungsgatterschaltung 1813 und 1814 und eine Inverterschaltung 1815. Ein erster Eingang der Exklusiv-ODER- Schaltung 1811 wird mit einem kumulierten Übertrag-Fortpflanzungssignal BPi-1* versorgt, ein erster Eingang der Exklusiv- NOR-Schaltung 1812 wird mit einem kumulierten Übertrag-Erzeugungssignal BGi-1* versorgt, und ein zweiter Eingang der Exklusiv-NOR-Schaltung 1812 wird mit einem Übertrag-Fortpflanzungssignal Pi versorgt. Ein Ausgang der Exklusiv-ODER-Schaltung 1811 ist mit einem Eingang der ersten Übertragungsgatterschal tung 1813 verbunden, und ein Ausgang der Exklusiv--NOR-Schaltung 1812 ist mit einem zweiten Eingang der Exklusiv-ODER-Schaltung 1811 und einem Eingang der zweiten Übertragungsgatterschaltung 1814 verbunden. Ein erstes Steuergatter der ersten Übertragungsgatterschaltung 1813 und, ein zweites Steuergatter der zweiten Übertragungsgatterschaltung 1814 sind verbunden und werden mit einem realen Übertrag-Signal CMi-1 versorgt, ein zweites Steuergatter der ersten Übertragungsgatterschaltung 1813 und ein erstes Steuergatter der zweiten Übertragungsgatterschaltung 1814 sind verbunden und werden mit einem inver tierten realen Übertrag-Signal versorgt. Ausgänge der ersten und zweiten Übertragungsgatterschaltungen 1813 und 1814 sind gemeinsam mit einem Eingang der Inverterschaltung 1815 verbunden, und die Inverterschaltung 1815 gibt ein reales Summensignal Fi aus.
Diese erste Modifikation der ersten Ausführungsform erzeugt das invertierte Signal des angenommenen Summe.isignals durch die Exklusiv-NOR-Schaltung aus dem Übertrag-Fortpflanzungssignal Pi und dem kumulierten Übertrag-irzeugungssignal BGi-1* und erzeugt das invertierte Signal des angenommenen Summensignals durch die Exklusiv-ODER-Schaltung aus dem angenommenen Summensignal und dem kumulierten Übertrag-Fortpflanzungssignal BPi-1*. Diese Schaltung wählt das oder das durch das reale Übertrag-Signal CM-1 für die besagte CSA- Schaltung 101a durch den Schaltvorgang des Übertragungsgatters TG aus, um das reale Summensignal Fi zu erhalten.
Diese Schaltung ist die gleiche wie die von Figur 2 bezüglich des Auswahlverfahrens des realen Übertrag-Signals CM-1 von irgendeinem der angenommenen Summensignale in dem Fall, in dem das Übertrag-Signal CM-1 "0" ist und in dem CM-1 "1" ist, unterscheidet sich aber darin, daß es nicht wie in dem Verfahren von Figur 2 das angenommene Summensignal Fi(1) in dem Fall nimmt, in dem CM-1 "1" ist, das in der Gleichung Fi(1) = Pi Ci-1(1) berechnet wird, indem das angenommene Übertrag-Signal Ci-1(1) in dem Fall verwendet wird, in dem CMi-1 "1" ist. Das angenommene Übertrag-Signal Ci-1(0) ist in dem Fall, in dem CM-1 "0" ist, gleich dem kumulierten Übertrag-Erzeugungssignal BGi-1*, so daß die Erzeugung des angenommenen Summensignals Fi(0) die gleiche wie in Figur 2 ist.
Der Unterschied in dem Schaltungsaufbau von der Schaltung von Figur 2 liegt daher in der Schaltung zum Erzeugen des kumulierten Übertrag-Fortpflanzungssignals BPi-1* und der Schaltung zum Erzeugen eines Übertrag-Signals Ci-1(1).
Gemäß der obigen ersten Modifikation der ersten Ausführungsform erfordert in Anbetracht der Anzahl von Verarbeitungsbits pro einzelner CSA-Schaltung 101a (m = 4), während die vorliegende Modifikation nur drei Gatter für die Erzeugung des kumulierten Übertrag-Fortpflanzungssignals BP* benötigt, die Erzeugung des Übertrag-Signals Ci-1(1) nach dem Stand der Technik mindestens acht Gatter. In der vorliegenden Ausführungsform ist es möglich, das reale Summensignal F durch die Auswahloperation durch das reale Übertrag-Signal CM-1 unmittelbar zu erhalten, so daß es möglich ist, die gleiche Hochgeschwindigkeitsverarbeitung wie in dem oben diskutierten Beispiel der Figuren 1 bis 3 zu haben.
Man beachte, daß im allgemeinen das Übertrag-Fortpflanzungssignal Pi und das Übertrag-Erzeugungssignal Gi nicht gleichzeitig "1" werden. Nutzt man die Tatsache aus, daß BPi* und BGi* nach den Gleichungen (5) und (6) nicht gleichzeitig "1" werden, wird Gleichung (7) in die folgende umgewandelt, um die logische Schaltung aufzubauen:
Figur 9 zeigt eine zweite Modifikation der ersten Ausführungsform. Figur 9 zeigt nur die wichtigen Teile in der gleichen Art und Weise wie Figur 8.
Wie in Figur 9 dargestellt ist, umfaßt die Erzeugungseinheit für ein reales Summensignal 108 eine NOR-Schaltung 1821, eine Inverterschaltung 1822, eine erste und eine zweite übertragungsgatterschaltung 1823 und 1824 und eine Exklusiv-NOR- Schaltung 1825. Ein erster Eingang der NOR-Schaltung 1821 wird mit einem kumulierten Übertrag-Fortpflanzungssignal BPi-1* versorgt, ein zweiter Eingang der NOR-Schaltung 1821 und ein Eingang der Inverterschaltung 1822 sind verbunden und werden mit einem kumulierten Übertrag-Erzeugungssignal BGIi1* versorgt. Ein Ausgang der NOR-Schaltung 1821 ist mit einem Eingang der ersten Übertragungsgatterschaltung 1823 verbunden, und ein Ausgang der Inverterschaltung 1822 ist mit einem Eingang der zweiten übertragungsgatterschaltung 1824 verbunden. Ein erstes Steuergatter der ersten Übertragungsgatterschaltung 1823 und ein zweites Steuergatter der zweiten Übertragungsgatterschaltung 1824 sind verbunden und werden mit einem realen Übertrag-Signal CM-1 versorgt, ein zweites Steuergatter der ersten Übertragungsgatterschaltung 1823 und ein erstes Steuergatter der zweiten übertragungsgatterschaltung 1824 sind verbunden und werden mit einem invertierten realen Übertrag-Signal versorgt. Ausgänge der ersten und zweiten Übertragungsgatterschaltungen 1823 und 1824 sind gemeinsam mit einem ersten Eingang der Exklusiv- NOR-Schaltung 1825 verbunden, und ein zweiter Eingang der Exklusiv-NOR-Schaltung 1825 wird mit einem Übertrag-Fortpflanzungssignal it versorgt, und die Exklusiv-NOR-Schaltung 1825 gibt ein reales Summensignal Fi aus.
Diese zweite Modifikation der ersten Ausführungsform wählt, berücksichtigt man die Tatsache, daß die angenommenen Summen signale Fi(0) und Fi(1) erzeugt werden, indem das Exklusiv-ODER (EOR) des Übertrag-Fortpflanzungssignals Pi und des kumulierten Übertrag-Erzeugungssignals
genommen wird, zuerst das BGi-1* oder (BGi-1* + BPi-1*) durch das reale Übertrag-Signal CM-1* aus, nimmt dann das Exklusiv-NOR von dem ausgewählten Signal und Pi und erzeugt das wahre Summensignal Fi.
Gemäß der zweiten Modifikation der ersten Ausführungsform ist es möglich, 1,5 Gatter pro Ziffer im Vergleich mit der ersten Modifikation (Figur 8) einzusparen. Vorn Standpunkt der Betriebsgeschwindigkeit aus trägt jedoch die Verzögerungszeit, weil nicht nur ein Selektor (Übertragungsgatter), sondern auch eine Exklusiv-NOR-Schaltung nach der Erzeugung des realen übertrag-Signals CM-1 zwischengeschaltet sind, zu der Verzögerungszeit in dem ungünstigsten Fall bei, und der Betrieb wird um diesen Betrag verzögert. In dem Fall eines 1 bis 1,5 um CMOS beträgt die Verzögerungszeit, die in dem ungünstigsten Fall für eine 64-Bit-Volladdition erforderlich ist, 15 bis 20 ns in dem Aufbau der ersten Modifikation der ersten Ausführungsform (Figur 8), während die Verzögerungszeit einer Exklusiv-ODERoder Exklusiv-NOR-Stufe der vorliegenden Modifikation etwa 1 ns beträgt, was für einen Hochgeschwindigkeitsaddierer kein kritischer Fehler ist.
Figur 10 zeigt eine dritte Modifikation der ersten Ausführungsform. Figur 10 zeigt nur die wichtigen Teile in der gleichen Art und Weise wie Figur 8.
Wie in Figur 10 dargestellt ist, umfaßt die Erzeugungseinheit für ein reales Summensignal 108 eine UND-Schaltung 1831, eine NOR-Schaltung 1832 und eine Exklusiv-NOR-Schaltung 1833. Ein erster Eingang der UND-Schaltung 1831 wird mit einem kumulierten Übertrag-Fortpflanzungssignal BPi-1* versorgt, ein zweiter Eingang der UND-Schaltung wird mit einem realen Übertrag- Signal CM-1 versorgt und ein Ausgang der UND-Schaltung 1831 ist mit einem ersten Eingang der NOR-Schaltung 1832 verbunden, ein zweiter Eingang der NOR-Schaltung 1832 wird mit einem kumulierten Übertrag-Erzeugungssignal BGi-1* versorgt. Ein erster Eingang der Exklusiv-NOR-Schaltung 1833 wird mit einem Übertrag- Fortpflanzungssignal Pi versorgt, und ein Ausgang der NOR- Schaltung 1832 ist mit einem zweiten Eingang der Exklusiv-NOR- Schaltung 1833 verbunden, und die Exklusiv-NOR-Schaltung 1833 gibt ein reales Summensignal Fi aus.
Die dritte Modifikation der ersten Ausführungsform zeigt ein Beispiel des Falls einer Modifikation von Gleichung (7), wie durch die folgende Gleichung (9) dargestellt ist:
Gemäß der dritten Modifikation der ersten Ausführungsform ist es im Schaltungsaufbau möglich, ein Gatter pro Ziffer im Vergleich zu der zweiten Modifikation (Figur 9) weiter abzutrennen. Während die dritte Modifikation vorn Standpunkt der Betriebsgeschwindigkeit aus etwas langsamer ist, beträgt der Unterschied höchstens etwa 1 ns, was in der Praxis kein Problem darstellt.
Figur 11 zeigt eine vierte Modifikation der ersten Ausführungsform. Figur 11 zeigt nur die wichtigen Teile in der gleichen Art und Weise wie Figur 8.
Wie in Figur 11 dargestellt ist, umfaßt die Erzeugungseinheit für ein reales Summensignal 108 eine NAND-Schaltung 1841, eine Exklusiv-ODER-Schaltung 1842 und eine Exklusiv-NOR-Schaltung 1843. Ein erster Eingang der NAND-Schaltung 1841 wird mit einem realen Übertrag-Signal CM-1 versorgt, und ein zweiter Eingang der NAND-Schaltung 1841 wird mit einem kumulierten Übertrag-Fortpflanzungssignal BPi-1* versorgt. Ein erster Eingang der Exklusiv-ODER-Schaltung 1842 wird mit einem kumulierten Übertrag-Erzeugungssignal BGi-1* versorgt, und ein zweiter Eingang der Exklusiv-ODER-Schaltung 1842 wird mit einem Übertrag-Fortpflanzungssignal Pi versorgt. Ein Ausgang der NAND-Schaltung ist mit einem ersten Eingang der Exklusiv-NOR Schaltung 1843 verbunden, und ein Ausgang der Exklusiv-ODER- Schaltung 1842 ist mit einem zweiten Eingang der Exklusiv-NOR- Schaltung 1843 verbunden, und die Exklusiv-NOR-Schaltung 1843 gibt ein reales Summensignal Fi aus.
Die vierte Modifikation der ersten Ausführungsform zeigt ein Beispiel des Falls, in dem Gleichung (9) in die folgende umgewandelt ist:
Gemäß der vierten Modifikation der ersten Ausführungsform liegt im Schaltungsaufbaü ein Zuwachs von einem Gatter im Vergleich zu der zweiten Modifikation (Figur 9) vor, aber die vierte Modifikation ist vom Standpunkt der Betriebsgeschwindigkeit aus etwas schneller (ein Unterschied von 0,5 ns oder weniger)
Man beachte, daß die Schaltung der vierten Modifikation der ersten Ausführungsform im wesentlichen die gleiche wie diejenige ist, die in dem mit gestrichelten Linien angegebenen Teil verwendet wird, der in der ersten Ausführungsform dargestellt ist (Figur 7).
Figur 12 zeigt eine fünfte Modifikation der ersten Ausführungsform. Figur 12 zeigt nur die wichtigen Teile in der gleichen Art und Weise wie Figur 8.
Wie in Figur 12 dargestellt ist, umfaßt die Erzeugungseinheit für ein reales Summensignal 108 eine NAND-Schaltung 1851, eine Exklusiv-ODER-Schaltung 1852, eine erste, eine zweite und eine dritte Inverterschaltung 1853, 1854 und 1855 und eine erste und eine zweite Übertragungsgatterschaltung 1856 und 1857. Ein erster Eingang der NAND-Schaltung 1851 wird mit einem realen Übertrag-Signal CM-1 versorgt, und ein zweiter Eingang der NAND-Schaltung 1851 wird mit einem kumulierten Übertrag- Fortpflanzungssignal BPi-1* versorgt. Ein erster Eingang der Exklusiv-ODER-Schaltung 1852 wird mit einem kumulierten Ubertrag-Erzeugungssignal BGi-1* versorgt, und ein zweiter Eingang der Exklusiv-ODER-Schaltung 1852 wird mit einem Übertrag-Fortpflanzungssignal Pi versorgt. Ein Ausgang der NAND-Schaltung 1851 ist gemeinsam mit einem Eingang der ersten Inverterschal tung 1853, einem zweiten Steuergatter der ersten Übertragungsgatterschaltung 1856 und einem ersten Steuergatter der zweiten Übertragungsgatterschaltung 1857 verbunden. Ein Ausgang der Exklusiv-ODER-Schaltung 1852 ist gemeinsam mit einem Eingang der zweiten Inverterschaltung 1854 und einem Eingang der ersten Übertragungsgatterschaltung 1856 verbunden. Ein Ausgang der ersten Inverterschaltung 1853 ist gemeinsam mit einem ersten Steuergatter der ersten Übertragungsgatterschaltung 1856 und einem zweiten Steuergatter der zweiten Übertragungsgatterschaltung 1857 verbunden. Ein Ausgang der zweiten Inverterschaltung 1854 ist mit einem Eingang der zweiten Übertragungsgatterschaltung 1857 verbunden, Ausgänge der ersten und zweiten Übertragungsgatterschaltungen 1856 und 1857 sind gemeinsam mit einem Eingang der dritten Inverterschaltung 1855 verbunden, und die dritte Inverterschaltung 1855 gibt ein reales Summensignal Fi aus.
Die fünfte Modifikation der ersten Ausführungsform ist im wesentlichen die gleiche Schaltung wie die Schaltung der vierten Modifikation (Figur 11), außer das die Exklusiv-NOR-Schaltung zum Erhalten des realen Summensignals Fi in ein Übertragungsgatter TG (Selektor) geändert ist.
Gemäß der fünften Modifikation der ersten Ausführungsform ist im Schaltungsaufbau die Anzahl von Elementen die gleiche wie in Figur 11, und die Betriebsgeschwindigkeit ist etwas schneller.
Gemäß den obigen ersten bis fünften Modifikationen der ersten Ausführungsform der vorliegenden Erfindung, die in Figur 8 bis Figur 12 dargestellt sind, ist es unabhängig davon, welche Schaltungsanordnungen verwendet werden, möglich, einen Parallel-Volladdierer, der etwa die gleiche Verarbeitungsgeschwindigkeit wie in dem Beispiel von Figur 1 aufweistt mit weniger Elementen als in dem Aufbau von Figur 1 aufzubauen. Die Elemente sind am meisten in dem Fall des Aufbaus von Figur 10 verringert, aber die Zeit, die zur Erzeugung des realen Summensignal Fi nach der Erzeugung des realen Übertrag-Signals CM-1 erforderlich ist, ist im Vergleich mit den anderen Schaltungen länger, so daß eine Anwendung für Schaltungsteile geeignet ist, die keine relativ hohen Geschwindigkeiten erfordern. Die Schaltung von Figur 8 weist eine höhere Geschwindigkeit als die anderen Schaltungen auf( aber die Anzahl von Elementen ist größer, so daß eine Anwendung für CSA-Schaltungen wünschenswert ist, in denen für die Erzeugung des realen Übertrag-Signals CM-1 35 Zeit in Anspruch genommen wird.
Wenn die Datenlänge, wie z.B. in einem 64-Bit-Volladdierer, für die Übertrag-Verarbeitung der ALU von Figur 6 lang ist, wird ferner das Ausgangssignal der zweiten MPX-Schaltung 104 durch das Serienübertrag-Verfahren zu den höhern Ziffern übertragen, so daß die Zeit, die zum Erzeugen des realen Übertrag- Signals CM-1 erforderlich ist, in dem Fall einer höheren Ziffer länger als bei einer niedrigeren Ziffer ist. Durch Ausnutzen dieser Zeitdifferenz und Verwenden der Schaltung von Figur 10 in der CSA-Schaltung 101a bei den niedrigeren Ziffern (z.B. den 0. bis 47. Ziffern) und Verwenden der Schaltung von Figur 8 oder Figur 12 in der CSA-Schaltung lola der höheren Ziffern (z.B. 48. bis 63. Ziffern) ist es daher möglich, die Gesamtzahl von Schaltungselementen ohne Erhöhen der Verzögerungszeit im ungünstigsten Fall zu verringern.
Figur 13 zeigt ein zweites Beispiel der CSA-Schaltung gemäß der ersten Ausführungsform Figur 13(a) zeigt eine sinnbildlich dargestellte Zeichnung der CSA-Schaltung 101b der vorliegenden Ausführungsform, und Figur 13(b) zeigt ein ausführliches Schaltungsdiagramm derselben.
Während die in den Figuren 7 bis 12 dargestellten CSA- Schaltungen 101a aus NAND-, NOR-, Inverter-, Exklusiv-ODER- und Exklusiv-NOR-Schaltungen unter Verwendung von CMOS-Transistoren aufgebaut waren, ersetzt die CSA-Schaltung 101b des zweiten Beispiels die meisten von diesen durch Kettenschaltungen aus den verdrahteten ODER-Schaltungen von Übertragungsgattern TG und Inverterschaltungen INV, um entsprechende Funktionen wie bei den CSA-Schaltungen lola sicherzustellen. Der Aufbau wird als nächstes erläutert werden. Die CSA- Schaltung lolb besteht grob aus sechs Teilen.
Der erste Teil ist eine Schaltung 106 zum Erzeugen des kumulierten Übertrag-Fortpflanzungssignals BPi*. Hier ist das kumulierte Übertrag-Fortpflanzungssignal BPi* gegeben durch:
(wo i = 0, 1, 2, 3 ist)
Diese BPi* erzeugende Schaltung 106 gibt das Übertrag-Fortpflanzungssignal P&sub0; der 0. Ziffer (kleinste Ziffer), die in der CSA-Schaltung lolb gehalten wird, an den Eingangsanschluß der Kettenschaltung der Übertragungsgatterschaltung TG für jede Stufe, steuert den EIN-AUS-Zustand der Übertragungsgatterschaltung TG, die sich mit den Ziffern (i = 0, 1, 2, 3) befaßt, durch das Übertrag-Fortpflanzungssignal i1 der Ziffern, erzeugt ein Signal, das in der Ziffer "0" entspricht( wo die übertragungsgatterschaltung TG AUS wird, und übermittelt sie nacheinander zu den höheren Ziffern. Wie in Figur 13(b) dargestellt ist, enthalten die Erzeugungseinheit für ein kumuliertes Übertrag-Fortpflanzungssignal 106, die Erzeugungseinheit für ein kumuliertes Übertrag-Erzeugungssignal 107 und die Erzeugungseinheit für ein reales Summensignal 108 eine Kettenschaltung, die mit einer Übertragungs gatterschaltung und einer Inverterschaltung wechselseitig verbunden ist.
Das übermittelte Signal wird mit jeder Stufe der Inverterschaltungen, die durchlaufen wird, invertiert, so daß die Schaltung so aufgebaut ist, daß durch die Erzeugung des oben erwähnten, "0" entsprechenden Signals ein "0" entsprechendes Signal zu den höheren Ziffern bei Ziffern übermittelt wird, wo ein nicht-invertiertes Signal des kumulierten Übertrag-Fortpflanzungssignals BPi* übermittelt wird, und ein "1" entsprechendes Signal bei Ziffern übermittelt wird, wo das invertierte Signal des kumulierten Übertrag-Fortpflanzungssignals BPi* übermittelt wird. Zusammen mit der Polarität des kumulierten Übertrag-Fortpflanzungssignals BPi* können die Schaltungen, die das kumulierte Übertrag-Fortpflanzungssignal BPii erzeugen, das durch das Übertrag-signal Ci-1 eingestellt wird, unterschiedlich als NAND- oder NOR-Typen verwendet werden. Hier ist BPii gegeben durch:
BPi' = BPi* C&submin;&sub1; .... (11)
Auf diese Weise empfängt die BPi* erzeugende Schaltung 106 als Eingabe die Übertrag-Fortpflanzungssignale Pi, und das Übertrag-Signal Ci-1 der Ziffern und erzeugt das kumulierte Übertrag-Fortpflanzungssignal BPi*, BPi' und . Die Signale BPi' und BPi' werden als Eingangssignale der später erwähnten Erzeugungsschaltungen für ein reales Summensignal verwendet.
Das hier erzeugte, einer logischen "0" entsprechende Signal wird zu der Kettenschaltung durch den MOS-Transistor MOST geschickt. Bei den Ziffern, wo das zu der Ziffer geschickte Signal auf der Kettenschaltung (d.h. das kumulierte Übertrag-Fortpflanzungssignal BPi*) durch den MOST vorn n-Typ nicht-invertiert geschickt wird&sub1; wird das "0" Signal (Potential VSS) bei dem besagten Knoten der Kettenschaltung erzeugt, und bei den Ziffern, wo BPi* invertiert geschickt wird, wird das "1" Signal (Potential VDD) durch den MOST vom p-Typ erzeugt.
Die Ausgaben bei den Ziffern der BPi* erzeugenden Schaltung (Kettenschaltung) werden für die Erzeugung des Signals der i. Ziffer
BPi' = BP* CM-1
und seines invertierten Signais zusammen mit dem realen übertrag-Signal CM-i von der niedrigeren Ziffer verwendet. Das Signal BPi' wird das Eingangssignal der Schaltung 108 zum Erzeugen des realen Summensignals Fi der i. Ziffer unter Verwendung der Beziehung:
Der zweite Teil ist die Schaltung 107 zum Erzeugen des kumulierten Übertrag-Erzeugungssignals BGi*. Hier ist das kumulierte Übertrag-Erzeugungssignal BGi* gegeben durch:
(wo i = 0, 1, 2, 3 ist) .... (12)
Diese BGi* erzeugende Schaltung 107 besteht auch aus einer Kettenschaltung einer Inverterschaltung INV und einer übertragungsgatterschaltung TG in der gleichen Weise wie die oben erwähnte BPi* erzeugende Schaltung 106. Die BGi* erzeugende Schaltung 107 steuert ebenfalls den EIN-AUS-Zustand der übertragungsgatterschaltung TG der Ziffern durch das Übertrag-Fortpflanzungssignal Pi (P&sub0;, P&sub1;, P&sub2; und P&sub3;) für jede Ziffer. Bei den Ziffern, wo die Übertragungsgatterschaltung TG AUS wird, wird ein Signal, das dem Übertrag-Erzeugungssignal Gi (G&sub0;, Gi&sub1;, G&sub2; und G&sub3;) entspricht, bei dem Übertragungsgatter erzeugt, das sich mit der Ziffer befaßt, und nacheinander zu den höheren Ziffern übermittelt. Das Signal, das dem hier erzeugten Übertrag-Erzeugungssignal Gi entspricht, wird Gi bei den Ziffern, wo das zu dieser Ziffer geschickte Signal (d.h. das kumulierte Übertrag Erzeugungssignal BGi*) nicht-invertiert geschickt wird, und wird bei den Ziffern, wo BGi* invertiert geschickt wird.
Auf diese Weise empfängt die BGi* erzeugende Schaltung 107 als Eingabe das Übertrag-Fortpflanzungssignal Pi und das übertrag-Erzeugungssignal Gi der Ziffern und erzeugt das kumulierte Übertrag-Erzeugungssignal BGi*, und das invertierte Signal Pi des Übertrag-Erzeugungssignals Pi.
BGi* und BGi* werden als Eingangssignale der später erwähnten Erzeugungsschaltungen für ein reales Summensignal 108 verwendet. wird als das Eingangssignal der BPi* erzeugenden Schaltung 106 und der Erzeugungsschaltung für ein reales Summensignal 108 verwendet.
Der dritte Teil ist eine Schaltung zum Erzeugen des realen Summensignals F&sub0; der 0. Ziffer (niedrigste Ziffer in dem Block), der vierte Teil ist eine Schaltung zum Erzeugen des realen Summensignais Fi der ersten Ziffer, der fünfte Teil ist eine Schaltung zum Erzeugen des realen Summensignals F&sub2; der zweiten Ziffer, und der sechste Teil ist eine Schaltung zum Erzeugen des realen Summensignals F&sub3; der dritten Ziffer (höchste Ziffer in dem Block). Die Erzeugungsschaltungen für ein reales Summensignal geben die realen Summensignale F&sub2; beruhend auf den Übertrag-Fortpflanzungssignalen , Pi, BP'i-1 und den kumulierten Übertrag-Erzeugungssignalen BGi-1*, BGi-1* der entsprechenden Ziffern aus.
Man beachte, daß in Figur 13(b) der Inverter INV für jede Stufe der Übertragungsgatter TG eingesetzt ist, aber daß die Schaltung mit ihm in jeder zweiten oder dritten Stufe eingesetzt aufgebaut oder mit demselben kombiniert sein kann.
Gemäß dem zweiten Beispiel der ersten Ausführungsform ist es möglich, die Anzahl von Elementen im Vergleich zu den CSA- Schaltungen lola, die in den Figuren 7 bis 12 dargestellt sind, auf 10 Gatter zu verringern, und es ist ferner möglich, die Anzahl von Elementen auf etwa 64 Prozent einer Schaltung aus einer Kombination der CSA-Schaltung 101 und der ersten MPX- Schaltung 102 zu verringern. Auf diese Weise ist es, indem das kumulierte Übertrag-Fortpflanzungssignal BPi* und das kumulier te Übertrag-Erzeugungssignal BGi*, die durch die Kette aus dem Übertragungsgatter TG und dem Inverter INV erzeugt werden, erzeugt werden und indem ferner die Schaltungen zum Erzeugen des realen Summensignals Fi, d.h. die Exklusiv-ODER-Schaltung und Exklusiv-NOR-Schaltungen, ebenfalls Kombinationen von übertragungsgattern TG und Invertern INV enthalten, möglich, die Anzahl der Elemente beträchtlich zu verringern, während eine entsprechende Addiergeschwindigkeit wie in dem Beispiel von Figur 1 beibehalten wird. Durch Optimieren des Aufbaus besteht ferner die Möglichkeit, eine höhere Betriebsgeschwindigkeit zu erreichen.
Die oben erwähnten ersten und zweiten Beispiele und die erste bis fünfte Modifikation der ersten Ausführungsformen zeigen Beispiele von Parallel-Volladdierern, aber die vorliegende Erfindung kann in einer zweiten Ausführungsform auch auf (nicht veranschaulichte) Parallel-Vollsubtrahierer angewandt werden.
In der zweiten Ausführungsform eines Parallel-Vollsubtrahierers, der A als den Minuenden und B als den Subtrahenden verwendet, wird das Übertrag-Fortpflanzungssignal Pi, wie es in dem Fall eines Addierers besprochen wurde, ein "Borrow- oder Borge-Fortpflanzungssignal", und das Übertrag-Erzeugungssignal Gi wird ein "Borrow- oder Borge-Erzeugungssignal". Das Borge- Fortpflanzungssignal Pi in diesem Fall ist durch das Exklusiv- NOR von
gegeben. Ferner ist das Borge-Erzeugungssignal G durch
gegeben. Außerdem wird das kumulierte Übertrag-Fortpflanzungssignal BPi* als das "kumulierte Borge-Fortpflanzungssignal" verwendet, und das kumulierte Übertrag-Erzeugungssignal BGi* wird als das "kumulierte Borge-Erzeugungssignal" verwendet, und außerdem wird das Übertrag-Signal CM-1 als das "Borge-Signal CM-1" verwendet, und die Operation wird nacheinander von der niedrigsten Ziffer (in dem Fall von 64 Bits der 0. Ziffer) zu der höchsten Ziffer (63. Ziffer) ausgeführt. Mit solch einer Signaleinstellung ist es möglich, einen Parallel-Vollsubtrahierer unter Verwendung der in den Figuren 7 bis 13 dargestellten Schaltungen aufzubauen und das reale Differenzsignal Fi zu erhalten, das einem invertierten Signal des realen Summensignals Fi in diesen Schaltungen entspricht. Daher wird eine ausführliche Erläuterung weggelassen werden.
Figur 14 ist ein Blockdiagramm, das eine dritte Ausführungsform eines Binäroperators gemäß der vorliegenden Erfindung zeigt. Wie in Figur 14 dargestellt ist, ist der Parallel-Volladdierer oder Binäroperator, der die vorliegende Erfindung verkörpert, ein Binäroperator, der als Eingabe zwei n-Bit-Binärdatenstücke (A, B) empfängt und mit einem Mittel (101) ausge stattet ist, das die oben erwähnten beiden n-Bit-Binärdatenstücke (A, B) in Blöcke einer vorbestimmten Anzahl von Bits teilt, und mit einem Mittel (100) ausgestattet ist, das ein Übertrag-Fortpflanzungssignal (Pi) und ein Übertrag-Erzeugungssignal (Gi) verschiedener Ziffern erzeugt, sich an einer Paral lelverarbeitung beruhend auf dem vorerwähnten Übertrag-Fortpflanzungssignal (Pi) und Übertrag-Erzeugungssignal (G£) entsprechend den Datenblöcken und einem realen Übertrag-Signal (CM-1) beteiligt und somit die arithmetische Summe der vorerwähnten beiden n-Bit-Binärdatenstücke (A, B) berechnet und ein reales Summensignal (Fi) erzeugt, und einem Mittel (103), das ein Block-Übertrag-Fortpflanzungssignal (BPi) und ein Block-Übertrag-Erzeugungssignal (BGi) entsprechend den oben erwähnten Blöcken beruhend auf dem oben erwähnten Übertrag-Fortpflanzungssignal (Pi) und dem Übertrag-Erzeugungssignal (Gi) erzeugt, das mit einem Mittel (116) ausgestattet ist, um ein kumuliertes Block-Übertrag-Fortpflanzungssignal (CPM-1*) und ein kumuliertes Block-Übertrag-Erzeugungssignal (CGM-1*) beruhend auf den oben erwähnten Block-Übertrag-Fortpflanzungssignalen (BPM, - BPM-1) und Block-Übertrag-Erzeugungssignalen (BGM, bis BGM-1) zu erzeugen, und einem Mittel (117), um ein reales übertrag-Signal (CM-1) aus dem oben erwähnten kumulierten BlockÜbertrag-Fortpflanzungssignal (CPM-1*), dem kumulierten BlockÜbertrag-Erzeugungssignal (CGM-1) und dem Übertrag-Signal (CM'-m') für den Block zu erzeugen.
Figur 15 ist ein Blockdiagramm, das eine vierte Ausführungsform eines Binäroperators gemäß der vorliegenden Erfindung zeigt. Wie in Figur 15 dargestellt ist, ist der Parallel-Vollsubtrahierer oder Binäroperator, der die vorliegende Erfindung verkörpert, ein Binäroperator, der als Eingabe zwei n-Bit- Binärdatenstücke (A, B) empfängt und mit einem Mittel (201) ausgestattet ist, das die vorerwähnten beiden n-Bit-Binärdatenstücke (A( B) in Blöcke einer vorbestimmten Anzahl von Bits teilt, und mit einem Mittel (200) ausgestattet ist( das ein Borge-Fortpflanzungssignal (Pi) und ein Borge-Erzeugungssignal (Gi) verschiedener Ziffern erzeugt, sich an einer Parallelverarbeitung beruhend auf dem vorerwähnten Borge-Fortpflanzungssignal (Pi) und Borge-Erzeugungssignal (Gi) entsprechend den Datenblöcken und einem realen Borge-Signal (CM-1) beteiligt und somit die arithmetische Differenz der vorerwähnten beiden n- Bit-Binärdatenstücke (A, B) berechnet und ein reales Differenzsignal (Fi) erzeugt, und einem Mittel (203), das ein Block- Borge-Fortpflanzungssignal (BPi) und ein Block-Borge-Erzeu gungssignal (BGi) entsprechend den oben erwähnten Blöcken beruhend auf dem vorerwähnten Borge-Fortpflanzungssignal (Pi) und dem Borge-Erzeugungssignal (Gi) erzeugt, das mit einem Mittel (216) ausgestattet ist, um ein kumuliertes Block-Borge-Fortpflanzungssignal (CPM-1*) und ein kumuliertes Block-Borge- Erzeugungssignal (CGM-1*) beruhend auf den oben erwähnten Block- Borge-Fortpflanzungssignalen (BPM, bis BPM-1) und den Block- Borge-Erzeugungssignalen (BGM, bis BGM-1) zu erzeugen( und einem Mittel (217), um ein reales Borge-Signal (CM-1) aus dem oben erwähnten kumulierten Block-Borge-Fortpflanzungssignal (CPM-1*), 25 dem kumulierten Block-Borge-Erzeugungssignal (CGM-1*) und dem Borge-Signal (CM'-m') für den Block zu erzeugen.
In dem in Figur 14 dargestellten Parallel-Volladdierer werden, wenn zwei n-Bit-Binärdatenstücke (A, B) eingegeben werden, ein Übertrag-Fortpflanzungssignal (Pi) und Übertrag- Erzeugungssignal (Gi) von dem Erzeugungsmittel für ein Übertrag-Fortpflanzungssignal und Übertrag-Erzeugungssignal (100) ausgegeben.
Das Übertrag-Fortpflanzungssignal (Pi) und das Übertrag- Erzeugungssignal (Gi) werden an ein Blockadditionsmittel (101) bzw. an ein Erzeugungsmittel für ein Block-Übertrag-Fortpflanzungssignal und Block-Übertrag-Erzeugungssignal (103) angelegt.
Bei dem Blockadditionsmittel (101) werden angenommene Summensignale Fi(0) und Fi(1) beruhend auf dem eingegebenen Übertrag-Fortpflanzungssignal (Pi) und Übertrag-Erzeugungssignal (Gi) erzeugt. Das angenommene Summensignal Fi(0) ist das Signal, das vorher erzeugt wird, wobei man sich den Fall vorstellt, daß das Übertrag-Signal von dem niedrigeren Block (CM-1) "0" ist, und das angenommene Summensignal Fi(1) das in dem Fall, daß das Übertrag-Signal (CM-1) "1" ist.
In dem Erzeugungsmittel für ein Block-Übertrag-Fortpflanzungssignal und Block-Übertrag-Erzeugungssignal (103) werden das Block-Übertrag-Fortpflanzungssignal (BPi) und das BlockÜbertrag-Erzeugungssignal (BGi) entsprechend dem Blockadditionsmittel (101) beruhend auf dem Übertrag-Fortpflanzungssignal (Pi) und dem Übertrag-Erzeugungssignal (Gi) erzeugt und werden an das Erzeugungsmittel für ein kumuliertes Block-übertrag-Fortpflanzungssignal und kumuliertes Block-Übertrag-Erzeu gungssignal 116 ausgegeben.
Das Erzeugungsmittel für ein kumuliertes Block-Übertrag- Fortpflanzungssignal und kumuliertes Block-Übertrag-Erzeugungssignal (116) erzeugt das kumulierte Block-Übertrag-Fortpflanzungssignal (CPM-1*) und das kumulierte Block-Übertrag-Erzeu gungssignal (CGM-1*) und gibt sie an das Erzeugungsmittel für ein reales Übertrag-Signal (117) aus.
Das Erzeugungsmittel für ein reales Übertrag-Signal (117) erzeugt das reale Übertrag-Signal (CM-1) beruhend auf dem kumulierten Block-Übertrag-Fortpflanzungssignal (CPM-1*), dem kumu lierten Block-Übertrag-Erzeugungssignal (CGM-1*) und dem Ubertrag-Signal (CM'-m') von dem niedrigeren Block und schickt es an das oben erwähnte Blockadditionsmittel (101) als das Auswahlsignal für die vorher erzeugten angenommenen Summensignale Fi(0) oder Fi(1).
Als nächstes wählt das Blockadditionsmittel (101) eines der angenommenen Summensignale Fi(0) oder Fi(1) gemäß dem Inhalt des oben erwähnten realen Übertrag-Signals (CM-1) aus und gibt das ausgewählte Summensignal als das reale Summensignal (Fi) aus.
Zusammengefaßt erzeugt die dritte Ausführungsform der vor liegenden Erfindung zwei angenommene Übertrag-Signale Ci(0) und Ci(1) nicht gleichzeitig und wählt und gibt dieselben nicht, wie mit Verweis auf die Figuren 1 bis 3 diskutiert, aus, sondern verwendet die CPM-1*, CGM-1* und das reale Übertrag-Signal um das reale Übertrag-Signal (CM-1) direkt zu erzeugen.
In dem in Figur 15 dargestellten Parallel-Vollsubtrahierer werden, wenn zwei n-Bit-Binärdatenstücke (A, B) eingegeben werden, ein Borge-Fortpflanzungssignal (Pi) und Borge-Erzeugungssignal (Gi) von dem Erzeugungsmittel für ein Borge-Fortpflanzungssignal und Borge-Erzeugungssignal (200) ausgegeben.
Das Borge-Fortpflanzungssignal (Pi) und das Borge-Erzeugungssignal (Gi) werden an ein Blocksubtraktionsmittel (201) bzw. an ein Erzeugungsmittel für ein Block-Borge-Fortpflanzungssignal und Block-Borge-Erzeugungssignal (203) angelegt.
Bei dem Blocksubtraktionsmittel (201) werden angenommene Differenzsignale Fi(0) und Fi(1) beruhend auf dem eingegebenen Borge-Fortpflanzungssignal (Pi) und Borge-Erzeugungssignal (Gi) erzeugt. Das angenommene Differenzsignal Fi(0) ist das Signal, das vorher erzeugt wird, wobei man sich den Fall vorstellt, daß das Borge-Signal von den niedrigeren Block (CM-1) "0" ist, und das angenommene Differenzsignal Fi(1) das in dem Fall, daß das Borge-Signal (CM-1) "1" ist.
In dem Erzeugungsmittel für ein Block-Borge-Fortpflanzungssignal und Block-Borge-Erzeugungssignal (203) werden das Block- Borge-Fortpflanzungssignal (BPi) und das Block-Borge-Erzeugungssignal (BGi) entsprechend dem Blocksubtraktionsmittel (201) beruhend auf dem Borge-Fortpflanzungssignal (Pi) und dem Borge-Erzeugungssignal (Gi) erzeugt und werden an das Erzeugungsmittel für ein kumuliertes Block-Borge-Fortpflanzungssignal und kumuliertes Block-Borge-Erzeugungssignal (216) ausgegeben.
Das Erzeugungsmittel für ein kumuliertes Block-Borge-Fortpflanzungssignal und kumuliertes Block-Borge-Erzeugungssignal (216) erzeugt das kumulierte Block-Borge-Fortpflanzungssignal (CPM-1*) und das kumulierte Block-Borge-Erzeugungssignal (CGM-1*) und gibt sie an das Erzeugungsmittel für ein reales Borge- Signal (217) aus.
Das Erzeugungsmittel für ein reales Borge-Signal (217) erzeugt das reale Borge-Signal (CMiL) beruhend auf dem kumulierten Block-Borge-Fortpflanzungssignal (CPM-1*), dem kumulierten Block-Borge-Erzeugungssignal (CGM-1*) und dem Borge-Signal (CM'-m') von dem niedrigeren Block und schickt es an das oben erwähnte Blocksubtraktionsmittel (201) als das Auswahisignal für die vorher erzeugten angenommenen Differenzsignale Fi(0) oder Fi(1).
Als nächstes wählt das Blocksubtraktionsmittel (201) eines der angenommenen Differenzsignale Fi(0) oder Fi(1) gemäß dem Inhalt des oben erwähnten realen Borge-Signals (CM-1) aus und gibt das ausgewählte Differienzsignal als das reale Differenzsignal (Fi) aus.
Zusammengefaßt erzeugt die vierte Ausführungsform der vorliegenden Erfindung zwei angenommene Borge-Signale Ci(0) und Ci(1) nicht gleichzeitig und wählt und gibt dieselben nicht, wie mit Verweis auf die Figuren 1 bis 3 diskutiert, aus, sondem verwendet die CPM-1* 1 CGM-1* und das reale Borge-Signal (CM'-m') um das reale Borge-Signal (CM-1) direkt zu erzeugen.
Um die Erklärung zu vereinheitlichen, ist ein auf einer 64- Bit-ALU (Figur 1) basierender Schaltungsaufbau in Figur 16 dargestellt. Die Erklärung wird darauf beruhend gegeben werden.
Die CSA-Schaltung 101, die ein Blockaddierer ist, ist eine, die Signale mit m Ziffern (4 Bit) gleichzeitig verarbeitet. In der CSA-Schaltung 101, worin die niedrigste Ziffer die M. Ziffer ist, sind das Block-Übertrag-Fortpflanzungssignal BPi und das Block-Übertrag-Erzeugungssignal BGi für die i. Ziffer durch die folgenden Gleichungen (15) und (16) definiert.
(wo i = M + m - 1, M = 0, m, 2m, 3rn ... gelten).
Die CSA-Schaltung 101, die die M. Ziffer als die niedrigste Ziffer aufweist, erzeugt das Block-Übertrag-Fortpflanzungssignal BPi und das Block-Übertrag-Erzeugungssignal BGi-1 die durch die oben erwähnten Gleichungen (15) und (16) gegeben sind, und erzeugt auch die angenommenen Summensignale Fi,(0) und Fi,(1). Hier ist "i'" in den Fi, (0) und Fi,(1) gleich M, M + 1, . .. M + m - 1, (M = 0, m, 2m, 3m, ...).
Auf der anderen Seite teilt die BLACG-Schaltung 105 das Block-Übertrag-Fortpflanzungssignal BPi und das Block-Übertrag- Erzeugungssignal BGi, die in der obigen Art und Weise erzeugt wurden, in q Ziffern und verarbeitet dieselben als solche. In der BLACG-Schaltung 105 mit der M.i Ziffer als der niedrigsten Ziffer sind das kumulierte Block-Übertrag-Fortpflanzungssignal CPi* und das kumulierte Block-Übertrag-Erzeugungssignal CGi* durch die folgenden Gleichungen (17) und (18) definiert:
Das kumulierte Block-Übertrag-Fortpflanzungssignal CP,* und das kumulierte Block-Übertrag-Erzeugungssignal CGi* und das reale Übertrag-Signal i (das Übertrag-Signal von dem niedrigeren Block) für die BLACG-Schaltung 105 weisen die folgende Beziehung (19) mit dem realen Übertrag-Signal der i. Ziffer Ci auf:
Ci = CGi* + CPi* CM'-m' .... (19)
Auf diese Weise erzeugt die Schaltung die angenommenen Übertrag-Signale Ci(0) und Ci(1) nicht vorher und wählt eines derselben durch das Übertrag-Signal CM'-m' nicht aus und gibt es nicht aus, sondern erzeugt direkt das reale Übertrag-signal der i. Ziffer Ci einfach durch das kumulierte Block-Übertrag-Fortpflanzungssignal CPi* und das kumulierte Block-Übertrag-Erzeugungssignal CGi*, die durch die Gleichungen (17) und (18) gegeben sind, und das Übertrag-Signal CM'-m' für die BLACG-Schaltung des Blocks. Dadurch ist es möglich, die oben erwähnten redundanten Schaltungen zu beseitigen, und ist es möglich, die Schaltung zu vereinfachen. Indern man erwägt, die Zeit zu mmimieren, die von dem Zeitpunkt an, wenn das Übertrag-Signal CM'-m', eingegeben wird, bis zu dem Zeitpunkt erforderlich ist, wenn das reale Übertrag-Signal Ci erzeugt wird (d.h. die Verzögerungszeit), ist es zu dieser Zeit möglich, die Schaltung zu vereinfachen und die hohe Geschwindigkeit beizubehalten.
Figur 16 zeigt eine Übersicht der dritten Ausführungsform. Der Unterschied zu der Schaltung von Figur 1 liegt in dem Aufbau der BLACG-Schaltung 105a. Der gleiche Aufbau wird für die anderen Eingabedaten A, B, die ULB-Schaltung 100, CSA-Schaltung 101 und erste MPX-Schaltung 102 verwendet, so daß die gleichen Symbole angefügt sind und deren Erklärungen weggelassen werden.
Die BLACG-Schaltung 105a in der dritten Ausführungsform unterscheidet sich von der herkömmlichen BLACG-Schaltung 105 in dem Punkt, daß sie die angenommenen Übertrag-Signale Ci(0) und Ci(1) nicht parallel erzeugt, sondern das kumulierte BlockÜbertrag-Fortpflanzungssignal CPi* und das kumulierte BlockÜbertrag-Erzeugungssignal CGi* für jedes Bit neu einführt und das reale Übertrag-Signal Ci direkt berechnet.
Als nächstes zeigt Figur 17 ein erstes Beispiel der BLACG- Schaltung 105a gemäß der dritten Ausführungsform. Diese Figur 17 zeigt das Beispiel der BLACG-Schaltung 105a-1 die sich mit dem ersten Block in Figur 16 befaßt. In Figur 17 ist (a) eine sinnbildlich dargestellte Zeichnung, und (b) ist ein ausführliches Schaltungsdiagramm.
Wie in Figur 17(b) dargestellt ist, enthält die Erzeugungseinheit für ein reales Übertrag-Signal 117 eine NOR-Schaltung 1171, eine erste und eine zweite Inverterschaltung 1172 und 1173 und eine erste und eine zweite Übertragungsgatterschaltung 1174 und 1175. Ein Eingang der ersten Inverterschaltung 1172 und ein erster Eingang der NOR-Schaltung 1171 sind verbunden und werden mit einem kumulierten Block-Übertrag-Erzeugungssig
EG&sub3;) versorgt, ein zweiter Eingang der NOR-Schaltung 1171 wird mit einem kumulierten Block-Übertrag-Fortpflanzungssignal CP&sub1;&sub5;* (CP&sub1;&sub1;*, CP&sub7;* oder einem Block-Übertrag-Fortpflanzungssignal BP&sub3;) versorgt. Ein Ausgang der ersten Inverterschaltung 1172 ist mit einem Eingang der ersten Übertragungsgatterschaltung 1174 verbunden, und ein Ausgang der NOR-Schaltung 1171 ist mit einem Eingang der zweiten Übertragungsgatterschaltung 1175 verbunden. Ein erstes Steuergatter der ersten Übertragungsgatterschaltung 1174 und ein zweites Steuergatter der zweiten Übertragungsgat terschaltung 1175 sind verbunden und werden mit einem invertierten realen Übertrag-Signal versorgt, ein zweites Steuergatter der ersten Übertragungsgatterschaltung 1174 und ein erstes Steuergatter der zweiten Übertragungsgatterschaltung 1175 sind verbunden und werden mit einem realen Übertrag-Signal C'-1 versorgt. Ausgänge der ersten und zweiten Übertragungsgatterschaltungen 1174 und 1175 sind gemeinsam mit einem Eingang der zweiten Inverterschaltung 1173 verbunden, und die zweite Inverterschaltung 1173 gibt ein reales Übertrag-Signal C&sub1;&sub5; (C&sub1;&sub1;, C&sub7;, C&sub3;) aus.
Wie in Figur 17(b) dargestellt ist, empfängt die BLACG- Schaltung 105a-1 als Eingabe die Block-Übertrag-Fortpflanzungsoder -Erzeugungssignale BP&sub3;, BG&sub3; bis BP&sub1;&sub5;, BG&sub1;&sub5; von der CSA-Schaltung 101 und das Übertrag-Signal Ci-1. Als Komponenten der Schaltung wird von Kombinationen von NAND-Schaltungen, Inverterschaltungeni NOR-Schaltungen und Exklusiv-ODER-Schaltungen unter Verwendung von CMOS-Transistoren Gebrauch gemacht. Man beachte, daß auch bipolare Transistoren und andere digitale Elemente verwendet werden können.
Bezüglich der Frage, wieviele Schaltungselernente zur Erzeugung des realen Übertrag-Signals Ci durch Anwendung der vorliegenden Erfindung im Vergleich mit dem Beispiel der Figuren 1 bis 3 erforderlich sind und was mit der Verarbeitungsgeschwin digkeit geschieht, ist es notwendig, auch die Schaltungen zum Erzeugen des kumulierten Block-Übertrag-Fortpflanzungssignals CPi* und des kumulierten Block-Übertrag-Erzeugungssignals CGi* zu betrachten.
Daher wird das erste Beispiel der dritten Ausführungsform (Figur 17) unter Verwendung einer Schaltung aufgebaut, die das kumulierte Block-Übertrag-Fortpflanzungssignal CPi* und das kumulierte Block-Übertrag-Erzeugungssignal CGi* durch etwa die gleiche Prozedur wie die Schaltung von Figur 3 erzeugt und die durch eine später erwähnte zweite Modifikation der dritten Ausführungsform (Figur 19) gebildet wird.
Diese BLACG-Schaltung 105a-1 besteht grob aus fünf Blöcken. In dem ersten Block werden die zweiten Übertrag-Signale C'&submin;&sub1; und durch das Übertrag-Signal C&submin;&sub1; von dem niedrigeren Block erzeugt.
In dem zweiten Block werden das kumulierte Block-Übertrag- Fortpflanzungssignal CP&sub3;* und das kumulierte Block-Übertrag- Erzeugungssignal CG&sub3;* beruhend auf dem Block-Übertrag-Fortpflanzungssignal BP&sub3; und dem Block-Übertrag-Erzeugungssignal BG&sub3; erzeugt, und das reale Übertrag-Signal C&sub3; für die dritte Ziffer wird aus CP&sub3;*, CG&sub3;* und zweiten Übertrag-Signalen C'&submin;&sub1; und erzeugt.
Auf die gleiche Weise werden unten in dem dritten Block das kumulierte Block-Übertrag-Fortpflanzungssignal und das kumulierte Block-Übertrag-Erzeugungssignal aus dem entsprechenden Block-Übertrag-Fortpflanzungssignal und Block-Übertrag-Erzeugungssignal erzeugt, und das reale Übertrag-Signal C&sub7; für die siebte Ziffer wird aus den zweiten Übertrag-Signalen C'&submin;&sub1; und erzeugt. Ähnlich werden in dem vierten Block das reale Übertrag-Signal C&sub1;&sub1; bzw. in dem fünften Block das reale Übertrag-Signal C&sub1;&sub5; erzeugt.
Auf diese Weise werden die realen Übertrag-Signale C&sub3;, C&sub7;, C&sub1;&sub1; und C&sub5; in einem Block ohne eine parallele Erzeugung der angenommenen Übertrag-Signale Ci(0) und Ci(1) direkt erzeugt. Daher besteht kein Bedarf an der zweiten MPX-Schaltung 104 wie beim Stand der Technik.
Die obige BLACG-Schaltung 105a hat insgesamt 132 Schaltungselemente, was vier Elemente weniger als die 136 der herkömmlichen Schaltung (Figur 3, bestehend aus der BLACG-Schaltung 105 und der zweiten MPX-Schaltung 104) ist. Ferner besteht die NAND-Schaltung mit fünf Eingängen, die zum Erzeugen des Übertrag-Signals C&sub1;&sub5;(1) in der Schaltung von Figur 3 verwendet wird, aus einem Inverter und einem NOR mit zwei Eingängen in der vorliegenden Ausführungsform, so daß es möglich ist, das reale Übertrag-Signal C&sub1;&sub5; schneller zu erzeugen und auch die Gesamtadditionsgeschwindigkeit zu verbessern.
Die obige Erklärung wurde mit Verweis auf eine einzelne BLACG-Schaltung 105aii gegeben, aber der gleiche Aufbau findet auch auf eine BLACG-Schaltung Anwendung, die sich mit anderen Blöcken befaßt, so daß deren Erläuterung weggelassen wird.
Figur 18 zeigt eine erste Modifikation der in Figur 17(b) dargestellten BLACG-Schaltung. Diese Figur 18 zeigt den das reale Übertrag-Signal Ci erzeugenden Teil. Die anderen Teile sind weggelassen.
Wie in Figur 18 dargestellt ist, enthält die BLACG-Schaltung (Blockvorschau-Übertrag-Generatorschaltung) 105a eine UND- Schaltung 1511, eine NCR-Schaltung 1512 und eine Inverterschaltung 1513. Ein erster Eingang der UND-Schaltung 1511 wird mit einem realen Übertrag-Signal CM'-m', versorgt, ein zweiter Eingang der UND-Schaltung 1511 wird mit einem kumulierten Block-Übertrag-Fortpflanzungssignal CPi.* versorgt, und ein Ausgang der UND-Schaltung 1511 ist mit einem ersten Eingang der NCR-Schaltung 1512 verbunden. Ein zweiter Eingang der NCR- Schaltung 1512 wird mit einem kumulierten Block-Übertrag-Erzeugungssignal CGi* versorgt, ein Ausgang der NCR-Schaltung 1512 ist mit einem Eingang der Inverterschaltung 1513 verbunden, und die Inverterschaltung 1513 gibt ein reales Übertrag-Signal Ci aus.
Diese erste Modifikation der dritten Ausführungsform erhält das reale Übertrag-Signal Ci gemäß der oben erwähnten Gleichung (19), indem durch einen Inverter die Ausgabe eines UND-ODER- Inverters invertiert wird, der das kumulierte Block-Übertrag- Fortpflanzungssignal CPi*, das kumulierte Block-Übertrag-Erzeugungssignal CGi* und das reale Übertrag-Signal CM'-m', verarbeitet.
Gemäß der ersten Modifikation der dritten Ausführungsform ist es möglich, die Schaltung mit der geringsten Anzahl von Schaltungselernenten aufzubauen. Die Schaltung ist jedoch in der Verarbeitungsgeschwindigkeit etwas langsam. Der Unterschied beträgt noch 1 bis 2 ns in dem Fall der Verwendung von 1 bis 1,5 µm CMOS-Elementen und weniger als 10 Prozent der Zeitspanne von 15 bis 20 ns, die für eine volle Addition von 64 Bits erforderlich ist, so daß dies in der Praxis kein Problem darstellt.
Figur 19 zeigt eine zweite Modifikation der dritten Ausführungsform. Figur 19 zeigt nur die wichtigen Teile in der gleichen Art und Weise wie Figur 18.
Wie in Figur 19 dargestellt ist, enthält die BLACG-Schaltung losa eine NCR-Schaltung 1521, eine erste und eine zweite Inverterschaltung 1522 und 1523 und eine erste und eine zweite Übertragungsgatterschaltung 1524 und 1525. Ein erster Eingang der NCR-Schaltung 1521 wird mit einem kumulierten Block-übertrag-Fortpflanzungssignal CPi* versorgt, ein zweiter Eingang der NCR-Schaltung 1521 und ein Eingang der ersten Inverterschaltung 1522 sind verbunden und werden mit einem kumulierten Block-Übertrag-Erzeugungssignal CGi* versorgt. Ein Ausgang der NCR-Schaltung 1521 ist mit einem Eingang der ersten Übertragungsgatterschaltung 1524 verbunden, und ein Ausgang der ersten Inverterschaltung 1522 ist mit einem Eingang der zweiten übertragungsgatterschaltung 1525 verbunden. Ein erstes Steuergatter der ersten Übertragungsgatterschaltung 1524 und ein zweites Steuergatter der zweiten Übertragungsgatterschaltung 1525 sind verbunden und werden iit einem realen Übertrag-Signal CM'-m' versorgt, und ein zweites Steuergatter der ersten Übertragungs gatterschaltung 1524 und ein erstes Steuergatter der zweiten Übertragungsgatterschaltung 1525 sind verbunden und werden mit einem invertierten realen Übertrag-Signal versorgt. Ausgänge der ersten und zweiten Übertragungsgatterschaltungen 1524 und 1525 sind gewöhnlich mit einem Eingang der zweiten Inver terschaltung 1523 verbunden, und die zweite Inverterschaltung 1523 gibt ein reales Übertrag-Signal Ci aus.
Diese zweite Modifikation der dritten Ausführungsform ist gemäß der folgenden Gleichung (20) aufgebaut. Das heißt, Gleichung (19) kann wie folgt interpretiert werden:
Ci = CGi* (wenn CM'-m' = "0")
= CGi* + CPi* (wenn CM'-m' = "1") .... (20)
Gemäß der zweiten Modifikation der dritten Ausführungsform wird die Anzahl von Schaltungselementen im Vergleich mit der ersten Modifikation (Figur 18) größer, ist aber noch geringer als in der Schaltung von Figur 1, und die Schaltung ist jener Schaltung im Sinne der Verarbeitungsgeschwindigkeit gleich, so daß es durch Erreichen einer höheren Geschwindigkeit der CGi*- Schaltung als in der Schaltung von Figur i möglich ist, die Verarbeitungszeit zu verkürzen, die für die Addition erforder lich ist.
Figur 20 zeigt eine dritte Modifikation der dritten Ausführungsform und zeigt nur die dem Grundprinzip entsprechenden Teile.
Wie in Figur 20 dargestellt ist, enthält die BLACG-Schal tung 105a eine Exklusiv-ODER-Schaltung 1531, eine erste und eine zweite Inverterschaltung 1532 und 1533 und eine erste und eine zweite Übertragungsgatterschaltung 1534 und 1535. Ein erster Eingang der Exklusiv-ODER-Schaltung 1531 wird mit einem kumulierten Block-Übertrag-Fortpflanzungssignal CPi* versorgt, und ein Ausgang der Exklusiv-ODER-Schaltung 1531 ist mit einem Eingang der ersten Übertragungsgatterschaltung 1534 verbunden. Ein Eingang der ersten Inverterschaltung 1532 wird mit einem kumulierten Block-Übertrag-Erzeugungssignal CGi* versorgt, und ein Ausgang der ersten Inverterschaltung 1532 und ein zweiter Eingang der Exklusiv-ODER-Schaltung 1531 sind gemeinsam mit einem Eingang der zweiten Übertragungsgatterschaltung 1535 verbunden. Ein erstes Steuergatter der ersten Übertragungs gatterschaltung 1534 und ein zweites Steuergatter der zweiten Übertragungsgatterschaltung 1535 sind verbunden und werden mit einem realen Übertrag-Signal CM'-m' versorgt, ein zweites Steuergatter der ersten Übertragungsgatterschaltung 1534 und ein erstes Steuergatter der zweiten Übertragungsgatterschaltung 1535 sind verbunden und werden mit einem invertierten realen Übertrag-Signal versorgt. Ausgänge der ersten und zweiten Übertragungsgatterschaltungen 1534 und 1535 sind gemeinsam mit einem Eingang der zweiten Inverterschaltung 1533 verbunden, und die zweite Inverterschaltung 1533 gibt ein reales Übertrag- Signal Ci aus.
Die dritte Modifikation der dritten Ausführungsform berücksichtigt die Tatsache, daß in Gleichung (19) das kumulierte Block-Übertrag-Fortpflanzungssignal CPi* und das kumulierte Block-Übertrag-Erzeugungssignal CGi* niemals gleichzeitig "1 werden, und ist gemäß der folgenden Gleichung (21) aufgebaut. Das heißt, Gleichung (19) ist gegeben als:
Ci =CGi* (wenn CCM'-m' = "0")
= CGi* CPi* (wenn CM'-m' = "1") ....(21)
Gemäß der dritten Modifikation der dritten Ausführungsform wird die Anzahl von Schaltungselementen im Vergleich mit der zweiten Modifikation (Figur 19) größer, aber durch Verwenden von Exklusiv-CDER-Schaltungen, die mit hoher Geschwindigkeit arbeiten und weniger Elemente aufweisen&sub1; ist es möglich, eine höhere Geschwindigkeit und größere Einfachheit im Vergleich mit der Schaltung von Figur 1 zu erreichen.
Figur 21 zeigt eine vierte Modifikation der dritten Ausführungsform und zeigt nur die dem Grundprinzip entsprechenden Teile.
Wie in Figur 21 dargestellt ist, enthält die BLACG-Schaltung 105a eine NAND-Schaltung 1541 und eine Exklusiv-NCR-Schaltung 1542. Ein erster Eingang der NAND-Schaltung 1541 wird mit einem realen Übertrag-Signal CM'-m' versorgt, und ein zweiter Eingang der NAND-Schaltung 1541 wird mit einem kumulierten Block-Übertrag-Fortpflanzungssignal CPi* versorgt. Ein Ausgang der NAND-Schaltung 1541 ist mit einem ersten Eingang der Exklusiv-NCR-Schaltung 1542 verbunden, und ein zweiter Eingang der Exklusiv-NCR-Schaltung 1542 wird mit einem kumulierten Block-Übertrag-Erzeugungssignal CGi* versorgt, und die Exklusiv-NCR-Schaltung 1542 gibt ein reales Übertrag-Signal Ci aus.
Die vierte Modifikation der dritten Ausführungsform wandelt Gleichung (19) in die folgende Gleichung (22) um, um so die Schaltung zu vereinfachen:
Ci= CGi* (CPi* CM'-m') .... (22)
Figur 22 zeigt eine fünfte Modifikation der dritten Ausfüh rungsform und zeigt nur die dem Grundprinzip entsprechenden Teile.
Wie in Figur 22 dargestellt ist, enthält die BLACG-Schaltung 105a eine NAND-Schaltung 1551, eine erste, eine zweite und eine dritte Inverterschaltung 1552, 1553 und 1554 und eine erste und eine zweite Übertragungsgatterschaltung 1555 und 1556. Ein erster Eingang der NAND-Schaltung 1551 wird mit einem realen Übertrag-Signal CMiim versorgt, und ein zweiter Eingang der NAND-Schaltung wird mit einem kumulierten Block-Übertrag- Fortpflanzungssignal CPi* versorgt, ein Ausgang der NAND-Schal tung 1551 ist mit einem Eingang der ersten Inverterschaltung 1552 und einem zweiten Steuergatter der ersten Übertragungsgatterschaltung 1555 und einem ersten Steuergatter der zweiten Übertragungsgatterschaltung 1556 verbunden. Ein Ausgang der ersten Inverterschaltung 1552 ist mit einem ersten Steuergatter der ersten Übertragungsgatterschaltung 1555 und einem zweiten Steuergatter der zweiten Übertragungsgatterschaltung 1556 verbunden. Ein Eingang der zweiten Inverterschaltung 1553 und ein Eingang der ersten Übertragungsgatterschaltung 1555 sind verbunden und werden mit einem kumulierten Block-Übertrag- Erzeugungssignal CGi* versorgt, ein Ausgang der zweiten Inverterschaltung 1553 ist mit einem Eingang der zweiten übertragungsgatterschaltung 1556 verbunden. Ausgänge der ersten und zweiten Übertragungsgatterschaltungen 1555 und 1556 sind gemeinsam mit einem Eingang der dritten Inverterschaltung 1554 verbunden, und die dritte Inverterschaltung 1554 gibt ein reales Übertrag-Signal Ci aus.
Die fünfte Modifikation der dritten Ausführungsform ist unter Verwendung eines Übertragungsgatters TG für den Exklusiv- NOR-Schaltungsteil der vierten Modifikation (Figur 21) aufgebaut. Auf diese Weise ist es möglich, die Schaltung durch Verwenden eines Übertragungsgatters TG zu vereinfachen.
Figur 23 zeigt eine sechste Modifikation der dritten Ausführungsform.
Wie in Figur 23 dargestellt ist, enthält die BLACG-Schaltung losa eine erste und eine zweite Übertragungsgatterschaltung 1561 und 1562 und eine Inverterschaltung 1563. Ein Eingang der ersten Übertragungsgatterschaltung 1561 wird mit einem invertierten realen Übertrag-Signal CM-mi versorgt, ein Eingang der zweiten Übertragungsgatterschaltung 1562 wird mit einem invertierten kumulierten Block-Übertrag-Erzeugungssignal CGi* versorgt. Ein erstes Steuergatter der ersten Übertragungsgatterschaltung 1561 und ein zweites Steuergatter der zweiten Übertragungsgatterschaltung 1562 sind verbunden und werden mit einem kumulierten Block-Übertrag-Fortpflanzungssignal CPi* versorgt, ein zweites Steuergatter der ersten Übertragungsgatterschaltung 1561 und ein erstes Steuergatter der zweiten Übertragungsgatterschaltung 1562 sind verbunden und werden mit einem invertierten kumulierten Block-Übertrag-Fortpflanzungssignal CPi* versorgt. Ausgänge der ersten und zweiten übertragungsgatterschaltungen 1561 und 1562 sind gemeinsam mit einem Eingang der Inverterschaltung 1563 verbunden, und die Inverterschaltung 1563 gibt ein reales Übertrag-Signal Ci aus. Diese sechste Modifikation der dritten Ausführungsform wird erhalten, indem die Tatsache berücksichtigt wird, daß in Gleichung (19) das kumulierte Übertrag-Fortpflanzungssignal CPi* und das kumulierte Übertrag-Erzeugungssignal CGi* niemals gleichzeitig 1" werden, und indem die Interpretation vorgenommen wird:
Ci = CGi* (wenn CPi* = "0")
= CM'-m' (wenn CPi* = "1") . . . . (23)
Durch Herstellen dieses Aufbaus ist es möglich, die Schaltung zu vereinfachen und die Verarbeitungsgeschwindigkeit zu steigern.
Figur 24 zeigt ein zweites Beispiel der BLACG-Schaltung gemäß der dritten Ausführungsform. Figur 24(a) ist eine sinnbildlich dargestellte Zeichnung der BLACG-Schaltung losb der vorliegenden Ausführungsform, und Figur 24(b) ist ein ausführliches Schal tungsdiagramm derselben.
Während die in den Figuren 17 bis 23 dargestellten BLACG Schaltungen losa unter Verwendung von Schaltungen aus Kombinationen von NAND-, UND-, NCR-, Exklusiv-ODER- und Exklusiv-NCR- Schaltungen und Invertern als die CPi* und CGi* erzeugenden Schaltungen aufgebaut waren, ersetzt die BLACG-Schaltung 105b gemäß dem zweiten Beispiel der dritten Ausführungsform diese durch Kettenschaltungen aus den verdrahteten ODER-Schaltungen von Übertragungsgattern TG und Inverterschaltungen INV, um entsprechende Funktionen wie bei den früheren BLACG-Schaltungen losa sicherzustellen.
Wie in Figur 24(b) dargestellt ist, wird für das kumulierte Block-Übertrag-Fortpflanzungssignal CPi* (Gleichung (17)) das Block-Übertrag-Fortpflanzungssignal BP&sub3; der dritten Ziffer, die die niedrigste Ziffer in der BLACG-Schaltung losb ist, an das Eingangsende der Kettenschaltung des Übertragungsgatters TG und des Inverters INV gegeben. Die Übertragungsgatter der Ziffern (7., 11. und 15. Ziffern) werden durch die Blockubertrag-Fortpflanzungssignale BPi (BP&sub7;, BP&sub1;&sub1; und BP&sub1;&sub5;) der Ziffern EIN und AUS gesteuert. Bei den Ziffern, wo die Übertragungsgatter TG AUS sein sollen, wird ein "0" entsprechendes Signal erzeugt und nacheinander zu den höheren Ziffern übermittelt. Das über mittelte Signal wird mit jeder Stufe der Inverter INV, durch die es durchgeht, invertiert. Daher wird für die Erzeugung des übermittelten Signais, das "0" entspricht, von Herabzieh-NMOS- Elementen und Hochzieh-PMCS-Elementen Gebrauch gemacht, so daß ein Signal "0" zu den höheren Ziffern bei den Ziffern befördert wird, wo das kumulierte Block-Übertrag-Fortpflanzungssignal CPi* nicht-invertiert ist, und ein Signal "1" bei den Ziffern befördert wird, wo es invertiert ist.
Auf der anderen Seite wird für das kumulierte Block-übertrag-Erzeugungssignal CGi* (Gleichung (18)) der gleiche Aufbau wie in dem Fall des oben erwähnten kumulierten Übertrag-Fortpflanzungssignals CPi* verwendet. Das heißt, die Eingabe in die Kettenschaltung des Übertragungsgatters TG und des Inverters INV ist das Block-Übertrag-Erzeugungssignal BG&sub3; der dritten Ziffer, die die niedrigste Ziffer in der BLACG-Schaltung losb ist. Die Übertragungsgatter der Ziffern werden durch die BlockÜbertrag-Fortpflanzungssignale BPi (BP&sub7;, BP&sub1;&sub1; und BP&sub1;&sub5;) der Ziffern EIN und AUS gesteuert. Bei den Ziffern, wo die übertra gungsgatter TG AUS sein sollen, wird ein dem Block-Übertrag- Erzeugungssignal BG entsprechendes Signal erzeugt und nacheinander zu den höheren Ziffern übermittelt.
Man beachte, daß in Figur 24(b) ein Inverter INV für jede Stufe der Übertragungsgatter TG in der CPi* erzeugenden Schaltung eingesetzt ist, aber er kann für jede zweite oder dritte Stufe der Übertragungsgatter TG oder Kombination derselben eingesetzt sein.
In dem vorliegenden Beispiel der dritten Ausführungsform wird von der Schaltung der sechsten Modifikation (Figur 23) als der Schaltung zum Erzeugen des realen Übertrag-Signals Ci aus dem kumulierten Block-Übertrag-Fortpflanzungssignal CPi i, dem kumulierten Block-Übertrag-Erzeugungssignal CGi* und dem übertrag-Signal CM'-m' (in der Figur C&submin;&sub1;) Gebrauch gemacht.
Durch Verwenden solch einer Kombination ist es möglich, eine entsprechende hohe Geschwindigkeit wie in dem Fall einer Verwendung der Schaltung der zweiten Modifikation (Figur 19) oder der dritten Modifikation (Figur 20) mit weniger Schaltungselementen als bei der Verwendung der Schaltung des ersten Beispiels der dritten Ausführungsform (Figur 17) sicherzustel len.
In dem obigen Beispiel der dritten Ausführungsform gibt es 71 Schaltungselemente, so daß es möglich ist, die 136 Elemente des Beispiels von Figur 1 zu halbieren, und somit möglich ist, die Anzahl von Schaltungselementen erheblich zu verringern&sub1; ohne die hohe Geschwindigkeit zu opfern.
Um gleichzeitig eine Verringerung in der Anzahl von Schaltungselernenten und eine hohe Verarbeitungsgeschwindigkeit zu erreichen, kann von der BLACG-Schaltung 105b des zweiten Beispiels der dritten Ausführungsform (Figur 24) als der BLACG- Schaltung zum Verarbeiten der niedrigeren Ziffern Gebrauch gemacht werden, und kann von einer Schaltung Gebrauch gemacht werden, die aus einer Kombination einer Schaltung besteht, die das kumulierte Block-Übertrag-Fortpflanzungssignal CP.* und das kumulierte Block-Übertrag-Erzeugungssignal CGi* durch eine Kettenschaltung eines Übertragungsgatters TG und Inverters INV mit der zweiten Modifikation (Figur 19) erzeugt.
Man beachte, daß die obige Erklärung mit Verweis auf eine Anzahl von Blockbits m = m' = 4 gemacht wurde, daß es aber im allgemeinen möglich ist, daß m ≠ m' oder m ≠ 4 gilt.
Ferner können sich die Werte der Anzahl von Blockbits m (oder mi) aus den zu verarbeitenden Daten A und B zwischen einer höheren Ziffer und einer niedrigeren Ziffer unterschei den.
Ferner ist es möglich, anstelle einer vorhergehenden Erzeugung der angenommenen Summensignale Fi(0) und Fi(1) in der niedrigeren Ziffer, das reale Summensignal Fi direkt als:
Fi =Pi Ci-1 .... (24)
zu berechnen und die angenommenen Summensignale Fi(0) und Fi(1) (oder ähnliche Signale) durch den Wert des Übertrag-Signals CM-1 aus einfach der höheren Ziffer auszuwählen und auszugeben, durch welches Verfahren es möglich ist, die Schaltung weiter zu vereinfachen.
Die Figuren 24 bis 27 zeigen andere Beispiele der dritten Ausführungsform Figur 24(a) ist nämlich ein Blockdiagramm, das eine BLACG-Schaltung 105a in dem in Figur 16 dargestellten Parallel-Volladdierer zeigt, und Figur 24(b) ist ein Schaltungsdiagramm, das ein zweites Beispiel der in Figur 24(a) dar gestellten BLACG-Schaltung darstellt, Figur 25 ist ein Blockdiagramm, das ein zweites Anwendungsbeispiel für eine 64-Bit- ALU eines Parallel-Volladdierers gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt, Figur 26(a) ist ein Blockdiagramm, das eine BLACG-Schaltung 105c in dem in Figur 25 dargestellten Parallel-Volladdierer zeigt, und Figur 26(b) ist ein Schaltungsdiagramm, das ein drittes Beispiel der in Figur 26(a) dargestellten BLACG-Schaltung zeigt, und Figur 27(a) ist ein Blockdiagramm, das eine BLACG-Schaltung losd in dem in Figur 25 dargestellten Parallel-Volladdierer darstellt, und Figur 27(b) ist ein Schaltungsdiagramm, das ein viertes Beispiel der in Figur 27(a) dargestellten BLACG-Schaltung zeigt.
Wie in den Figuren 24(b), 26(b) und 27(b) dargestellt ist, enthalten die BLACG-Schaltungen 105b, 105c und 105d eine Kettenschaltung, die mit einer Übertragungsgatterschaltung und einer Inverterschaltung wechselseitig verbunden ist.
In dem zweiten Beispiel der dritten Ausführungsform liegt der Unterscheidungspunkt zu den BLACG-Schaltungen, die in den Figuren 17 bis 24 dargestellt sind, und dem Beispiel der Figuren 1 bis 3 in dem Aufbau der BLACG-Schaltung. Der gleiche Aufbau wird für die Eingabedaten A, B, die ULB-Schaltung 100, die CSA-Schaltung 101 und die erste MPX-Schaltung 102 genommen, so daß die gleichen Symbole angefügt sind und deren Erläuterungen weggelassen werden.
Die BLACG-Schaltungen 105c und losd der dritten und vierten Beispiele gemäß der dritten Ausführungsform beteiligen sich nicht nur am Finden des realen Übertrag-Signals Ci durch das Block-Übertrag-Fortpflanzungssignal Bpi, das Block-Übertrag- Erzeugungssignal BGi und das Übertrag-Signal CM'-m' in einer Stufe einer Verarbeitung durch die BLACG-Schaltung 105a wie in dem ersten Anwendungsbeispiel für die 64-Bit-ALU des Parallel- Volladdierers (Figur 16), sondern beteiligen sich an einer Verarbeitung, die in zwei Stufen (105c, 105d) oder mehr Stufen geteilt ist.
Das heißt, in dem ersten Anwendungsbeispiel für die ALU (Figur 16) werden Block-Übertrag-Fortpflanzungssignale BPi und Block-Übertrag-Erzeugungssignale BGi von vier Ziffern zusam mengefügt, und die realen Übertrag-Signale Ci dieser Ziffern werden erzeugt. In der vorliegenden Ausführungsform werden statt dessen bezüglich der vier Ziffern von Eingangssignalen die realen Übertrag-Signale der niedrigeren drei Ziffern und das kumulierte Block-Übertrag-Fortpflanzungssignal CP* und das kumulierte Block-Übertrag-Erzeugungssignal CGi* der höchsten Ziffer durch die BLACG-Schaltung 105c erzeugt. Das kumulierte Block-Übertrag-Fortpflanzungssignal CPi* und das kumulierte Block-Übertrag-Erzeugungssignal CGi*, die von den BLACG-Schaltungen 105c ausgegeben werden, werden an die BLACG-Schaltung losd ausgegeben. Bei der BLACG-Schaltung losd werden das Übertrag-Signal Cin von der Ziffer (i = -1) unter der höchsten Ziffer von n Bits und CP* und CGi* in losd verarbeitet, und das reale Übertrag-Signal Ci wird erzeugt. Die Verarbeitung ist hier die gleiche wie in dem Fall des ersten Anwendungsbeispiels für die ALU (Figur 16). Das erzeugte reale Übertrag-Signal Ci wird in die BLACG-Schaltung 105c als das Übertrag-Signal von der niedrigeren Ziffer eingegeben. Das Übertrag-Signal wird als die realen Übertrag-Signale der drei Ziffern bestätigt, die in der BLACG-Schaltung 105c verarbeitet werden sollen.
Man beachte, daß die obige Erklärung mit Verweis auf einen zweistufigen Aufbau der BLACG-Schaltungen losc und 105d gegeben wurde. In dem Fall von mehr Stufen ist es ausreichend, in den gleichen Prozeßtyp wie oben zu wiederholen. Gemäß den obigen zweiten und dritten Anwendungsbeispielen für die ALU erhöht sich die Anzahl von erforderlichen Schaltungselernenten geringfügig über die des ersten Beispiels (Figur 16), aber weil die SerienÜbertrag-Verarbeitung durch eine Parallel-Verarbeitung ersetzt wird, kann die Erzeugung des realen Übertrag-Signals Ci bei hoher Geschwindigkeit vorgenommen werden, und es ist möglich, die hohe Geschwindigkeit mit einer Gesamtzahl von Schaltungselementen beizubehalten, die geringer als bei dem Stand der Technik ist. Die obigen ersten bis vierten Beispiele und ersten bis sechsten Modifikationen der dritten Ausführungsformen zeigen Beispiele von Parallel-Volladdierern, aber die vorliegende Erfindung kann in einer vierten Ausführungsform auch auf (nicht veranschaulichte) Parallel-Vollsubtrahierer angewandt werden. In der vierten Ausführungsform eines Parallel-Vollsubtrahierers wird, ähnlich der Beziehung zwischen den ersten und zweiten Ausführungsformen, ein Übertrag-Fortpflanzungssignal Pi, wie in dem Fall eines Addierers besprochen wurde, ein "Borge-Fortpflanzungssignal", und das Übertrag-Erzeugungssignal Gi wird ein "Borge-Erzeugungssignal". Das Borge-Fortpflanzungssignal Pi in diesem Fall ist durch das Exklusiv-NCR
gegeben. Ferner ist das Borge-Erzeugungssignal Gi durch
gegeben. Ferner wird das kumulierte Block-Übertrag-Fortpflanzungssignal CPi* als das "kumulierte Block-Borge-Fortpflanzungssignal" verwendet, und das kumulierte Block-Übertrag-Erzeugungssignal CGi* wird als das "kumulierte Block-Borge- Erzeugungssignal" verwendet, und außerdem wird das Übertrag- Signal CM'-m' als das "Borge-Signal CM'-m'" verwendet, und die Operation wird nacheinander von der niedrigsten Ziffer zu der höchsten Ziffer ausgeführt. Dabei ist M die niedrigste Ziffer des Signals, das in dem Blocksubtrahierer (der CSA entsprechenden Schaltung 201) verarbeitet werden soll, zu dem die i. Ziffer gehört, und M' ist die niedrigste Ziffer des Signals, das in der BLACG entsprechenden Schaltung verarbeitet werden soll, die das kumulierte Block-Borge-Fortpflanzungssignal CPi* und das kumulierte Block-Borge-Erzeugungssignals CGi* der i. Ziffer verarbeitet. Mit solch einer Signaleinstellung ist es möglich, einen Parallel-Vollsubtrahierer unter Verwendung der Schaltungen aufzubauen, die in den oben erwähnten ersten bis vierten Beispielen und ersten bis sechsten Modifikationen der dritten Ausführungsformen dargestellt sind, aufzubauen und ein reales Differenzsignal Fi entsprechend einem invertierten Signal des realen Summensignais Fi in den Addiererschaltungen zu erhalten. Daher wird eine ausführliche Erklärung weggelassen werden.
Wie oben erläutert, kann eine Ausführungsform der vorliegenden Erfindung einen Binäroperator unter Verwendung eines Block-Auswahl-Vorschausysterns schaffen, der als ein Parallel- Volladdierer und ein Parallel-Vollsubtrahierer dient, die die Anzahl von Elementen der Schaltung außerordentlich verringern kann, ohne die hohe Geschwindigkeit der Berechnung zu opfern, weil zwei mutmaßliche oder angenommene Summensignale niemals parallel erzeugt werden.
Folglich kann ein Parallel-Volladdierer (oder -Vollsubtrahierer) zum Verarbeiten von Daten mit vielen Bits in einer LSI- Schaltung relativ leicht realisiert werden, in der nur eine begrenzte Anzahl von Elementen untergebracht werden kann.

Claims

1. Ein Binäroperator mit einem Erzeugungsmittel (100), für ein Übertrag-Fortpflanzungssignal und Übertrag-Erzeugungssignal, das zwei n-Bit-Binärdatenstücke (A, B) empfängt und ein Übertrag-Fortpflanzungssignal (Pi) und ein Übertrag-Erzeugungssignal (Gi) verschiedener Ziffern erzeugt, welche zwei n-Bit- Binärdatenstücke (A, B) in Blöcke einer vorbestimmten Anzahl von Bits geteilt werden, wobei alle Daten der geteilten Blöcke durch eine Vielzahl von Blockaddierern beruhend auf dem entsprechenden Übertrag-Fortpflanzungs signal (Pi) und Übertrag- Erzeugungssignal (Gi) parallel verarbeitet werden und ein reales Summensignal (Fi) durch Berechnen der arithmetischen Summe der beiden n-Bit-Binärdaten (A, B) ausgegeben wird,

einem Erzeugungsmittel (106), für ein kumuliertes Übertrag- Fortpflanzungssignal, das mit dem Erzeugungsmittel für ein Übertrag-Fortpflanzungssignal und Übertrag-Erzeugungssignal (100) verbunden ist und Übertrag-Fortpflanzungssignale (PM Pi-1) der verschiedenen Ziffern in den Blockaddierern empfängt, zum Erzeugen eines kumulierten Übertrag-Fortpflanzungssignals (BPi-1*) durch Berechnen der Übertrag-Fortpflanzungssignale (PM Pi-1);

einem Erzeugungsmittel (107), für ein kumuliertes Übertrag- Erzeugungssignal, das mit dem Erzeugungsmittel für ein Übertrag-Fortpflanzungs signal und Übertrag-Erzeugungssignal (100) verbunden ist und die Übertrag-Fortpflanzungssignale (PM Pi-1) und Übertrag-Erzeugungssignale (GM Gi-1) der verschiedenen Ziffern in den Blockaddierern empfängt, zum Erzeugen eines kumulierten Übertrag-Erzeugungssignals (BGi-1*) durch Berechnen der Übertrag-Fortpflanzungssignale (PM Pi-1) und der Übertrag- Erzeugungssignale (GM Gi-1); dadurch gekennzeichnet, daß er ferner aufweist: ein Erzeugungsmittel für ein reales Summensignal (108), das mit dem Erzeugungsmittel für ein kumuliertes Übertrag-Fort pflanzungssignal (106) und dem Erzeugungsmittel für ein kumuliertes Übertrag-Erzeugungssignal (107) verbunden ist und das Übertrag-Fortpflanzungssignal (Pi) verschiedener Ziffern, das kumulierte Übertrag-Fortpflanzungssignal (BPi-1*) von dem Erzeugungsmittel für ein kumuliertes Übertrag-Fortpflanzungssignal (106), das kumulierte Übertrag-Erzeugungssignal (BGi-1*) von dem Erzeugungsmittel für ein kumuliertes Übertrag-Erzeugungssignal (107) und ein reales Übertrag-Signal (CM-1) empfängt, zum Erzeugen des realen Summensignals (Fi) durch Verarbeiten des Übertrag-Fortpflanzungssignals (Pi), des kumulierten Übertrag-Fortpflanzungssignals (BPi-1*), des kumulierten Übertrag-Erzeugungssignals (BGi-1*) und des realen Übertrag-Signals (CM-1).

2. Ein Binäroperator nach Anspruch 1, worin ein Erzeugungsmittel für eine i. Ziffer des realen Summensignals (108) das reale Summensignal (Fi) der i. Ziffer erzeugt durch Verarbeiten des Übertrag-Fortpflanzungssignals (Pi) der i. Ziffer, des kumulierten Übertrag-Fortpflanzungssignals (BPi-1*) der (i-1). Ziffer, des kumulierten Übertrag-Erzeugungssignals (BGi-1*) der (i-1). Ziffer und eines realen Übertrag-Signals (Ci), das von der niedrigeren Ziffer zu dem Blockaddierer transportiert wurde, zu dem es gehört.

3. Ein Binäroperator nach Anspruch 1, worin der Binäroperator eine Vielzahl von Übertrag-Auswahladdiererschaltungen (101a) enthält, jede der Übertrag-Auswahladdiererschaltungen (101a-1) das Erzeugungsmittel für ein kumuliertes Übertrag-Fortpflanzungssignal (106), das Erzeugungsmittel für ein kumuliertes Übertrag-Erzeugungssignal (107) und das Erzeugungsmittel für ein reales Summensignal (108) enthält, die aus Kombinationen von Logikgatterschaltungen unter Verwendung von CMOS- Transistoren hergestellt sind.

4. Ein Binäroperator nach Anspruch 3, worin das Erzeugungsmittel für ein kumuliertes Übertrag-Fortpflanzungssignal (106) eine NAND-Schaltung mit vier Eingängen (161) und eine Inverterschaltung (162) enthält, vier Eingänge der NAND-Schaltung (161) mit Übertrag-Fortpflanzungssignalen (P&sub0; P&sub3;) versorgt werden, ein Ausgang der NAND-Schaltung (161) mit einem Eingang der Inverterschaltung (162) verbunden ist und die Inverterschaltung (162) ein kumuliertes Übertrag-Fortpflanzungssignal (BP&sub3;*) ausgibt.

5. Ein Binäroperator nach Anspruch 3, worin das Erzeugungsmittel für ein kumuliertes Übertrag-Erzeugungssignal (107) eine Inverterschaltung (171), eine NAND-Schaltung mit zwei Eingängen (172), eine NAND-Schaltung mit drei Eingängen (173) und eine erste und eine zweite NAND-Schaltung mit vier Eingängen (174, 175) enthält, ein Eingang der Inverterschaltung (171) mit einem Übertrag-Erzeugungssignal (G&sub3;) versorgt wird, ein erster Eingang der NAND-Schaltung mit zwei Eingängen (172) mit einem Übertrag-Erzeugungssignal (G&sub2;) versorgt wird, und ein zweiter Eingang der NAND-Schaltung mit zwei Eingängen (172) mit einem Übertrag-Fortpflanzungssignal (P&sub3;) versorgt wird, ein erster Eingang der NAND-Schaltung mit drei Eingängen (173) mit einem Übertrag-Erzeugungssignal (G&sub1;) versorgt wird und ein zweiter und ein dritter Eingang der NAND-Schaltung mit drei Eingängen (173) mit Übertrag-Fortpflanzungssignalen (P&sub2;, P&sub3;) versorgt werden, ein erster Eingang der ersten NAND-Schaltung mit vier Eingängen (174) mit einem Übertrag-Erzeugungssignal (G&sub0;) versorgt wird und ein zweiter, ein dritter und ein vierter Eingang der ersten NAND-Schaltung mit vier Eingängen (174) mit übertrag-Fortpflanzungssignalen (P&sub1; P&sub3;) versorgt werden, Ausgänge der Inverterschaltung (171), der NAND-Schaltung mit zwei Eingängen (172), der NAND-Schaltung mit drei Eingängen (173) und der ersten NAND-Schaltung mit vier Eingängen (174) mit vier Eingängen der zweiten NAND-Schaltung mit vier Eingängen (175) verbunden sind und die zweite NAND-Schaltung mit vier Eingängen (175) ein kumuliertes Übertrag-Erzeugungssignal (BG&sub3;*) ausgibt.

6. Ein Binäroperator nach Anspruch 3, worin das Erzeugungsmittel für ein reales Summensignal (108) eine NCR-Schaltung (181) und eine erste und eine zweite Exklusiv-ODER-Schaltung (182, 183) enthält, ein erster Eingang der NCR-Schaltung (181) mit einem invertierten realen Übertrag-Signal ( ) versorgt wird und ein zweiter Eingang der NCR-Schaltung (181) mit einem invertierten kumulierten Übertrag-Fortpflanzungssignal ( ) versorgt wird, ein erster Eingang der ersten Exklusiv-ODER Schaltung (182) mit einem Übertrag-Fortpflanzungssignal (P&sub3;) versorgt wird und ein zweiter Eingang der ersten Exklusiv-ODER- Schaltung (182) mit einem kumulierten Übertrag-Erzeugungssignal (BG&sub2;*) versorgt wird, ein Ausgang der ersten Exklusiv-ODER- Schaltung (182) mit einem ersten Eingang der zweiten Exklusiv- ODER-Schaltung (183) verbunden ist und ein Ausgang der NCR- Schaltung (181) mit einem zweiten Eingang der zweiten Exklusiv- ODER-Schaltung (183) verbunden ist und die zweite Exklusiv- ODER-Schaltung (183) ein reales Summensignal (F&sub3;) ausgibt.

7. Ein Binäroperator nach Anspruch 1, worin das Erzeugungsmittel für ein reales Summensignal (108) eine Exklusiv-ODER- Schaltung (1811), eine Exklusiv-NCR-Schaltung (1812), eine erste und eine zweite Übertragungsgatterschaltung (1813, 1814) und eine Inverterschaltung (1815) enthält, ein erster Eingang der Exklusiv-ODER-Schaltung (1811) mit einem kumulierten übertrag-Fortpflanzungssignal (BPi-1*) versorgt wird, ein erster Eingang der Exklusiv-NCR-Schaltung (1812) mit einem kumulierten Übertrag-Erzeugungssignal (BGi-1*) versorgt wird und ein zweiter Eingang der Exklusiv-NCR-Schaltung (1812) mit einem Übertrag- Fortpflanzungssignal (Pj) versorgt wird, ein Ausgang der Exklusiv-ODER-Schaltung (1811) mit einem Eingang der ersten Übertragungsgatterschaltung (1813) verbunden ist und ein Ausgang der Exklusiv-NCR-Schaltung (1812) mit einem zweiten Eingang der Exklusiv-ODER-Schaltung (1811) und einem Eingang der zweiten Übertragungsgatterschaltung (1814) verbunden ist, ein erstes Steuergatter der ersten Übertragungsgatterschaltung (1813) und ein zweites Steuergatter der zweiten Übertragungs gatterschaltung (1814) verbunden sind und mit einem realen Übertrag-Signal (CM-1) versorgt werden, ein zweites Steuergatter der ersten Übertragungsgatterschaltung (1813) und ein erstes Steuergatter der zweiten Übertragungsgatterschaltung (1814) verbunden sind und mit einem invertierten realen Übertrag- Signal ( ) versorgt werden, Ausgänge der ersten und zweiten Übertragungsgatterschaltungen (1813, 1814) gemeinsam mit einem Eingang der Inverterschaltung (1815) verbunden sind und die Inverterschaltung (1815) ein reales Summensignal (Fi) ausgibt.

8. Ein Binäroperator nach Anspruch 11 worin das Erzeugungsmittel für ein reales Summensignal (108) eine NCR-Schaltung (1821), eine Inverterschaltung (1822), eine erste und eine zweite Übertragungsgatterschaltung (1823, 1824) und eine Exklusiv-NCR-Schaltung (1825) enthält, ein erster Eingang der NCR-Schaltung (1821) mit einem kumulierten Übertrag-Fortpflanzungssignal (BPi-1*) versorgt wird, ein zweiter Eingang der NCR- Schaltung (1821) und ein Eingang der Inverterschaltung (1822) verbunden sind und mit einem kumulierten Übertrag-Erzeugungs signal (BGi-1*) versorgt werden, ein Ausgang der NCR-Schaltung (1821) mit einem Eingang der ersten Übertragungsgatterschaltung (1823) verbunden ist und ein Ausgani der Inverterschaltung (1822) mit einem Eingang der zweiten Übertragungsgatterschaltung (1824) verbunden ist, ein erstes Steuergatter der ersten Übertragungsgatterschaltung (1823) und ein zweites Steuergatter der zweiten Übertragungsgatterschaltung (1824) verbunden sind und mit einem realen Übertrag-Signal (CM-1) versorgt werden, ein zweites Steuergatter der ersten Übertragungsgatterschaltung (1823) und ein erstes Steuergatter der zweiten Übertragungs gatterschaltung (1824) verbunden sind und mit einem invertierten realen Übertrag-Signal ( ) versorgt werden, Ausgänge der ersten und zweiten Übertragungsgatterschaltungen (1823, 1824) gemeinsam mit einem ersten Eingang der Exklusiv-NCR-Schaltung (1825) verbunden sind und ein zweiter Eingang der Exklusiv-NCR- Schaltung (1825) mit einem Übertrag-Fortpflanzungssignal (Pi) versorgt wird und die Exklusiv-NCR-Schaltung (1825) ein reales Summensignal (Fi) ausgibt.

9. Ein Binäroperator nach Anspruch 1, worin das Erzeugungsmittel für ein reales Summensignal (108) eine UND-Schaltung (1831), eine NCR-Schaltung (1832) und eine Exklusiv-NCR-Schaltung (1833) enthält, ein erster Eingang der UND-Schaltung (1831) mit einem kumulierten Übertrag-Fortpflanzungssignal (BPi-1*) versorgt wird, ein zweiter Eingang der UND-Schaltung (1831) mit einem realen Übertrag-Signal (CM-1) versorgt wird und ein Ausgang der UND-Schaltung (1831) mit einem ersten Eingang der NCR-Schaltung (1832) verbunden ist, ein zweiter Eingang der NCR-Schaltung (1832) mit einem kumulierten Übertrag-Erzeugungssignal (BGi-1*) versorgt wird, ein erster Eingang der Exklusiv- NCR-Schaltung (1833) mit einem Übertrag-Fortpflanzungssignal (Pi) versorgt wird und ein Ausgang der NCR-Schaltung (1832) mit einem zweiten Eingang der Exklusiv-NCR-Schaltung (1833) verbunden ist und die Exklusiv-NCR-Schaltung (1833) ein reales Summensignal (Fi) ausgibt.

10. Ein Binäroperator nach Anspruch 1, worin das Erzeugungsmittel für ein reales Summensignal (108) eine NAND-Schaltung (1841), eine Exklusiv-ODER-Schaltung (1842) und eine Exklusiv-NCR-Schaltung (1843) enthält, ein erster Eingang der NAND-Schaltung (1841) mit einem realen Übertrag-Signal (CM-1) versorgt wird und ein zweiter Eingang der NAND-Schaltung (1841) mit einem kumulierten Übertrag-Fortpflanzungssignal (BPi-1*) versorgt wird, ein erster Eingang der Exklusiv-ODER-Schaltung (1842) mit einem kumulierten Übertrag-Erzeugungssignal (BGi-1*) versorgt wird und ein zweiter Eingang der Exklusiv-ODER-Schaltung (1842) mit einem Übertrag-Fortpflanzungssignal (Pi) versorgt wird, ein Ausgang der NAND-Schaltung (1841) mit einem ersten Eingang der Exklusiv-NCR-Schaltung (1843) verbunden ist und ein Ausgang der Exklusiv-ODER-Schaltung (1842) mit einem zweiten Eingang der Exklusiv-NCR-Schaltung (1843) verbunden ist und die Exklusiv-NCR-Schaltung (1843) ein reales Summensignal (Fi) ausgibt.

11. Ein Binäroperator nach Anspruch 1, worin das Erzeugungsmittel für ein reales Summensignal (108) eine NAND-Schaltung (1851), eine Exklusiv-ODER-Schaltung (1852), eine erste, eine zweite und eine dritte Inverterschaltung (1853 - 1855) enthält, und eine erste und eine zweite, die mit einer Übertragungsgatterschaltung und einer Inverterschaltung wechselseitig verbunden ist.

12. Ein Binäroperator nach Anspruch 1, worin das Erzeugungsmittel für ein kumuliertes Übertrag-Fortpflanzungssignal (106) eine Kettenschaltung enthält, die mit einer Übertragungsgatterschaltung und einer Inverterschaltung wechselseitig verbunden ist.

13. Ein Binäroperator nach Anspruch 1, worin das Erzeugungsmittel für ein kumuliertes Übertrag-Erzeugungssignal (107) eine Kettenschaltung enthält, die mit einer Übertragungsgatterschaltung und einer Inverterschaltung wechselseitig verbunden ist.

14. Ein Binäroperator mit einem Erzeugungsmittel für ein Borge-Fortpflanzungssignal und Borge-Erzeugungssignal (200) das zwei n-Bit-Binärdatenstücke (A, B) empfängt und ein Borge- Fortpflanzungssignal (Pi) und ein Borge-Erzeugungssignal (Gi) verschiedener Ziffern erzeugt, welche beiden n-Bit-Binärdaten stücke in Blöcke einer vorbestimmten Anzahl von Bits geteilt werden, wobei alle Daten (A, B) der geteilten Blöcke durch eine Vielzahl von Blocksubtrahierern beruhend auf dem entsprechenden Borge-Fortpflanzungssignal (Pi) und Borge-Erzeugungssignal (Gi) parallel verarbeitet werden und ein reales Differenzsignal (Fi) durch Berechnen der arithmetischen Differenz der beiden n-Bit- Binärdaten (A, B) ausgegeben wird,

einem Erzeugungsmittel für ein kumuliertes Borge-Fortpflan zungssignal (206), das mit dem Erzeugungsmittel für ein Borge- Fortpflanzungssignal und Borge-Erzeugungssignal (200) verbunden ist und Borge-Fortpflanzungssignale (PM Pi-1) der verschiedenen Ziffern in den Blocksubtrahierern empfängt, zum Erzeugen eines kumulierten Borge-Fortpflanzungssignals (BPi-1*) durch Berechnen der Borge-Fortpflanzungssignale (PM Pi-1);

einem Erzeugungs, mittel für ein kumuliertes Borge-Erzeugungssignal (207), das mit dem Erzeugungsmittel für ein Borge- Fortpflanzungssignal und Borge-Erzeugungssignal (200) verbunden ist und die Borge-Fortpflanzungssignale (PM Pi-1) und Borge- Erzeugungssignale (GM Gi-1) der verschiedenen Ziffern in den Blocksubtrahierern empf ingt, zum Erzeugen eines kumulierten Borge-Erzeugungssignals (BGi-1*) durch Berechnen der Borge-Fortpflanzungssignale (pH i und der Borge-Erzeugungssignale (GM Gi-1); dadurch gekennzeichnet, daß er ferner aufweist: ein Erzeugungsmittel für ein reales Differenzsignal (208), das mit dem Erzeugungsmittel für ein kumuliertes Borge-Fortpflanzungssignal (296) und dem Erzeugungsmittel für kumuliertes Borge-Erzeugungssignal (207) verbunden ist und das Borge- Fortpflanzungssignal (Pi) verschiedener Ziffern, das kumulierte Borge-Fortpflanzungssignal (BPi-1*) von dem Erzeugungsmittel für ein kumuliertes Borge-Fortpflanzungssignal (206), das kumulierte Borge-Erzeugungssignal (BGi-1*) von dem Erzeugungsmittel für ein kumuliertes Borge-Erzeugungssignal (207) und ein reales Borge-Signal (CM-1) empfängt, zum Erzeugen des realen Differenzsignals (Fi) durch Berechnen des Borge-Fortpflanzungssignals (Pi), des kumulierten Borge-Fortpflanzungssignals (BPi-1*), des kumulierten Borge-Erzeugungssignals (BGi-1*) und des realen Borge-Signals (CM-1).

15. Ein Binäroperator nach Anspruch 14, worin ein Erzeugungsmittel für eine i. Ziffer des realen Differenzsignals (208) das reale Differenzsignal (Fi) der i. Ziffer erzeugt durch Berechnen des Borge-Fortpflanzungssignals (Pi) der i. Ziffer, des kumulierten Borge-Fortpflanzungssignals (BPi-1*) der (i-1). Ziffer, des kumulierten Borge-Erzeugungssignals BGi-1* der (i-1). Ziffer und eines realen Borge-Signals (CMI), das von der niedrigeren Ziffer zu dem Blocksubtrahierer transportiert wurde, zu dem es gehört.

16. Ein Binäroperator nach Anspruch 14, worin der Binäroperator eine Vielzahl von Borge-Auswahlsubtrahiererschaltungen enthält, jede der Borge-Auswahlsubtrahiererschaltungen das Erzeugungsmittel für ein kumuliertes Borge-Fortpflanzungssignal (206), das Erzeugungsmittel für ein kumuliertes Borge-Erzeugungssignal (207) und das Erzeugungsmittel für ein reales Differenzsignal (208) enthält, die aus Kombinationen von Logikgatterschaltungen unter Verwendung von CMOS-Transistoren hergestellt sind.

17. Ein Binäroperator nach Anspruch 16, worin das Erzeugungsmittel für ein kumuliertes Borge-Fortpflanzungssignal (206) eine NAND-Schaltung mit vier Eingängen und eine Inverterschaltung enthält, vier Eingänge der NAND-Schaltung mit Borge- Fortpflanzungssignalen versorgt werden, ein Ausgang der NAND- Schaltung mit einem Eingang der Inverterschaltung verbunden ist und die Inverterschaltung ein kumuliertes Borge-Fortpflanzungssignal ausgibt.

18. Ein Binäroperator nach Anspruch 16, worin das Erzeugungsmittel für ein kumuliertes Borge-Erzeugungssignal (207) eine Inverterschaltung, eine NAND-Schaltung mit zwei Eingängen, eine NAND-Schaltung mit drei Eingängen und eine erste und eine zweite NAND-Schaltung mit vier Eingängen enthält, ein Eingang der Inverterschaltung mit einem Borge-Erzeugungssignal versorgt wird, ein erster Eingang der NAND-Schaltung mit zwei Eingängen mit einem Borge-Erzeugungssignal versorgt wird und ein zweiter Eingang der NAND-Schaltung mit zwei Eingängen mit einem Borge-Fortpflanzungssignal versorgt wird&sub1; ein erster Eingang der NAND-Schaltung mit drei Eingängen mit einem Borge-Erzeugungssignal versorgt wird und ein zweiter und ein dritter Eingang der NAND-Schaltung mit drei Eingängen mit Borge-Fortpflanzungs signalen versorgt werden, ein erster Eingang der ersten NAND- Schaltung mit vier Eingängen mit einem Borge-Erzeugungssignal versorgt wird und ein zweiter, ein dritter und ein vierter Eingang der ersten NAND-Schaltung mit vier Eingängen mit Borge- Fortpflanzungssignalen versorgt werden, Ausgänge der Inverterschaltung, der NAND-Schaltung mit zwei Eingängen, der NAND- Schaltung mit drei Eingängen und der ersten NAND-Schaltung mit vier Eingängen mit vier Eingängen der zweiten NAND-Schaltung mit vier Eingängen verbunden sind und die zweite NAND-Schaltung mit vier Eingängen ein kumuliertes Borge-Erzeugungssignal ausgibt.

19. Ein Binäroperator nach Anspruch 16, worin das Erzeugungsmittel für ein reales Differenzsignal (208) eine NCR- Schaltung, eine Exklusiv-ODER-Schaltung und eine Exklusiv-NCR- Schaltung enthält, ein erster Eingang der NCR-Schaltung mit einem invertierten realen Borge-Signal versorgt wird und ein zweiter Eingang der NCR-Schaltung mit einem invertierten kumulierten Borge-Fortpflanzungssignal versorgt wird, ein erster Eingang der Exklusiv-ODER-Schaltung mit einem Borge- Fortpflanzungssignal versorgt wird und ein zweiter Eingang der ersten Exklusiv-ODER-Schaltung mit einem kumulierten Borge- Erzeugungssignal versorgt wird, ein Ausgang der ersten Exklusiv-ODER-Schaltung mit einem ersten Eingang der Exklusiv-NCR- Schaltung verbunden ist und ein Ausgang der NCR-Schaltung mit einem zweiten Eingang der Exklusiv-NCR-Schaltung verbunden ist und die Exklusiv-NCR-Schaltung ein reales Differenzsignal ausgibt.

20. Ein Binäroperator nach Anspruch 14, worin das Erzeugungsmittel für ein reales Differenzsignal (208) eine erste und eine zweite Exklusiv-ODER-Schaltung, eine erste und eine zweite Übertragungsgatterschaltung und eine Inverterschaltung enthält, ein erster Eingang der ersten Exklusiv-ODER-Schaltung mit einem kumulierten Borge-Fortpflanzungssignal versorgt wird, ein erster Eingang der zweiten Exklusiv-ODER-Schaltung mit einem kumulierten Borge-Erzeugungssignal versorgt wird und ein zweiter Eingang der zweiten Exklusiv-ODER-Schaltung mit einem Borge-Fortpflanzungssignal versorgt wird, ein Ausgang der ersten Exklusiv-ODER-Schaltung mit einem Eingang der ersten Übertragungsgatterschaltung verbunden ist und ein Ausgang der zweiten Exklusiv-ODER-Schaltung mit einem zweiten Eingang der ersten Exklusiv-ODER-Schaltung verbunden ist und ein Eingang der zweiten Übertragungsgatterschaltung, ein erstes Steuergatter der ersten Übertragungsgatterschaltung und ein zweites Steuergatter der zweiten Übertragungsgatterschaltung verbunden sind und mit einem realen Borge-Signal versorgt werden, ein zweites Steuergatter der ersten Übertragungsgatterschaltung und ein erstes Steuergatter der zweiten Übertragungsgatterschaltung verbunden sind und mit einem invertierten realen Borge-Signal versorgt werden, Ausgänge der ersten und zweiten Übertragungsgatterschaltungen gemeinsam mit einem Eingang der Inverterschaltung verbunden sind und die Inverterschaltung ein reales Differenz signal ausgibt.

21. Ein Binäroperator nach Anspruch 14, worin das Erzeugungsmittel für ein reales Differenzsignal (208) eine NCR- Schaltung, eine Inverterschaltung, eine erste und eine zweite Übertragungsgatterschaltung und eine Exklusiv-ODER-Schaltung enthält, ein erster Eingang der NCR-Schaltung mit einem kumulierten Borge-Fortpflanzungssignal versorgt wird, ein zweiter Eingang der NCR-Schaltung und ein Eingang der Inverterschaltung verbunden sind und mit einem kumulierten Borge-Erzeugungssignal versorgt werden, ein Ausgang der NCR-Schaltung mit einem Eingang der ersten Übertragungsgatterschaltung verbunden ist und ein Ausgang der Inverterschaltung mit einem Eingang der zweiten Übertragungsgatterschaltung verbunden ist, ein erstes Steuergatter der ersten Übertragungsgatterschaltung und ein zweites Steuergatter der zweiten Übertragungsgatterschaltung verbunden sind und mit einem realen Borge-Signal versorgt werden, ein zweites Steuergatter der ersten Übertragungsgatterschaltung und ein erstes Steuergatter der zweiten Übertragungsgatterschaltung verbunden sind und mit einem invertierten realen Borge-Signal versorgt werden, Ausgänge der ersten und zweiten Übertragungsgatterschaltungen gemeinsam mit einem ersten Eingang der Exklusiv-ODER-Schaltung verbunden sind und ein zweiter Eingang der Exklusiv-ODER-Schaltung mit einem Borge-Fortpflanzungssignal versorgt wird und die Exklusiv-ODER-Schaltung ein reales Differenzsignal ausgibt.

22. Ein Binäroperator nach Anspruch 14, worin das Erzeugungsmittel für ein reales Differenzsignal (208) eine UND- Schaltung, eine NCR-Schaltung und eine Exklusiv-ODER-Schaltung enthält, ein erster Eingang der UND-Schaltung mit einem kumulierten Borge-Fortpflanzungssignal versorgt wird, ein zweiter Eingang der UND-Schaltung mit einem realen Borge-Signal versorgt wird und ein Ausgang der UND-Schaltung mit einem ersten Eingang der NCR-Schaltung verbunden ist, ein zweiter Eingang der NCR-Schaltung mit einem kumulierten Borge-Erzeugungssignal versorgt wird, ein erster Eingang der Exklusiv-ODER-Schaltung mit einem Borge-Fortpflanzungssignal versorgt wird und ein Ausgang der NCR-Schaltung mit einem zweiten Eingang der Exklusiv- ODER-Schaltung verbunden ist und die Exklusiv-ODER-Schaltung ein reales Differenzsignal ausgibt.

23. Ein Binäroperator nach Anspruch 14, worin das Erzeu gungsmittel für ein reales Differenzsignal (208) eine NAND- Schaltung, eine erste und eine zweite Exklusiv-ODER-Schaltung enthält, ein erster Eingang der NAND-Schaltung mit einem realen Übertrag-Signal versorgt wird und ein zweiter Eingang der NAND- Schaltung mit einem kumulierten Borge-Fortpflanzungssignal vorsorgt wird, ein erster Eingang der ersten Exklusiv-ODER- Schaltung mit einem kumulierten Borge-Erzeugungssignal versorgt wird und ein zweiter Eingang der ersten Exklusiv-ODER-Schaltung mit einem Borge-Fortpflanzungssignal versorgt wird, ein Ausgang der NAND-Schaltung mit einem ersten Eingang der zweiten Exklusiv-ODER-Schaltung verbunden ist und ein Ausgang der ersten Exklusiv-ODER-Schaltung mit einem zweiten Eingang der zweiten Exklusiv-ODER-Schaltung verbunden ist und die zweite Exklusiv- ODER-Schaltung ein reales Differenzsignal ausgibt.

24. Ein Binäroperator nach Anspruch 14, worin das Erzeu gungsmittel für ein reales Differenzsignal eine NAND-Schaltung, eine Exklusiv-NCR-Schaltung, eine erste, eine zweite und eine dritte Inverterschaltung und eine erste und eine zweite übertragungsgatterschaltung enthält, ein erster Eingang der NAND- Schaltung mit einem realen Borge-Signal versorgt wird und ein zweiter Eingang der NAND-Schaltung mit einem kumulierten Borge- Fortpflanzungssignal versorgt wird, ein erster Eingang der Exklusiv-NCR-Schaltung mit einem kumulierten Borge-Erzeugungs signal versorgt wird und ein zweiter Eingang der Exklusiv-NCR- Schaltung mit einem Borge-Fortpflanzungssignal versorgt wird, ein Ausgang der NAND-Schaltung gemeinsam mit einem Eingang der ersten Inverterschaltung, einem zweiten Steuergatter der ersten Übertragungsgatterschaltung und einem ersten Steuergatter der zweiten Übertragungsgatterschaltung verbunden ist, ein Ausgang der Exklusiv-NCR-Schaltung gemeinsam mit einem Eingang der zweiten Inverterschaltung und einem Eingang der ersten übertragungsgatterschaltung verbunden ist, ein Ausgang der ersten Inverterschaltung gemeinsam mit einem ersten Steuergatter der ersten Übertragungsgatterschaltung und einem zweiten Steuergatter der zweiten Übertragungsgatterschaltung verbunden ist, ein Ausgang der zweiten Inverterschaltung mit einem Eingang der zweiten Übertragungsgatterschaltung verbunden ist, Ausgänge der ersten und zweiten Übertragungsgatterschaltungen gemeinsam mit einem Eingang der dritten Inverterschaltung verbunden sind und die dritte Inverterschaltung ein reales Differenzsignal ausgibt.

25. Ein Binäroperator nach Anspruch 14, worin das Erzeugungsmittel für ein kumuliertes Borge-Fortpflanzungssignal (206) eine Kettenschaltung enthilt, die mit einer Übertragungsgatterschaltung und einer Inverterschaltung wechselseitig verbunden ist.

26. Ein Binäroperator nach Anspruch 14, worin das Erzeugungsmittel für ein kumuliertes Borge-Erzeugungssignal (207) eine Kettenschaltung enthält, die mit einer Übertragungsgatterschaltung und einer Inverterschaltung wechselseitig verbunden ist.

27. Ein Binäroperator mit:

einem Erzeugungsmittel für ein Übertrag-Fortpflanzungssignal und Übertrag-Erzeugungssignal (100), das zwei n-Bit- Binärdatenstücke (A, B) empfängt, zum Erzeugen eines Übertrag- Fortpflanzungssignals (Pi) und eines Übertrag-Erzeugungssignals (Gi) verschiedener Ziffern;

einem Blockadditionsmittel (101), das mit dem Erzeugungsmittel für ein Übertrag-Fortpflanzungssignal und Übertrag- Erzeugungssignal (100) verbunden ist und ein reales Übertrag- Signal (CM-1) und das Übertrag-Fortpflanzungssignal (PM Pi) und das Übertrag-Erzeugungssignal (GM Gi) von dem Erzeugungsmittel für ein Übertrag-Fortpflanzungssignal und Übertrag-Erzeugungssignal (100) empfängt, zum Teilen der beiden n-Bit-Binärdatenstücke (A, B) in Blöcke einer vorbestimmten Anzahl von Bits, Parallelverarbeiten beruhend auf dem Übertrag-Fortpflanzungssignal (PM Pi) und dem Übertrag-Erzeugungssignal (GM Gi) entsprechend allen Daten der geteilten Blöcke und Erzeugen eines realen Summensignals (Fi) durch Berechnen der arithmetischen Summe der beiden n-Bit-Binärdaten (A, B);

einem Erzeugungsmittel für ein Block-Übertrag-Fortpflanzungssignal und Block-Übertrag-Erzeugungssignal (103), das mit dem Erzeugungsmittel für ein Übertrag-Fortpflanzungssignal und Übertrag-Erzeugungssignal (100) verbunden ist und das Übertrag- Fortpflanzungssignal (PM' PM-1) und das Übertrag-Erzeugungssignal (GM' GM-1) von dem Erzeugungsmittel für ein Übertrag- Fortpflanzungssignal und Übertrag-Erzeugungssignal (100) empfängt, zum Erzeugen eines Block-Übertrag-Fortpflanzungssignals (BM' BM-1) und eines Block-Übertrag-Erzeugungssignals (BGM' BGM-1) durch das Übertrag-Fortpflanzungssignal (PM' PM-1) und das Übertrag-Erzeugungssignal (GM' GM-1) entsprechend allen Daten der geteilten Blöcke;

einem Erzeugungsmittel für ein kumuliertes Block-Übertrag- Fortpflanzungssignal und kumuliertes Block-Übertrag-Erzeugungssignal (116), das mit dem Erzeugungsmittel für ein Block-übertrag-Fortpflanzungssignal und Block-Übertrag-Erzeugungssignal (103) verbunden ist und das Block-Übertrag-Fortpflanzungssignal (BP' BP-1) und das Block-Übertrag-Erzeugungssignal (BG' BG-1) von dem Erzeugungsmittel für ein Block-Übertrag-Fortpflanzungssignal und Block-Übertrag-Erzeugungssignal (103) empfängt, zum Erzeugen eines kumulierten Block-Übertrag-Fortpflanzungssignals (CPM-1*) und eines kumulierten Block-Übertrag-Erzeugungssignals (CGM-1*) durch das Block-Übertrag-Fortpflanzungssignal (BPM' BPM-1) und das Block-Übertrag-Erzeugungssignal (BGM, - BGMi); dadurch gekennzeichnet, daß er aufweist:

ein Erzeugungsmittel für ein reales Übertrag-Signal (117), das mit dem Erzeugungsmittel für ein kumuliertes Block-übertrag-Fortpflanzungssignal und kumuliertes Block-Übertrag-Erzeugungssignal (116) und dem Blockadditionsmittel (101) verbunden ist und ein Übertrag-Signal (CM'-m'), das kumulierte Block-übertrag-Fortpflanzungssignal (CPM-1*) und das kumulierte BlockÜbertrag-Erzeugungssignal (CGM-1*) von dem Erzeugungsmittel für ein kumuliertes Block-Übertrag-Fortpflanzungssignal und kumuliertes Block-Übertrag-Erzeugungssignal (116) empfängt, zum Erzeugen eines realen Übertrag-Signals (CM-1) durch das Übertrag- Signal (CM'-m'), das kumulierte Block-Übertrag-Fortpflanzungs signal (CPM-1*) und das kumulierte Block-Übertrag-Erzeugungssignal (CGM-1*).

28. Ein Binäroperator nach Anspruch 27, worin das Blockadditionsmittel (101) angenommene Summensignale in dem Fall erzeugt, daß das von dem Erzeugungsmittel für ein reales übertrag-Signal ausgegebene Übertrag-Signal "0" und "1" ist, und eines der angenommenen Summensignale gemäß dem Inhalt des realen Übertrag-Signals (CM-1) von dem Erzeugungsmittel für ein reales Übertrag-Signal (117) auswählt.

29. Ein Binäroperator nach Anspruch 27, worin der Binär- Operator eine Vielzahl von Blockvorschau-Übertrag-Generatorschaltungen (105a) enthält, jede der Blockvorschau-Übertrag- Generatorschaltungen (105a-1) das Erzeugungsmittel für ein kumuliertes Block-Übertrag-Fortpflanzungsignal und kumuliertes Block-Übertrag-Erzeugungssignal (116) und das Erzeugungsmittel für ein reales Übertrag-Signal (117) enthält, die aus Kombinationen von Logikgatterschaltungen und Übertragungsgatterschaltungen unter Verwendung von CMOS-Transistoren hergestellt sind.

30. Ein Binäroperator nach Anspruch 29, worin das Erzeugungsmittel für ein reales Übertrag-Signal (117) eine NCR Schaltung (1171), eine erste und eine zweite Inverterschaltung (1172, 1173) und eine erste und eine zweite Übertragungsgatterschaltung (1174, 1175) enthält, ein Eingang der ersten Inverterschaltung (1172) und ein erster Eingang der NOR-Schaltung (1171) verbunden sind und mit einem kumulierten Block-Übertrag- Erzeugungssignal (CG&sub1;&sub5;*) versorgt werden, ein zweiter Eingang der NCR-Schaltung (1171) mit einem kumulierten Block-Übertrag- Fortpflanzungssignal (CP&sub1;&sub5;*) versorgt wird, ein Ausgang der ersten Inverterschaltung (1172) mit einem Eingang der ersten Übertragungsgatterschaltung (1174) verbunden ist und ein Ausgang der NCR-Schaltung (1171) mit einem Eingang der zweiten Übertragungsgatterschaltung (1175) verbunden ist, ein erstes Steuergatter der ersten Übertragungsgatterschaltung (1174) und ein zweites Steuergatter der zweiten Übertragungsgatterschaltung (1175) verbunden sind und mit einem invertierten realen Übertrag-Signal ( ) versorgt werden, ein zweites Steuergatter der ersten Übertragungsgatterschaltung (1174) und ein erstes Steuergatter der zweiten Übertragungsgatterschaltung (1175) verbunden sind und mit einem realen Übertrag-Signal (C'&submin;&sub1;) versorgt werden, Ausgänge der ersten und zweiten übertragungsgatterschaltungen (1174, 1175) gemeinsam mit einem Eingang der zweiten Inverterschaltung (1173) verbunden sind und die zweite Inverterschaltung (1173) ein reales Übertrag-Signal (C&sub1;&sub5;) ausgibt.

31. Ein Binäroperator nach Anspruch 29, worin die Blockvorschau-Übertrag-Generatorschaltung (105a) eine UND-Schaltung (1511), eine NCR-Schaltung (1512) und eine Inverterschaltung (1513) enthält, ein erster Eingang der UND-Schaltung (1511) mit einem realen Übertrag-Signal (CM'-m') versorgt wird, ein zweiter Eingang der UND-Schaltung (1511) mit einem kumulierten BlockÜbertrag-Fortpflanzungssignal (CPi*) versorgt wird und ein Ausgang der UND-Schaltung (1511) mit einem ersten Eingang der NOR- Schaltung (1512) verbunden ist, ein zweiter Eingang der NOR- Schaltung (1512) mit einem kumulierten Block-Übertrag-Erzeugungssignal (CGi*) versorgt wird, ein Ausgang der NOR-Schaltung (1512) mit einem Eingang der Inverterschaltung (1513) verbunden ist und die Inverterschaltung (1513) ein reales Übertrag-Signal (Ci) ausgibt.

32. Ein Binäroperator nach Anspruch 29, worin die Blockvorschau-Übertrag-Generatorschaltung (105i) eine NCR-Schaltung (1521), eine erste und eine zweite Inverterschaltung (1522, 1523) und eine erste und eine zweite Übertragungsgatterschaltung (1524, 1525) enthält, ein erster Eingang der NCR-Schaltung (1521) mit einem kumulierten Block-Übertrag-Fortpflanzungssignal (CPi*) versorgt wird&sub1; ein zweiter Eingang der NCR-Schaltung (1521) und ein Eingang der ersten Inverterschaltung (1522) verbunden sind und mit einem kumulierten Block-Übertrag-Erzeugungssignal (CGi*) versorgt werden, ein Ausgang der NCR-Schaltung (1521) mit einem Eingang der ersten Übertragungsgatterschaltung (1524) verbunden ist und ein Ausgang der ersten Inverterschaltung (1522) mit einem Eingang der zweiten übertragungsgatterschaltung (1525) verbunden ist, ein erstes Steuergatter der ersten Übertragungsgatterschaltung (1524) und ein zweites Steuergatter der zweiten Übertragungsgatterschaltung (1525) verbunden sind und mit einem realen Übertrag-Signal (CM'-m') versorgt werden, ein zweites Steuergatter der ersten Übertragungsgatterschaltung (1524) und ein erstes Steuergatter der zweiten Übertragungsgatterschaltung (1525) verbunden sind und mit einem invertierten realen Übertrag-Signal ( ) versorgt werden, Ausgänge der ersten und zweiten Übertragungs gatterschaltungen (1524, 1525) gemeinsam mit einem Eingang der zweiten Inverterschaltung (1523) verbunden sind und die zweite Inverterschaltung (1523) ein reales Übertrag-Signal (Ci) ausgibt.

33. Ein Binäroperator nach Anspruch 29, worin die Blockvorschau-Übertrag-Generatorschaltung (105i) eine Exklusiv-ODER- Schaltung (1531), eine erste und eine zweite Inverterschaltung (1532, 1533) und eine erste und eine zweite Übertragungsgatterschaltung (1534, 1535) enthält, ein erster Eingang der Exklusiv-ODER-Schaltung (1531) mit einem kumulierten Block-Übertrag- Fortpflanzungssignal (CPi*) versorgt wird und ein Ausgang der Exklusiv-ODER-Schaltung (1531) mit einem Eingang der ersten Übertragungsgatterschaltung (1534) verbunden ist, ein Eingang der ersten Inverterschaltung (1532) mit einem kumulierten Block-Übertrag-Erzeugungssignal (CGi*) versorgt wird und ein Ausgang der ersten Inverterschaltung (1532) und ein zweiter Eingang der Exklusiv-ODER-Schaltung (1531) gemeinsam mit einem Eingang der zweiten Übertragungsgatterschaltung (1535) verbunden sind, ein erstes Steuergatter der ersten Übertragungsgatterschaltung (1534) und ein zweites Steuergatter der zweiten Übertragungsgatterschaltung (1535) verbunden sind und mit einem realen Übertrag-Signal (CM'-m') versorgt werden, ein zweites Steuergatter der ersten Übertragungsgatterschaltung (1534) und ein erstes Steuergatter der zweiten Übertragungsgatterschaltung (1535) verbunden sind und mit einem invertierten realen übertrag-Signal ( ) versorgt werden, Ausgänge der ersten und zweiten Übertragungsgatterschaltungen (1534, 1535) gemeinsam mit einem Eingang der zweiten Inverterschaltung (1533) verbun den sind und die zweite Inverterschaltung (1533) ein reales Übertrag-Signal (Ci) ausgibt.

34. Ein Binäroperator nach Anspruch 29, worin die Blockvorschau-Übertrag-Generatorschaltung (105a) eine NAND-Schaltung (1541) und eine Exklusiv-NCR-Schaltung (1542) enthält, ein erster Eingang der NAND-Schaltung (1541) mit einem realen Übertrag-Signal (CM'-m') versorgt wird und ein zweiter Eingang der NAND-Schaltung (1541) mit einem kumulierten Block-Übertrag- Fortpflanzungssignal (CPi*) versorgt wird, ein Ausgang der NAND-Schaltung (1541) mit einem ersten Eingang der Exklusiv- NCR-Schaltung (1542) verbunden ist und ein zweiter Eingang der Exklusiv-NCR-Schaltung (1542) mit einem kumulierten Block-übertrag-Erzeugungssignal (CGi*) versorgt wird und die Exklusiv- NCR-Schaltung (1542) ein reales Übertrag-Signal (Ci) ausgibt.

35. Ein Binäroperator nach Anspruch 29, worin die Blockvorschau-Übertrag-Generatorschaltung (105a) eine NAND-Schaltung (1551), eine erste, eine zweite und eine dritte Inverterschaltung (1552 1554) und eine erste und eine zweite Übertragungsgatterschaltung (1555, 1556) enthält, ein erster Eingang der NAND-Schaltung (1551) mit einem realen Übertrag-Signal (CM'-m') 30 versorgt wird und ein zweiter Eingang der NAND-Schaltung (1551) mit einem kumulierten Block-Übertrag-Fortpflanzungssignal (CPi*) versorgt wird, ein Ausgang der NAND-Schaltung (1551) mit einem Eingang der ersten Inverterschaltung (1552) und einem zweiten Steuergatter der ersten Übertragungsgatterschaltung (1555) und einem ersten Steuergatter der zweiten Übertragungsgatterschaltung (1556) verbunden ist, ein Ausgang der ersten Inverterschaltung (1552) mit einem ersten Steuergatter der ersten Übertragungsgatterschaltung (1555) und einem zweiten Steuergatter der zweiten Übertragungsgatterschaltung (1556) verbunden ist, ein Eingang der zweiten Inverterschaltung (1553) und ein Eingang der ersten Übertragungsgatterschaltung (1555) verbunden sind und mit einem kumulierten Block-Übertrag-Erzeugungssignal (CGi*) versorgt werden, ein Ausgang der zweiten Inverterschaltung (1553) mit einem Eingang der zweiten übertragungsgatterschaltung (1556) verbunden ist, Ausgänge der ersten und zweiten Übertragungsgatterschaltungen (1555, 1556) gemeinsam mit einem Eingang der dritten Inverterschaltung (1554) verbunden sind und die dritte Inverterschaltung (1554) ein reales Übertrag-Signal (Ci) ausgibt.

36. Ein Binäroperator nach Anspruch 29, worin die Blockvorschau-Übertrag-Generatorschaltung (105a) eine erste und eine zweite Übertragungsgatterschaltung (1561, 1562) und eine Inverterschaltung (1563) enthält, ein Eingang der ersten übertragungsgatterschaltung mit einem invertierten realen Übertrag- Signal (CM'-m') versorgt wirdi ein Eingang der zweiten übertragungsgatterschaltung (1562) mit einem invertierten kumulierten Block-Übertrag-Erzeugungssignal (CGi*) versorgt wird, ein erstes Steuergatter der ersten Übertragungsgatterschaltung (1561) und ein zweites Steuergatter der zweiten Übertragungsgatterschaltung (1562) verbunden sind und mit einem kumulierten Block-Übertrag-Fortpflanzungssignal (CPi*) versorgt werden, ein zweites Steuergatter der ersten Übertragungsgatterschaltung (1561) und ein erstes Steuergatter der zweiten Übertragungsgatterschaltung (1562) verbunden sind und mit einem invertierten Block-Übertrag-Fortpflanzungssignal (CPi*) versorgt werden, Ausgänge der ersten und zweiten Übertragungsgatterschaltungen (1561, 1562) gemeinsam mit einem Eingang der Inverterschaltung (1563) verbunden sind und die Inverterschaltung (1563) ein reales Übertrag-Signal (Ci) ausgibt.

37. Ein Binäroperator nach Anspruch 27, worin der Binäroperator eine Vielzahl von Blockvorschau-Übertrag-Generatorschaltungen (105b) enthält, die aus einer Kettenschaltung hergestellt sind, die mit einer Übertragungsgatterschaltung und einer Inverterschaltung wechselseitig verbunden ist.

38. Ein Binäroperator nach Anspruch 27, worin der Binäroperator eine Vielzahl von Blockvorschau-Übertrag-Generatorschaltungen (105c, 105d) enthält, die durch eine oder mehr Stufen aufgebaut sind.

39. Ein Binäroperator mit:

einem Erzeugungsmittel für ein Borge-Fortpflanzungssignal und Borge-Erzeugungssignal (200), das zwei n-Bit-Binärdatenstücke (A, B) empfängt, zum Erzeugen eines Borge-Fortpflanzungssignals (Pi) und eines Borge-Erzeugungssignals (Gi) ver schiedener Ziffern;

einem Blocksubtraktionsmittel (201), das mit dem Erzeugungsmittel für ein Borge-Fortpflanzungssignal und Borge- Erzeugungssignal (200) verbunden ist und ein reales Borge- Signal (CM-1) und das Borge-Fortpflanzungssignal (PM Pi) und das Borge-Erzeugungssignal (GM Gi) von dem Erzeugungsmittel für ein Borge-Fortpflanzungssignal und Borge-Erzeugungssignal (200) empfängt, zum Teilen der beiden n-Bit-Binärdatenstücke (A, B) in Blöcke einer vorbestimmten Anzahl von Bits, Parallelverarbeiten beruhend auf dem Borge-Fortpflanzungssignal (PM Pi) und dem Borge-Erzeugungssignal (GM Gi) entsprechend allen Daten der geteilten Blöcke und Erzeugen eines realen Differenzsignals (Fi) durch Berechnen der arithmetischen Differenz der beiden n- Bit-Binärdaten (A, B);

einem Erzeugungsmittel für ein Block-Borge-Fortpflanzungs signal und Block-Borge-Erzeugungssignal (203), das mit dem Erzeugungsmittel für ein Block-Borge-Fortpflanzungssignal und Block-Borge-Erzeugungssignal (200) verbunden ist und das Borge- Fortpflanzungssignal (PM' PM-1) und das Borge-Erzeugungssignal (GM. - GM-1) von dem Erzeugungsmittel für ein Borge-Fortpflan zungssignal und Borge-Erzeugungssignal (200) empfängt, zum Erzeugen eines Block-Borge-Fortpflanzungssignals (BPM' BPM-1) und eines Block-Borge-Erzeugungssignals (BGM' BG-1) durch das Borge-Fortpflanzungssignal (PM' PM-1) und das Borge-Erzeugungssignal (GM' GM-1) entsprechend allen Daten der geteilten Blöcke; einem Erzeugungsmittel für ein kumuliertes Block-Borge- Fortpflanzungssignal und kumuliertes Block-Borge-Erzeugungssignal (216), das mit dem Erzeugungsmittel für ein Block-Borge- Fortpflanzungssignal und Block-Borge-Erzeugungssignal (203) verbunden ist und das Block-Borge-Fortpflanzungssignal (BPM' BPM-1) und das Block-Borge-Erzeugungssignal (BGM' BGM-1) von dem Erzeugungsmittel für ein Block-Borge-Fortpflanzungssignal und dem Block-Borge-Erzeugungssignal (203) empfängt, zum Erzeugen eines kumulierten Block-Borge-Fortpflanzungssignals (CPM-1*) und eines kumulierten Block-Borge-Erzeugungssignals (CGM-1*) durch das Block-Borge-Fortpflanzungssignal (BPM' BPM-1) und das Block- Borge-Erzeugungssignal (BGM' BGM-1); dadurch gekennzeichnet, daß er ferner aufweist: ein Erzeugungsmittel für ein reales Borge-Signal (217), das mit dem Erzeugungsmittel für ein kumuliertes Block-Borge-Fortpflanzungssignal und kumuliertes Block-Borge-Erzeugungssignal (216) und dem Blocksubtraktionsmittel (201) verbunden ist und ein Borge-Signal (CM'-m'), das kumulierte Block-Borge-Fortpflanzungssignal (CPM'-1*) und das kumulierte Block-Borge-Erzeugungssignal (CGM-1*) von dem Erzeugungsmittel für ein kumuliertes Block-Borge-Fortpflanzungssignal und kumuliertes Block-Borge- Erzeugungssignal (216) empfängt, zum Erzeugen eines realen Borge-Signals (CMI) durch das Borge-Signal (CM'-m'), das kumulierte Block-Borge-Fortpflanzungssignal (CPM-1*) und das kumulierte Block-Borge-Erzeugungssignal (CGM-1*).

40. Ein Binäroperator nach Anspruch 39, worin das Blocksubtraktionsmittel (201) angenommene Differenzsignale in den Fällen erzeugt, in denen das von dem Erzeugungsmittel für ein reales Borge-Signal ausgegebene Borge-Signal "0" und "1" ist, und eines der angenommenen Differenzsignale gemäß dem Inhalt des realen Borge-Signals (CM-1) von dem Erzeugungsmittel für ein reales Borge-Signal (217) auswählt.

41. Ein Binäroperator nach Anspruch 39, worin der Binäroperator eine Vielzahl von Blockvorschau-Borge-Generatorschaltungen (105a) enthält, jede der Blockvorschau-Borge-Generatorschaltungen (105a-1) das Erzeugungsmittel für ein kumuliertes Block-Borge-Fortpflanzungssignal und kumuliertes Block-Borge- Erzeugungssignal (216) und das Erzeugungsmittel für ein reales Borge-Signal (217) enthält, die aus Kombinationen von Logikgatterschaltungen und Übertragungsgatterschaltungen unter Verwendung von CMOS-Transistoren hergestellt sind.

42. Ein Binäroperator nach Anspruch 41, worin das Erzeugungsmittel für ein reales Borge-Signal (217) eine NOR-Schaltung, eine erste und eine zweite Inverterschaltung und eine erste und eine zweite Übertragungsgatterschaltung enthält, ein Eingang der ersten Inverterschaltung und ein erster Eingang der NCR-Schaltung verbunden sind und mit einem kumulierten Block- Borge-Erzeugungssignal versorgt werden, ein zweiter Eingang der NCR-Schaltung mit einem kumulierten Block-Borge-Fortpflanzungssignal versorgt wird, ein Ausgang der ersten Inverterschaltung mit einem Eingang der ersten Übertragungsgatterschaltung verbunden ist und ein Ausgang der NCR-Schaltung mit einem Eingang der zweiten Übertragungsgatterschaltung verbunden ist, ein erstes Steuergatter der ersten Übertragungsgatterschaltung und ein zweites Steuergatter der zweiten Übertragungsgatterschaltung verbunden sind und mit einem invertierten realen Borge- Signal versorgt werden, ein zweites Steuergatter der ersten Übertragungsgatterschaltung und ein erstes Steuergatter der zweiten Übertragungsgatterschaltung verbunden sind und mit einem realen Borge-Signal versorgt werden, Ausgänge der ersten und zweiten Übertragungsgatterschaltungen gemeinsam mit einem Eingang der zweiten Inverterschaltung verbunden sind und die zweite Inverterschaltung ein reales Borge-Signal ausgibt.

43. Ein Binäroperator nach Anspruch 41, worin die Blockvorschau-Borge-Generatorschaltung (105a) eine UND-Schaltung, eine NCR-Schaltung und eine Inverterschaltung enthält, ein erster Eingang der UND-Schaltung mit einem realen Borge-Signal versorgt wird, ein zweiter Eingang der UND-Schaltung mit einem kumulierten Block-Borge-Fortpflanzungssignal versorgt wird und ein Ausgang der UND-Schaltung mit einem ersten Eingang der NCR- Schaltung verbunden ist, ein zweiter Eingang der NCR-Schaltung mit einem kumulierten Block-Borge-Erzeugungssignal versorgt wird, ein Ausgang der NCR-Schaltung mit einem Eingang der Inverterschaltung verbunden ist und die Inverterschaltung ein reales Borge-Signal ausgibt.

44. Ein Binäroperator nach Anspruch 41, worin die Blockvorschau-Borge-Generatorschaltung (105a) eine NCR-Schaltung, eine erste und eine zweite Inverterschaltung und eine erste und eine zweite Übertragungsgatterschaltung enthält, ein erster Eingang der NCR-Schaltung mit einem kumulierten Block-Borge-Fortpflanzungssignal versorgt wird, ein zweiter Eingang der NCR-Schaltung und ein Eingang der ersten Inverterschaltung verbunden sind und mit einem kumulierten Block-Borge-Erzeugungssignal versorgt werden, ein Ausgang der NCR-Schaltung mit einem Eingang der ersten Übertragungsgatterschaltung verbunden ist und ein Ausgang der ersten Inverterschaltung mit einem Eingang der zweiten Übertragungsgatterschaltung verbunden ist, ein erstes Steuergatter der ersten Übertragungsgatterschaltung und ein zweites Steuergatter der zweiten Übertragungsgatterschaltung verbunden sind und mit einem realen Borge-Signal versorgt werden, ein zweites Steuergatter der ersten Übertragungsgatter schaltung und ein erstes Steuergatter der zweiten übertragungsgatterschaltung verbunden sind und mit einem invertierten realen Borge-Signal versorgt werden, Ausgänge der ersten und zweiten Übertragungsgatterschaltungen gemeinsam mit einem Eingang der zweiten Inverterschaltung verbunden sind und die zweite Inverterschaltung ein reales Borge-Signal ausgibt.

45. Ein Binäroperator nach Anspruch 41, worin die Blockvorschau-Borge-Generatorschaltung (105a) eine Exklusiv-ODER- Schaltung, eine erste und eine zweite Inverterschaltung und eine erste und eine zweite Übertragungsgatterschaltung enthält, ein erster Eingang der Exklusiv-ODER-Schaltung mit einem kumulierten Block-Borge-Fortpflanzungssignal versorgt wird und ein Ausgang der Exklusiv-ODER-Schaltung mit einem Eingang der ersten Übertragungsgatterschaltung verbunden ist, ein Eingang der ersten Inverterschaltung mit einem kumulierten Block-Borge- Erzeugungssignal versorgt wird und ein Ausgang der ersten Inverterschaltung und ein zweiter Eingang der Exklusiv-ODER- Schaltung gemeinsam mit einem Eingang der zweiten Übertragungs gatterschaltung verbunden sind, ein erstes Steuergatter der ersten Übertragungsgatterschaltung und ein zweites Steuergatter der zweiten Übertragungsgatterschaltung verbunden sind und mit einem realen Borge-Signal versorgt werden, ein zweites Steuergatter der ersten Übertragungsgatterschaltung und ein erstes Steuergatter der zweiten Übertragungsgatterschaltung verbunden sind und mit einem invertierten realen Borge-Signal versorgt werden, Ausgänge der ersten und zweiten Übertragungsgatterschaltungen gemeinsam mit einem Eingang der zweiten Inverterschaltung verbunden sind und die zweite Inverterschaltung ein reales Borge-Signal ausgibt.

46. Ein Binäroperator nach Anspruch 41, worin die Blockvorschau-Borge-Generatorschaltung (105a) eine NAND-Schaltung und eine Exklusiv-NCR-Schaltung enthält, ein erster Eingang der NAND-Schaltung mit einem realen Borge-Signal versorgt wird und ein zweiter Eingang der NAND-Schaltung mit einem kumulierten Block-Borge-Fortpflanzungssignal versorgt wird, ein Ausgang der NAND-Schaltung mit einem ersten Eingang der Exklusiv-NCR-Schaltung verbunden ist und ein zweiter Eingang der Exklusiv-NCR- Schaltung mit einem kumulierten Block-Borge-Erzeugungssignal versorgt wird und die Exklusiv-NCR-Schaltung ein reales Borge- Signal ausgibt.

47. Ein Binäroperator nach Anspruch 41, worin die Blockvorschau-Borge-Generatorschaltung (105a) eine NAND-Schaltung, eine erste, eine zweite und eine dritte Inverterschaltung und eine erste und eine zweite Übertragungsgatterschaltung enthält, ein erster Eingang der NAND-Schaltung mit einem realen Borge- Signal versorgt wird und ein zweiter Eingang der NAND-Schaltung mit einem kumulierten Block-Borge-Fortpflanzungssignal versorgt wird, ein Ausgang der NAND-Schaltung mit einem Eingang der ersten Inverterschaltung und einem zweiten Steuergatter der ersten Übertragungsgatterschaltung und einem ersten Steuergatter der zweiten Übertragungsgatterschaltung verbunden ist, ein Ausgang der ersten Inverterschaltung mit einem ersten Steuergatter der ersten Übertragungsgatterschaltung und einem zweiten Steuergatter der zweiten Übertragungsgatterschaltung verbunden ist, ein Eingang der zweiten Inverterschaltung und ein Eingang der ersten Übertragungsgatterschaltung verbunden sind und mit einem kumulierten Block-Borge-Erzeugungssignal versorgt werden, ein Ausgang der zweiten Inverterschaltung mit einem Eingang der zweiten Übertragungsgatterschaltung verbunden ist, Ausgänge der ersten und zweiten Übertragungsgatterschaltungen gemeinsam mit einem Eingang der dritten Inverterschaltung verbunden sind und die Inverterschaltung ein reales Borge- Signal ausgibt.

48. Ein Binäroperator nach Anspruch 41, worin die Blockvorschau-Borge-Generatorschaltung (105a) eine erste und eine zweite Übertragungsgatterschaltung und eine Inverterschaltung enthält, ein Eingang der ersten Übertragungsgatterschaltung mit einem invertierten realen Borge-Signal versorgt wird, ein Eingang der zweiten Übertragungsgatterschaltung mit einem invertierten kumulierten Block-Borge-Erzeugungssignal versorgt wird, ein erstes Steuergatter der ersten Übertragungsgatterschaltung und ein zweites Steuergatter der zweiten Übertragungsgatterschaltung verbunden sind und mit einem kumulierten Block-Borge- Fortpflanzungssignal versorgt werden, ein zweites Steuergatter der ersten Übertragungsgatterschaltung und ein erstes Steuergatter der zweiten Übertragungsgatterschaltung verbunden sind und mit einem invertierten kumulierten Block-Borge-Fortpflanzungssignal versorgt werden, Ausgänge der ersten und zweiten Übertragungsgatterschaltungen gemeinsam mit einem Eingang der Inverterschaltung verbunden sind und die Inverterschaltung ein reales Borge-Signal ausgibt.

49. Ein Binäroperator nach Anspruch 39, worin der Binäroperator eine Vielzahl von Blockvorschau-Borge-Generatorschaltungen (105b) enthält, die aus einer Kettenschaltung hergestellt sind, die mit einer Übertragungsgatterschaltung und einer Inverterschaltung wechselseitig verbunden ist.

50. Ein Binäroperator nach Anspruch 39, worin der Binäroperator eine Vielzahl von Blockvorschau-Borge-Generatorschaltungen (105c, 105d) enthält, die durch eine oder mehr Stufen aufgebaut sind.