DE3940897A1 - Schaltungsanordnung und verfahren zur berechnung digitaler summen in einem halbleiteraddierer mit paralleluebertrag - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung und ein Verfahren zur Berechnung digitaler Summen in einem Halb­ leiteraddierer mit Parallelübertrag.

Eine Grundoperation für praktisch alle digitalen Mikroprozes­ soren ist die Funktion der digitalen (d.h. binären) Addition. Die Addition wird nicht nur zur Erzeugung interessierender numerischer Summen, sondern auch bei der Implementierung zahl­ reicher logischer Funktionen verwendet. In einem typischen Mikroprozessor werden viele Addierer für diese Funktionen benutzt. Wenn zwei Digitalworte addiert werden, muß das sich aus der Addition niedriger bewerteter Bits ergebende Über­ tragsbit berücksichtigt werden. Dies läßt sich einfach dadurch erreichen, daß ein Übertragssignal bei der Durchführung der Addition übertragen wird. Ein Problem dabei ist, daß besonders bei langen Wörtern (z.B. 32 Bits) eine erhebliche Zeit zur Übertragung des Übertragssignals durch die gesamte Additions­ kette erforderlich ist. Da die Addierer häufig logische Funk­ tionen in kritischen Zeitkanälen durchführen, ist es möglich, daß der Mikroprozessor aufgrund der zur Übertragung des Über­ tragssignals benötigten Zeit operativ langsamer gemacht wird. Dieses Problem wird im Stande der Technik mit Hilfe von Paral­ lelübertragsschaltungen, Sprungübertragsschaltungen und mit unterschiedlicher Aufteilung von Gruppenschaltungen angegan­ gen. Diese Lösungsmöglichkeiten sind in der US-PS 47 37 926 beschrieben.

Die Erfindung befaßt sich mit der Verbesserung eines Parallel­ übertragsaddierers (carry lookahead adder). Ihr liegt die Aufgabe zugrunde, entlang den kritischen Wegen im Addierer möglichst wenig Verzögerungen wirksam werden zu lassen. Der Addierer soll daher im Vergleich zu Addierern herkömmlicher Art mit höherer Operationsgeschwindigkeit betrieben werden können. Außerdem werden Volladdierer die im Stande der Tech­ nik zur Bildung von Gruppen häufig in Reihe geschaltet werden, durch eine neuartige Schaltungsanordnung ersetzt, welche Zwi­ schenüberträge entwickelt.

Der erfindungsgemäße Rechner ist eine Verbesserung des derzeit im Intel 386-Mikroprozessor genutzten Addierers.

Die Erfindung findet bei einem Halbleiteraddierer mit Paral­ lelübertrag Verwendung, der in eine Vielzahl von Blöcke einge­ teilt ist. Jeder der Blöcke erhält ein Übertragssignal von einer vorhergehenden Stelle (Übertragseingabesignal, im fol­ genden "carry-in-Signal" genannt) und liefert ein Übertragssi­ gnal für die nächsthöhere Stelle (Übertragsausgabesignal, im folgenden "carry-out-Signal" genannt). Die Erfindung stellt insbesondere eine Schaltungsanordnung zur Erzeugung eines n-Ausgangssummensignals für die Blöcke zur Verfügung. Die Schaltung wird anstelle der bei bekannten Addierern üblicher­ weise verwendeten Volladdierer benutzt.

Eine erste Schaltung erhält die Ausbreitungssignale P 0, P 1 . . . Pn und die Erzeugungssignale G 0, G 1 . . . Gn. Eine zweite Schal­ tung, die mit der ersten Schaltung gekoppelt ist, liefert zwei Gruppen von Übertragssignalen für wenigstens Cn und C(n-1) aus wenigstens einigen der Ausbreitungs- und Erzeugungssignale. Diese Gruppen von Übertragssignalen werden unabhängig vom Zustand des carry-in-Signals entwickelt. D.h. eine der Gruppen von Übertragssignalen ist gültig, wenn ein carry-in-Signal in einem ersten Zustand ist, und die andere Gruppe von Übertrags­ signalen ist gültig, wenn das carry-in-Signal in einem zweiten Zustand ist.

Eine dritte Schaltung, die bei einem bevorzugten Ausführungs­ beispiel der Erfindung mehrere Multiplexer enthält, liefert zwei Gruppen von Summensignalen für wenigstens die Summen Sn und S(n-1) durch die Verwendung wenigstens der Cn und C(n-1) Übertragssignale. Auch hier ist eine Gruppe der Summensignale gültig, wenn das carry-in-Signal in einem ersten Zustand ist, und die andere der Gruppen von Summensignalen ist dann gültig, wenn sich das carry-in-Signal in einem zweiten Zustand befin­ det.

Eine vierte Schaltung, die bei den bevorzugten Ausführungsbei­ spiel eine weitere Gruppe von Multiplexern enthält, ist mit der dritten Schaltung gekoppelt. Die vierte Schaltung wählt aus zwischen den beiden Gruppen von Summensignalen als Funkti­ on des carry-in-Signals.

Weitere Einzelheiten und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung eines Ausführungsbeispiels. In der Zeichnung zeigen:

Fig. 1 ein allgemeines Blockschaltbild zur Vermittlung eines Überblicks über die vorliegende Erfindung;

Fig. 2A einen ersten Teil eines elektrischen Schaltbildes für einen 4-Bit-Scheiben-Block des bei der Erfin­ dung verwendeten Addierers;

Fig. 2B einen zweiten Teil des elektrischen Schaltbilds, der in Verbindung mit dem Teilschaltbild gemäß Fig. 2A das gesamte elektrische Schaltbild für den 4-Bit-Scheiben-Block ergibt;

Fig. 3 ein elektrisches Schaltbild der Gruppenerzeu­ gungsschaltung gemäß Fig. 2B;

Fig. 4 ein elektrisches Schaltbild der Block-Übertrags­ schaltung gemäß Fig. 2A;

Fig. 5A und 5B ein Blockschaltbild des bevorzugten Aus­ führungsbeispiels des neuen Addierers.

Im folgenden wird ein Metalloxidhalbleiter(MOS)-Digitaladdie­ rer beschrieben. In der folgenden Beschreibung werden zahlrei­ che Einzelheiten, beispielsweise spezielle Schaltungen (z.B. spezielle Gatter) beschrieben, um das Verständnis für die vorliegende Erfindung zu erleichtern. Es ist jedoch für den Fachmann klar, daß die Erfindung ohne diese speziellen Details realisiert werden kann. In anderen Fällen werden bekannte Schaltungen nur als Blockschaltbild gezeigt, um die Erfindung nicht mit unnötigen Einzelheiten zu belasten.

Der erfindungsgemäße Addierer wird vorzugsweise in der CMOS­ -Technologie hergestellt. Die bei der Herstellung des Addie­ rers verwendete besondere Technologie ist für die Erfindung unkritisch, und es können verschiedene bekannte Prozesse zur Realisierung der Erfindung verwendet werden.

In Fig. 1 ist zur Erläuterung des Grundkonzepts der Erfindung ein vereinfachtes Blockschaltbild dargestellt, anhand dessen die Operation des beschriebenen Addierers erläutert werden soll. Bei dem beschriebenen Ausführungsbeispiel handelt es sich um einen 32-Bit-Addierer. Dabei werden mehrere identische 4 Bit-Scheiben-Blöcke verwendet. Dies vereinfacht das Layout des Addierers. Einer dieser Blöcke ist im einzelnen in den Fig. 2A, 2B, 3 und 4 gezeigt. Diese Blöcke sind in Fig. 1 als Blöcke 10, 11, 12, 13, 14, 15, 16 und 17 gezeigt. Jeder Block erhält vier Pn- und Gn-Signale und ein carry-in-Signal und liefert Summen-, carry-out-, Blockausbreitungs- und Block­ erzeugungssignale. Die Blöcke sind in der in Fig. 1 darge­ stellten Weise in Reihe geschaltet, wobei der Übertragsausga­ beanschluß eines Blocks mit dem Übertragseingabeanschluß des nächsten Blocks verbunden ist. Die Blöcke sind in Gruppen weiter unterteilt. Block 10 ist selbst eine Gruppe (Gruppe 0).

Blöcke 11 und 12 gezeigt durch die Klammer 24 bilden die Gruppe 1. Die Blöcke 13 und 14, überspannt durch die Klammer 25, bilden die Gruppe 2; Blöcke 15 und 16, überspannt durch die Klammer 26, bilden Gruppe 3, und schließlich enthält die letzte Gruppe, Gruppe 4, den Block 17.

Der in Fig. 1 gezeigte Addierer weist eine Hauptparallelüber­ tragsleitung auf, die vom Übertragsausgang des Blocks 10 zum Übertragseingang des Blocks 17 verläuft. Diese Leitung ist in drei Abschnitte, die Abschnitte 27, 29 und 31, unterteilt. Jeder Abschnitt der Hauptparallelübertragsleitung weist einen Feldeffekttransistor auf, der in den Abschnitt mit parallelem Gate eingeordnet ist. Insbesondere weist Abschnitt 27 den Transistor 28, Abschnitt 29 den Transistor 30 und Abschnitt 31 den Transistor 32 auf. (Diese Transistoren werden als Teile jedes Abschnitts derart gebildet, daß Signale zwischen den Source- und Drain-Zonen der n-Kanal-Feldeffekttransistoren des Anreicherungstyps unter Steuerung des Potentials auf der Gate­ -Elektrode fließen.) Jeder Abschnitt der Hauptübertragsleitung verbindet den carry-out-Anschluß der n-ten Gruppe mit dem carry-in-Anschluß der (n+2)-Gruppe. So verbindet beispielswei­ se der Abschnitt 27 den carry-out-Anschluß vom Block 10 der Gruppe 0 mit dem carry-in-Anschluß von Block 13 der Gruppe 2.

Die durch die Klammern 24, 25 und 26 dargestellten Gruppen erzeugen jeweils ein Gruppenausbreitungssignal. Dieses Signal dient zur Steuerung der Transistoren 28, 30 bzw. 32. So lie­ fern beispielsweise die Blöcke 11 und 12 ein Blockausbrei­ tungssignal, das zur Erzeugung des Gruppenausbreitungssignals dient. Dieses Gruppenausbreitungssignal steuert die Gate-Elek­ trode des Transistors 28. Auch weist jede Gruppe eine Logik zum Entkoppeln des carry-out-Anschlusses von einer internen (Block-)Übertragsleitung auf. Diese dient zur Verringerung der kapazitiven Belastung auf der Parallelübertragsleitung und ermöglicht den Signalen eine raschere Ausbreitung entlang dieser Leitung. So bestimmt beispielsweise die Logik 37, die im Block 14 integriert ist, wann die Bedingungen zur Ausbrei­ tung eines Übertrags für die Gruppe erfüllt sind, und in die­ sem Falle wird der Transistor 36 ausgeschaltet. Dadurch wird der Knotenpunkt 35 von der internen Übertragsleitung des Blocks 14 getrennt, wodurch die Kapazität verringert wird. Gleichzeitig wird dem Gruppenerzeugungssignal des Blocks 14 eine leichtere Kopplung auf den carry-out-Anschluß ermög­ licht.

In Fig. 1 sind zwei Beispiele gezeigt, die die Operationsweise des Addierers gemäß Fig. 1 und des genaueren Schaltbilds des Addierers gemäß den Fig. 5A und 5B erläutern. In der in Fig. 1 dargestellten Tabelle sind Ausbreitungs- und Erzeu­ gungssignalpegel (P und G) für die Blöcke 10-17 für zwei Bei­ spiele gezeigt. Beim Beispiel 1 hat Block 10 ein Ausbreitungs­ signal gleich 0 und ein Erzeugungssignal gleich 1; Block 11 hat ein Ausbreitungssignal gleich 1 und Erzeugungssignal gleich 0. Bei diesem Beispiel wird ein carry-in-Signal auf der Leitung 20 nicht durch Block 10 übertragen; jedoch erzeugt Block 10 ein Übertragssignal. Dieses Übertragssignal wird auf den Abschnitt 27 der Hauptparallelübertragsleitung gekoppelt. Beide Blöcke 11 und 12 erzeugen Ausbreitungssignale, und daher ist Transistor 28 leitend, und das Übertragssignal wird durch den Transistor 28 zu Block 13 übertragen. Blöcke 13 und 14 erzeugen beide Ausbreitungssignale; der Transistor 30 ist leitend, und das Übertragssignal wird zum Block 15 übertragen. Block 15 erzeugt ein Ausbreitungssignal; Block 16 nicht. Daher ist Transistor 32 nicht leitend. Das Übertragssignal wird durch die interne Übertragsleitung des Blocks 15 übertragen, da der Transistor 33 leitend ist. Dieser Transistor wird von dem Ausbreitungssignal des Blocks 15 gesteuert. Die Übertra­ gung des Übertrags endet am Block 16. Als wichtig sollte be­ achtet werden, daß das carry-in-Signal durch die Transistoren 28, 30 und 33 übertragen wurde. Wie aus den genaueren Schalt­ bildern zu erkennen ist, sind die zuletzt genannten Transisto­ ren die einzigen Transistoren in der Übertragskette, durch welche das Übertragssignal durchläuft, und daher wird die Ausbreitungszeit von drei Durchlaßgateverzögerungen für den 32-Bit-Addierer bestimmt. Dies ist eine wesentliche Verbesse­ rung gegenüber bekannten Addiererausführungen. (Bei der Erfin­ dung ergeben sich fünf Durchlaßgateverzögerungen in einem 64-Bit-Addierer, sechs Durchlaßgateverzögerungen in einem 80-Bit-Addierer usw.)

Bei dem zweiten Beispiel in Fig. 1 überträgt Block 10 den Übertrag auf der Leitung 20 nicht, sondern erzeugt stattdessen einen Übertrag. Dieser Übertrag wird zum Block 11 übertragen; Transistor 28 ist jedoch nicht leitend. Unter diesen Bedingun­ gen für die Blöcke 13, 14, 15 und 16 sind die Transistoren 30 und 32 leitend. Ein Übertragsausgangssignal aus dem Block 12 breitet sich daher durch die Transistoren 30 und 32 zum Block 17 aus. (Wie weiter unten noch zu sehen sein wird, wählt die­ ser Übertragseingang vom Block 17 eine von zwei Gruppen von Summensignalen zur Erzeugung von Ausgangssummensignalen aus.) Bei diesem Beispiel ist zu beachten, daß erneut ein Übertrags­ signal nur drei Durchlaßgateverzögerungen wie die Transistoren 34, 30 und 32 hat. Dies ist tatsächlich die maximale Anzahl von Gateverzögerungen, die in der Übertragskette (bei einem 32-Bit-Addierer) auftreten können, bevor die Summenausgänge auftreten.

Überblick über 4-Bit-Scheiben-Block

Jeder Block, beispielsweise die Blöcke 10 bis 17, erhält vier Ausbreitungseingangssignale und vier Erzeugungseingangssigna­ le. Bei den in den Fig. 2A und 2B gezeigten Block sind diese als P 0, G 0, P 1, G 1, P 2, C 2, P 3 und G 3 gezeigt. Die Nume­ rierung in Fig. 2A ist besonders für Block 10 angepaßt; für den 32-Bit-Addierer gemäß den Fig. 5A und 5B sind die Num­ mern als P 0 bis P 31 und G 0 bis G 31 angegeben. (Die P 0-P 31- und G 0-G 31-Signale weichen von den Block- und Gruppenausbreitungs- und -erzeugungssignalbezeichnungen in den Fig. 5A und 5B für Takte und Gruppen ab. Dort bezeichnen beispielsweise PG 1 A und PG 1 B die Ausbreitungssignale für die beiden Blöcke 11 bzw. 12 der Gruppe 1; PG 1 bezeichnet das Ausbreitungssignal für Gruppe 1. "GG" bezeichnet das Cruppenerzeugungssignal in Fig. 2B. Die Pn und Gn Ausbreitungs- und Erzeugungssignale werden in üblicher Weise aus den Eingangssignalen des Addierers ge­ bildet; d.h. aus den Digitalsignalen, die von Addierer zu addieren sind. Die Gleichungen zur Entwicklung der Ausbrei­ tungs- und Erzeugungssignale sind in der US-PS 47 37 926, Spalte 2 als Gleichungen 1 und 2 angegeben. Die Block- und Gruppenausbreitungs- und -erzeugungssignale werden in einer durch Gleichungen 4 und 5 dieser Patentschrift definierten Weise erzeugt. Die Summensignale sind gewöhnliche Summensigna­ le, wie sie durch Gleichung 3 dieses Patents beschrieben sind.

Soweit im Stande der Technik Parallelübertragsanordnungen verwendet wurden, kamen auch Gruppen von Volladdierern zum Einsatz. Die Volladdierer sind kaskadegeschaltet, wobei alle Volladdierer im wesentlichen identisch ausgebildet sind. Sol­ che Volladdierer können bei einer in Fig. 1 gezeigten Gruppie­ rung verwendet werden, wobei jeder Block vier Volladdierer zusätzlich zu der Schaltung zur Erzeugung der Block- und Grup­ penausbreitungs- und -erzeugungssignale aufweist.

Bei den beschriebenen Ausführungsbeispiel werden in den vier Blockscheiben keine Volladdierer verwendet. Wie nachfolgend erläutert wird, werden stattdessen Zwischenübertragssignale von der Blockübertragsschaltung 61 in Fig. 2A erzeugt, und die Ausgänge dieser Schaltung werden zusammen mit einer anderen Logik zur Erzeugung der Summensignale benutzt. Das Gruppener­ zeugungssignal wird von der Gruppenerzeugungsschaltung 60 erzeugt. Das Blockausbreitungssignal wird vom Gatter 44 in Fig. 2B erzeugt, wobei ein Gruppenausbreitungssignal mit einer Block-externen Logik entwickelt wird.

Die Funktionsweise der 4-Bit-Scheibe der Fig. 2A und 2B läßt sich am leichtesten durch Prüfung eines einzelnen Aus­ gangssignals, beispielsweise S 3, begreifen. Dieses Ausgangssi­ gnal wird vom Multiplexer 58 geliefert. Der Multiplexer 58 wählt aus zwei Eingangssignalen aus, wobei ein Eingangssignal der S 3C-Ausgang für den Fall ist, daß der Block einen Übertrag erhält, und das andere Eingangssignal (S 3NC) den Fall be­ trifft, bei dem der Block keinen Übertrag erhält. Diese Ein­ gangssignale werden von den Multiplexern 52 bzw. 53 geliefert. Die Multiplexer 52 und 53 werden von dem P 3-Signal gesteuert. Multiplexer 53 erhält als Eingang das Zwischenübertragssignal und dessen Komplementärwert (C 3 und C 3NC). Die Multiplexer 52 und 53 liefern zusammen mit ihrem Steuersignal P 3 tatsächlich die Summe auf der Basis von A 3, B 3, C 3, wobei P 3 gleich der Summe von A 3 und B 3 ist (unter der Annahme, daß A 0-A 31 und B 0-B 31 die von Addierer zu summierenden Signale sind). Die Schaltung 61 löst die Gleichung C 3 = G 2 + P 2 G 1 + B 2 P 1 G 0 + P 2 P 1 P 0 C 0. In ähnlicher Weise werden C 2 und C 1 bestimmt. Da C 0 (der Eingabeübertrag zum Block) nicht notwendigerweise sofort be­ kannt ist, wird C 3 sowohl für den Übertrags- als auch für den Nicht-Übertragsfall berechnet. Es ist der Multiplexer 58, welcher zwischen diesen beiden Fällen auswählt.

Detailbeschreibung der 4-Bit-Scheibe (Block)

Die P 0-3 und G 0-3-Ausbreitungs- und -Erzeugungssignale werden, ausgenommen für P 0, mit der Block/Gruppen-Erzeugungsschaltung 60 gekoppelt. Diese Schaltung wird in Verbindung mit Fig. 3 genauer beschrieben. Die P 0, P 1, P 2, G 0, G 1 und G 2-Signale werden an die Übertragsschaltung 61 angekoppelt. Diese Schal­ tung wird in Verbindung mit Fig. 4 genauer beschrieben werden. Die Ausgangssignale dieser Schaltung 61 (Zwischenüberträge) dienen, wie gesagt, zur Erzeugung von Summensignalen.

Eine niedrigere Zeile von Multiplexern mit den Multiplexern 48, 49, 50, 51, 52 und 53 erhält als Eingangssignale die ech­ ten und komplementären Zwischenübertragssignale. Die Multiple­ xer werden, wie dargestellt, gesteuert; insbesondere werden die Multiplexer 48 und 49 vom P 1-Signal, die Multiplexer 50 und 51 vom P 2-Signal und die Multiplexer 52 und 53 vom P 3-Si­ gnal gesteuert. Diese Multiplexer wirken als Exklusiv-ODER/- NOR-Gatter, und daher können solche Gatter anstelle der Multi­ plexer verwendet werden. So können beispielsweise die Multi­ plexer 52 und 53 durch ein Exklusiv-ODER/NOR-Gatter ersetzt werden, das das P 3-Signal und C 3C-Signal erhält. Das Ausgangs­ signal des Gatters (und ein Komplementärwert) werden an den Multiplexer 58 angelegt.

Eine obere Zeile von Multiplexern, die Multiplexer 55, 56, 57 und 58, wählen zwischen zwei Gruppen von Summensignalen aus. Eine Gruppe dieser Signale sind die richtigen Summensignale, wenn es keine Übertragseingabe zum Block gibt, und die andere Gruppe stellt die richtigen Summensignale dar, wenn es eine Übertragseingabe gibt. Die Multiplexer 55, 56, 57 und 58 wer­ den vom carry-in-Signal an den Block und dessen Komplementär­ wert (d.h. CS und CS#) gesteuert. Tatsächlich steuert das Signal am carry-in-Anschluß jedes Blocks diese Multiplexer für den zugehörigen Block. Dies erhöht die Operationsgeschwindig­ keit, da es nicht notwendig ist, das Übertragssignal im Block zu übertragen (ripple) oder eine Übertragseingabe für jedes Bit im Block unter Verwendung eines Parallelübertrags zu er­ zeugen. Wenn beispielsweise kein carry-in-Signal vorhanden ist, so ist CS niedrig, und Multiplexer 56 wählt SINC. Das P 0-Signal und dessen Komplementärwert werden zum Multiplexer 55 übertragen, da es kein Zwischenübertragssignal für das "0"-Bit jedes Blocks gibt.

Zahlreiche Knotenpunkte in der Schaltung werden voraufgeladen und entladen. Diese Voraufladung und Entladung wird von dem Potential auf der Leitung 39 und dessen Komplementärwert auf der Leitung 40 gesteuert. Die Voraufladung/Entladung findet bekanntlich zu Beginn jedes "Addiervorgangs" statt.

Das Übertragseingabesignal wird an die Leitung 41 und außerdem an die obere Zeile von Multiplexern angelegt. Der carry-in-An­ schluß (Leitung 41) ist mit einem Transistor 42 gekoppelt. Der carry-out-Anschluß (Leitung 43) ist ebenfalls mit dem Transi­ stor 42 gekoppelt. Daher sind der carry-in-Anschluß und der carry-out-Anschluß über die Source- und Drain-Zonen eines n-Kanal-Transistors 42 verbunden. (Transistor 42 entspricht beispielsweise dem Transistor 36 in Fig. 1.) Es gibt daher nur eine einzige Durchlaßgateverzögerung für ein Übertragssignal zwischen dem carry-in- und dem carry-out-Anschluß jedes Blocks (entlang der internen Blockübertragsleitung).

Die Logikschaltung 37 der Fig. 1 enthält das NAND-Gatter 44 und das NOR-Gatter 45 in Fig. 2B. Das NAND-Gatter 44 erhält die P 0, P 1, P 2 und P 3-Signale und liefert an seinem Ausgang ein Ausbreitungssignal für den Block, gezeigt als PB#. Der Ausgang des Gatters 44 ist mit einem Eingangsanschluß des NOR-Gatters 45 gekoppelt. Der andere Anschluß von Gatter 45 erhält das Ausbreitungssignal aus den ersten Block in jeder Gruppe. (Dieser Anschluß ist beim ersten Block in jeder Gruppe mit Erde gekoppelt. Dies ist besser in Verbindung mit Fig. 5A und Fig. 5B zu erkennen. Man beachte beispielsweise den geer­ deten Anschluß PEXT des Blocks 11 in Fig. 5B.) Wenn beide Blöcke in der Gruppe wahre Ausbreitungssignale haben, so ist Transistor 42 gesperrt. Dies ergibt die Entkopplung des An­ schlusses 43 vom Anschluß 41. Zu beachten ist unter diesen Bedingungen, daß der Abschnitt der Hauptparallelübertragslei­ tung den Übertrag ausbreitet. Der Transistor 42 ist anderer­ seits leitend, wenn das Ausbreitungssignal für den zweiten Block in der Gruppe (und nicht der erste) ein wahres Ausbrei­ tungssignal ist.

Der Ausgang der Gruppenerzeugungsschaltung 60 "GG aus #" ist mit einem Eingangsanschluß des UND-Gatters 64 gekoppelt; die­ ser Anschluß ist außerdem mit dem positiven Potential über den p Kanal-Transistor 63 gekoppelt. Der andere Eingangsanschluß zum UND-Gatter 64 ist mit dem Anschluß 43 gekoppelt. Der Aus­ gang des UND-Gatters 64 ist mit einem Eingangsanschluß des NOR-Gatters 65 gekoppelt. Der andere Eingangsanschluß zu die­ sem NOR-Gatter erhält ein Voraufladungssignal über die Leitung 39. Der Ausgang des Gatters 65 ist mit der Gate-Elektrode des Transistors 63 und den Gates der Transistoren 71 und 72 gekop­ pelt. Der Transistor 70 dient zur Voraufladung des Ausgangsan­ schlusses 43.

Es sei zunächst angenommen, daß GG # niedrig ist, d.h. daß ein Erzeugungssignal ansteht. Der Ausgang von Gatter 64 ist dann auf niedrigem und der Ausgang des Gatters 65 auf hohem Poten­ tial. Das hohe Potential an den Gattern der p-Kanal-Transisto­ ren 63 und 71 verhindert, daß diese Transistoren leitend wer­ den. Dieses Potential macht jedoch den Transistor 72 leitend, der den Knotenpunkt 43 entlädt und dadurch die Bedingungen für eine Übertragsausgabe erfüllt.

Wenn der Ausgang der Schaltung 60 hoch ist, so ist der Ausgang des Gatters 65 auf einem niedrigen Potential, wodurch die Transistoren 63 und 71 leitend werden. Dadurch wird ein hohes Eingangspotential am Gate 64 gehalten und der Ausgangsanschluß auf einem positiven Potential über den Transistor 71 festge­ legt.

Es sei jedoch angenommen, daß unter diesen Bedingungen der Anschluß 43 durch einen Übertrag auf der Hauptparallelüber­ tragsleitung oder über den leitenden Transistor 42 (Leitung 41) und niedrigem CIN#, nach unten gezogen wird. Sobald dies stattfindet, sinkt das Potential auf der Leitung 66 und be­ wirkt, daß der Ausgang des Gatters 64 auf den niedrigen Zu­ stand umschaltet. Dies wiederum bewirkt, daß das Ausgangssi­ gnal von Gate 65 ansteigt, Transistor 72 durchschaltet und dadurch den Anschluß 43 rasch entlädt. Dies ergibt eine aktive Umspeicherung oder Parallelpufferung, wodurch die Übertrags­ ausbreitung beschleunigt wird.

Gruppenerzeugungsschaltung

Die Gruppenerzeugungsschaltung 60 der Fig. 2B liefert, wie oben erwähnt, das Gruppenerzeugungssignal zusätzlich zum Blockerzeugungssignal für jeden der Blöcke. Die Schaltung ist genauer in Fig. 3 gezeigt und enthält die n-Kanal-Transistoren 80, 81, 82 und 83, die zwischen der Drain-Zone des Transistors 75 und Erde in Reihe liegen. Die Gate-Elektroden dieser Tran­ sistoren erhalten G 0, P 1, P 2 bzw. P 3-Signale. Transistor 75 lädt die Leitung 64 auf. Transistoren 85 und 86 liegen in Reihe zwischen der Source-Zone des Transistors 79 und Erde.

Diese Transistoren erhalten P 2- und P 3-Signale an ihren Gate -Elektroden. Der Transistor 79 lädt den Knotenpunkt 87 auf. Transistor 78 liegt zwischen Leitung 84 und dem Knotenpunkt 87. Sein Gate erhält das G 1-Signal. Transistoren 77 und 88 liegen zwischen der Leitung 84 und Erde. Die Gate-Elektroden dieser n-Kanal-Transistoren erhalten die G 2- und P 3-Signale. Schließlich liegt Transistor 76 zwischen Leitung 84 und Erde. Das Gate dieses Transistors erhält das G 3-Signal.

Die durch diese Schaltung implementierte Logik ist ziemlich leicht verständlich. Wenn das G 3-Signal hoch ist, so ist die Leitung 84 auf niedrigem Potential, was bedeutet, daß die Bedingungen für das Blockerzeugungssignal gegeben sind. Wenn G 2 hoch ist und P 3 hoch ist, so sind in ähnlicher Weise die Bedingungen für das Blockerzeugungssignal erfüllt. Oder wenn das G 1-Signal hoch und die P 2- und P 3-Signale hoch sind, dann wiederum sind die Bedingungen für ein Erzeugungssignal er­ füllt. Wenn schließlich G 0 hoch und die nachfolgenden Ausbrei­ tungssignale hoch sind (P 1, P 2 und P 3) wird die "Erzeugung (generate)" aus dem am niedrigsten bewerteten Bit durch die 4 Bit-Scheibe übertragen, wodurch die Bedingungen für das Erzeugungssignal erfüllt sind.

Übertragsblock

Der Übertragsblock 61 der Fig. 2A ist im einzelnen in Fig. 4 gezeigt. Diese Schaltung erhält die P 0, P 1, P 2, G 0, G 1 und G 2-Signale und erzeugt aus diesen Signalen die Zwischenüber­ tragssignale C 2 und C 3 sowohl für den Fall des carry-in als auch ohne carry-in.

Die durch Fig. 4 implementierte Logik ist ziemlich klar. Zu­ erst werden die Knotenpunkte 116, 117, 118 und 119 betrachtet.

Diese Knoten werden durch die p-Kanal-Transistoren 104, 102, 114 und 113 voraufgeladen. Der Knotenpunkt 117 ist mit Erde verbunden, wenn die P 0 und P 1-Signale über Transistoren 91 und 93 hoch sind. In ähnlicher Weise ist der Knotenpunkt 116 mit Erde verbunden, wenn die G 0 und P 1-Signale über die Transisto­ ren 96 und 97 hoch sind. Der Knotenpunkt 116, der entladen wird, wenn das G 1-Signal hoch ist, ist durch Transistor 107 mit den Knotenpunkt 119 gekoppelt, und in ähnlicher Weise ist der Knotenpunkt 117 mit dem Knotenpunkt 118 über den Transi­ stor 108 gekoppelt. Diese Transistoren sind leitend, wenn das P 2-Signal hoch ist. Das C 3NC-Signal ist der Komplementärwert des an dem Knoten 119 bleibenden Potentials, da der Inverter 117 dieses Ausgangssignal erzeugt. Der Transistor 116 dient zum sicherstellen, daß Knoten 119 geladen bleibt, wenn er nicht entladen worden ist. Das C 3C-Signal wird vom NAND-Gatter 110 erzeugt. Dieses Gatter erhält Eingangssignale von den Knoten 118 und 119. Die C 2NC- und C 2C-Signale werden in ähnli­ cher Weise von dem Inverter 105 und den NAND-Gatter 100 er­ zeugt, wobei der Transistor 106 zur Erhaltung des Potentials am Knotenpunkt 116 dient. Transistoren 101 und 109 dienen zur Erhaltung des Potentials an den Knoten 118 und 117.

Zu beachten ist, daß die Zwischenübertragssignale im wesentli­ chen gleichzeitig von der Schaltung erzeugt werden, d.h. sie hängen nicht vom Durchlauf eines Übertrags ab. Dies ermöglicht es, daß die Summen schneller erzeugt werden können, sobald das carry-in-Signal für den Block auftritt. Ungleich anderen Schaltungen werden zwei Pegel von carry-in-abhängigen Gruppen von Signalen berechnet.

Das bevorzugte Ausführungsbeispiel des Addierers (32-Bit-Addierer)

Das bevorzugte Ausführungsbeispiel des Addierers ist in den Fig. 5A und 5B gezeigt. Blöcke 10, 11, 12, 13, 14, 15, 16 und 17 sind in einer allgemeinen Serienanordnung gezeigt, wobei ein carry-out-Anschluß eines Blocks mit dem carry-in-An­ schluß des nächsten Blocks verbunden ist. Block 10 (Gruppe 0) liefert ein carry-out-Signal auf die Leitung 27, die mit dem Block 11 verbunden ist. Block 10 liefert die Summensignale 0-3 und erhält als Eingangssignale P 0- P 3 und G 0- G 3. Das carry-in -Signal auf der Leitung 20 liefert das CSO-Signal und sein Komplement wird zur Steuerung der oberen Reihe von Multiple­ xern der Fig. 2A verwendet. Das carry-out-Signal wird an den carry-in-Anschluß von Block 11 über zwei Inverter angelegt, von denen einer die Transistoren 120 und 121 enthält.

Die Blöcke 11 und 12 enthalten die nächste Gruppe im Addierer. Der Abschnitt 27 der Übertragsleitung ist gemäß Darstellung mit einer Zone des Transistors 28 verbunden, dessen andere Zone mit dem Abschnitt 29 dieser Leitung gekoppelt ist. Der Übertragseingang zum Block 13 ist über zwei Inverter, von denen einer die Transistoren 121 und 122 enthält, gekoppelt. Erneut liefert der carry-out aus dem Block 12 das CS 3-Signal und dessen Komplement zur Steuerung der Multiplexer, welche die Summensignalen bilden.

Die Gruppenlogik zur Steuerung des Transistors 28 enthält das NOR-Gatter 124. Dieses Gatter erhält als Eingangssignal die Blockausbreitungssignale PG 1A# und PG 1B#. Der Ausgang dieses Gatters liefert das Gruppenausbreitungssignal PG 1, welches bestimmt, ob der Transistor 28 leitend ist oder nicht und ob das Übertragssignal entlang dieses Abschnitts der Hauptparal­ lelübertragsleitung übertragen werden soll.

Die nächste Gruppe mit den Blöcken 13 und 14 ist in ähnlicher Weise geschaltet und weist wiederum eine Gruppenlogik auf, die das PG 2-Signal an den Steuertransistor 30 anlegt. Die folgende Gruppe weist die Blöcke 15 und 16 auf und enthält die Gruppen­ logik zur Erzeugung des PG 3-Signals, welches den Transistor 32 steuert. Der Übertragsausgang von dieser Gruppe ist durch einen Einzelinverter zum abschließenden Gruppen/Block 17 ver­ bunden.

Die Funktion des Addierers der Fig. 5A und 5B wurde anhand Fig. 1 beschrieben. Wie gesagt, beträgt die maximale Anzahl von Durchlaßgateverzögerungen 3 (drei) in der Übertragskette für den 32-Bit-Addierer. Dieser beschriebene Addierer arbeitet aufgrund seiner minimalen Anzahl von Gateverzögerungen um 50 bis 100% schneller als der Vorgängeraddierer im Intel 386-Mi­ kroprozessor.

Claims (11)

1. Schaltung zur Erzeugung von n-Ausgangssummensignalen in einem Halbleiteraddierer mit Parallelübertragung, der in eine Vielzahl von Blöcken (10 . . . 17) unterteilt ist, wobei jeder der Blöcke ein carry-in-Signal erhält und ein carry-out-Signal erzeugt, gekennzeichnet durch
eine erste Schaltung zur Aufnahme von P 0, P 1 . . . Pn Aus­ breitungssignalen und G 0, G 1 . . . Gn Erzeugungssignalen;
eine mit der ersten Schaltung gekoppelte zweite Schaltung (61) zur Erzeugung von zwei Gruppen von Übertragssignalen für wenigstens Cn und C(n-1) aus wenigstens einigen der Ausbrei­ tungs- und Erzeugungssignalen unabhängig vom carry-in-Signal, wobei eine der Gruppen der Übertragssignale gültig ist, wenn das carry-in-Signal in einem ersten Zustand ist, und die ande­ re Gruppe der Übertragssignale gültig ist, wenn das carry-in -Signal in einem zweiten Zustand ist;
eine mit der zweiten Schaltung (61) gekoppelte dritte Schaltung (50 . . . 53) zur Erzeugung von zwei Gruppen von Sum­ mensignalen für wenigstens Sn und S(n-1) aus wenigstens den Cn und C(n-1)-Übertragssignalen, wobei eine der Gruppen von Sum­ mensignalen gültig ist, wenn das carry-in-Signal im ersten Zustand ist, und die andere der Gruppen von Summensignalen gültig ist, wenn das carry-in-Signal in dem zweiten Zustand ist; und
eine mit der dritten Schaltung gekoppelte vierte Schal­ tung (57, 58) zur Auswahl unter den beiden Gruppen von Summen­ signalen für die vierte Schaltung, die das carry-in-Signal erhält.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeich­ net, daß die vierte Schaltung von dem carry-in-Signal gesteu­ erte Multiplexer (57, 58) enthält.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß die dritte Schaltung ein Exklusiv-ODER-Gat­ ter (48 . . . 53) enthält.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die dritte Schaltung zwei Multi­ plexer (52, 53) enthält, die von Pn gesteuert sind.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Übertragssignale von der zwei­ ten Schaltung (61) gleichzeitig erzeugt werden.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die vierte Schaltung einen Multi­ plexer aufweist, der zwischen G 0 und dessen Komplementärwert auswählt.

7. Schaltungsanordnung zur Erzeugung wenigstens einiger von n-Ausgangssummensignalen in einem Halbleiteraddierer mit Pa­ rallelübertrag, der in mehrere Blöcke (10 . . . 17) unterteilt ist, wobei jeder der Blöcke ein carry-in-Signal aufnimmt und ein carry-out-Signal abgibt, gekennzeichnet durch:
eine Vielzahl von Logikgattern zur Erzeugung von zwei Gruppen von Übertragssignalen für Cn, C(n-1) und C(n-2) aus wenigstens einigen der Ausbreitungssignale P 0, P 1 . . . Pn und Erzeugungssignalen G 0, G 1 . . . Gn, wobei eine der Gruppen von Übertragssignalen wahr ist, wenn das carry-in-Signal in einem ersten Zustand ist und die andere der Gruppen von Übertragssi­ gnalen wahr ist, wenn das carry-in-Signal in einem zweiten Zustand ist; und
eine mit dem Logikgatter gekoppelte Schaltung zur Erzeu­ gung wenigstens der Summensignale Sn, S(n-1) und S(n-2) auf der Basis des Zustandes des carry-in-Signals und der Gruppen von Übertragssignalen.

8. Schaltung nach Anspruch 7 dadurch gekennzeichnet, daß die Vielzahl von Logikgattern zur Erzeugung der Übertragssi­ gnale für Cn und C(n-1) aufweist: vier Gatterabschnitte, von denen die ersten und zweiten Abschnitte über einen ersten Durchlaßtransistor, die zweiten und dritten Abschnitte über einen zweiten Durchlaßtransistor gekoppelt sind, daß die er­ sten und zweiten Transistoren von dem P 2-Signal steuerbar sind, daß Auflademittel zur Voraufladung der vier Abschnitte vorgesehen sind, daß der erste Abschnitt durch das G 1 oder die P 1 und G 0-Signale entladbar ist, daß der zweite Abschnitt durch das G 2-Signal entladbar ist, daß der dritte Abschnitt durch die P 0 und P 1-Signale entladbar ist, daß der erste Ab­ schnitt den ersten Zustand des C(n-1)-Signals hervorruft, daß die ersten und dritten Abschnitte den zweiten Zustand des C(n-1)-Signals bestimmen, daß der dritte Abschnitt den ersten Zustand des Cn-Signals bestimmt und daß die zweiten und vier­ ten Abschnitte den zweiten Zustand des Cn-Signals bestimmen.

9. Schaltungsanordnung nach Anspruch 7 oder 8, dadurch ge­ kennzeichnet, daß die Logikgatter gleichzeitig die Übertrags­ signale Cn, C(n-1) und C(n-2) liefern.

10. Schaltungsanordnung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß die Schaltung zwei Gruppen von Multiplexern aufweist, von denen eine erste durch die Pn, P(n-1) und P(n-2)-Signale und die zweite von dem carry-in-Si­ gnal gesteuert ist.

11. Verfahren zum Berechnen digitaler Summen in einem Paral­ leladdierer, der n-Ausgangssummen entwickelt und in mehrere Blöcke unterteilt ist, von denen jeder ein carry-in-Signal erhält und ein carry-out-Signal liefert, dadurch gekennzeichnet,
daß zwei Gruppen von Übertragssignalen für wenigstens Cn und C(n-1) abgeleitet werden, wobei eine der Gruppen von Über­ tragssignalen gültig ist, wenn das carry-in-Signal in einem ersten Zustand ist, und die andere Gruppe von Übertragssigna­ len Gültigkeit hat, wenn das carry-in-Signal in einem zweiten Zustand ist;
daß zwei Gruppen von Summensignalen aus den beiden Grup­ pen von Übertragssignalen abgeleitet werden, wobei eine Gruppe der Summensignale gültig ist, wenn das carry-in-Signal in dem ersten Zustand ist, und die andere Gruppe von Summensignalen gültig ist, wenn das carry-in-Signal in dem zweiten Zustand ist, und
daß zwischen den beiden Gruppen von Summensignalen eine Auswahl als Funktion des Zustands des carry-in-Signals getrof­ fen wird.