DE68922692T2 - Matrixverbindungssystem. - Google Patents

Description

SACHGIBIET DER ERFINDUNG
• Die vorliegende Erfindung bezieht sich auf Layout-Schemata integrierter Schaltungen. Genauer gesagt bezieht sich die vorliegende Erfindung auf Verbindungsschemata für integrierte Schaltungen.
HINTERGRUND DER ERFINDUNG
• Es in in der Elektronik wohlbekannt, daß die Geschwindigkeit, mit dem sich ein Signal entlang eines Leiters ausbreitet, von der Kapazität des Leiters und des damit verbundenen Elementes, sowie dem Widerstand des Leiters abhängt.
• Bei großen, matrixförmig aufgebauten integrierten Schaltungen, wie beispielsweise dynamischen RAMs (DRAMs), kann einen Leitung, wie beispielsweise die Pull-up-Leitung, die die Leseverstärker des DRAMs speist, mit einer großen Anzahl von Elementen, beispielsweise den Leseverstärkern, verbunden sein. Der Widerstand einer Leitung ist direkt proportional zur Länge der Leitung und umgekehrt proportional zur Querschnittsfläche der Leitung. In großen Matrizen müssen einige Leitungen notwendigerweise lang sein. Falls es erforderlich ist, daß hohe Geschwindigkeiten erreicht werden oder beträchtliche Ströme über diese Leitungen fließen, muß ein großer Querschnitt hergestellt werden (unter der Annahme einer durch Begrenzungen durch den Herstellungsprozeß gegebenen weitgehend festgelegten Dicke der Leitungen), wodurch wertvoller Platz auf der integrierten Schaltung belegt wird.
• Beispielsweise hat ein 1 Megabit-DRAM 2048 Leseverstärker, die in zwei Zeilen angeordnet sind. Ein gemeinsames Pullup-Signal erfordert, daß eine ungefähr 37 um breite Leitung aus Metall zu allen Zeilen von Leseverstärkern und entlang einer jeden Gruppe von Leseverstärkern läuft. Beim Entwurf integrierter Schaltungen, ist der Platz, der von diesen Leitungen eingenommen wird, sehr groß, und die Auslegung dieser Leitungen erzeugt eine beträchtliche Beeinträchtigung der Anordnung anderer Leitungen, die sonst vorteilhafter angeordnet werden könnten.
• Aus US-A-4,239,993 ist eine Speichermatrix bekannt, die die im Oberbegriff des Anspruchs 1 angeführten Merkmale enthält. Sie enthält wenigstens eine Gruppe von Einheiten (11), die in linearer Weise angeordnet sind, mehrere parallele elektrische Leiter (38b, 60), die senkrecht zu der linearen Anordnung der Gruppe von Einheiten angeordnet sind, wobei die Leiter ineinander verschachtelte Leitersätze (60) enthalten und jeder der Leiter in einem Satz an ein allen Leitern eines Satzes gemeinsames elektrisches Signal gelegt ist und mehrere Busleitungen (26), die parallel zu der linearen Anordnung der Einheiten angeordnet sind.
• Aus US-A-4,045,783 ist eine Speichermatrix bekannt, die Gruppen von Einheiten enthält, die in linearer Weise angeordnet sind. Beim Verbindungssystem dieser Matrix wurden parallele Leiter vorgesehen, wobei jeder Leiter verschiedenen Signale überträgt. Eine Bitdecodiereinrichtung stellt sicher, daß nur eine Verbindung zu jeder Busleitung der Matrix zur gleichen Zeit hergestellt werden kann.
ZUSAMMENPASSUNG DER ERFINDUNG
• Die gegenwärtige Erfindung verwendet, wie in Anspruch 1 ausgeführt, das gleichförmige Muster vieler Matrizen, indem ein Gitterschema in der Matrix geschaffen wird, um Verbindungen geringer Impedanz zwischen je zwei Punkten zu erreichen. Bei der beschriebenen Ausführungsform der gegenwärtigen Erfindung enthält ein DRAM eine Anzahl von Leitungen, die parallel zur Anordnung der Leseverstärker verlaufen. Für ein gegebenes Signal wird jede Leitung mit einer Busleitung verbunden, die parallel zur Anordnung der Leseverstärker verläuft. Auf diese Weise führt jede Leitung in der parallelen Matrix ein Teil des Stromes. Darüberhinaus kann in diesem Schema sichergestellt werden, daß sich eine beträchtliche Anzahl von senkrechten Leitern in der Nähe eines jeden Leseverstärkers befindet. Wegen des geringen Abstands der senkrechten Leiter brauchen die parallelen Busleitungen zu den Leseverstärkern nicht so breit zu sein wie die Leitungen bei den bisherigen Verfahren. Weil die senkrechten Gitterleitungen und die parallelen Busleitungen sehr viel kleiner sein können, als die Leitungen bei den bisherigen Verfahren, können sie in der Matrix kompakter angeordnet werden.
KURZE BESCEREIBUNG DER ZEICHNUNGEN
• Figur 1 ist ein Blockdiagramm, das das angenäherte Layout eines DRAMs mit zwei Matrizen zeigt, und
• Figur 2 ein detailliertes Layout, das ein Teil des Speichers aus Fig. 1 einschließlich des Verbindungsschemas, das eine Ausführungsform der gegenwärtigen Erfindung ist, zeigt.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
• Die beschriebenen Ausführungsformen der gegenwärtigen Erfindung werden in Zusammenhang mit einem DRAM-Speicher verwendet. Die gegenwärtige Erfindung ist nicht auf den Gebrauch im Zusammenhang mit einem DRAM-Speicher beschränkt, sondern kann auch vorteilhaft zusammen mit anderen Bauteilen verwendet werden, die gleichförmige oder teilweise ungleichförmige Matrizen aufweisen, wie beispielsweise programmierbare Logikschaltungen in Matrixform oder statische RAMs. Das Beispiel eines DRAM-Speichers soll nur als Muster dienen. In der Beschreibung der bevorzugten Ausführungsform ist Figur 1 ein Blockdiagramm, in dem das Layout eines DRAM-Speichers einschließlich einer Ausführungsform der gegenwärtigen Erfindung gezeigt ist. Figur 2 ist ein detaillierteres Diagramm, das die spezifischen Gesichtspunkte der in Figur 1 beschriebenen Ausführungsform zeigt.
• Die Matrix 10 in Figur 1 ist eine DRAM-Speichermatrix, wobei die Matrizen 12 und 14 von Speicherzellen durch Adreßsignale ausgewählt werden, die auf dem Adreßbus 16 geliefert werden und die von den Decodierern 18 und 20 decodiert werden. Die ausgewählten Speicherzellen übertragen auf den Busleitungen 22, 24, 26 und 28 mehrere Datenbits zu den Zeilen von Leseverstärkern 30, 32, 34 beziehungsweise 36. Die zu den Leseverstärkern übertragenen Datenbits werden teilweise von den Signalen des Y-Decodierers ausgewählt, die auf dem Bus 38 vom Y-Decodierungs-Logikerzeuger 40 geliefert werden. Die Daten, die von den Leseverstärkern in den Zeilen 30, 32, 34 und 36 der Leseverstärker erzeugt werden, werden auf dem Bus 42 weiteren Decodierschaltungen zur Verfügung gestellt.
• Die Leseverstärker in den Zeilen 30, 32, 34 und 36 von Leseverstärkern weisen eine phasensynchrone Taktgebung für genaue Arbeitsweise bei hohen Geschwindigkeiten auf. Ein Beispiel für diese Art von Verstärkern ist im US-Patent 4,748,349 von McAlexander III et al, herausgegeben am 31. Mai 1988 und im US-Patent 4,081,701 von White, Jr. et al, herausgegeben am 28. März 1987 gegeben. Beide Patente wurden auf den Erwerber der vorliegenden Anmeldung übertragen.
• Fig. 2 ist eine Schemazeichnung, die die Speichermatrizen 12 und 14, die Zeilen 30 und 36 von Leseverstärkern und die beiden im Zentrum vereinigten Zeilen 32 und 34 zeigt. Die Leseverstärker enthalten die Einheiten, die vom Verbindungssystem dieser Ausführungsform angesteuert werden. Die Signale des Y-Decodierers, die auf dem Bus 38 zur Verfügung gestellt werden, sind als Leitungen dargestellt, die senkrecht zur Anordnung der Zeilen der Leseverstärker verlaufen. Verflochten mit diesen Zeilen sind Signale, die eine positive Versorgungsspannung (VDD), eine negative Versorgungsspannung (VSS), ein erstes phasensynchrones Taktsignal φ&sub1; und ein zweites phasensynchrones Taktsignal φ&sub2; zur Verfügung stellen. In einer Speichermatrix, wie der Speichermatrix 10 (Figur 1), steht zwischen den Leitungen des Y- Decodierers viel Platz für die Mehrfachleitungen 44, 46, 48 und 50 zur Verfügung. Im Diagramm in Fig. 2 sind nur zwei Leitungen mit jeder der Mehrfachleitungen 44 bis 48 verbunden dargestellt. Bei einer tatsächlichen Ausführungsform wären viel mehr Leitungen über die gesamte Breite der Speichermatrix angeordnet. Die gegenwärtige Erfindung sieht daher anstelle von einer 37 um breiten Leitung, die entlang der Gruppen von Leseverstärkern läuft, 12 Leitungen mit einer Breite von jeweils 3 um vor, die demzufolge im wesentlichen dieselbe Querschnittsfläche und daher denselben geringen Widerstand wie eine 37 um breite Busleitung aufweisen. Die Busleitungen 52-1 bis 52-4, 54-1 bis 54-4 und 56-1 bis 56-4 laufen entlang der Zeilen der Leseverstärker. Jede der parallelen Leitungen 44, die mit dem Anschluß VDD verbunden ist, ist mit den Busleitungen 52-1, 54-1 und 56-1 verbunden. In ähnlicher Weise sind alle parallelen Leitungen 46, die mit dem Anschluß VSS verbunden sind, mit den Busleitungen 52-2, 54-2 und 56-2 verbunden. Weiterhin sind alle parallelen Leitungen 48, die mit φ&sub1; verbunden sind, mit den Busleitungen 52-3, 54-3 und 56-3 verbunden. Und schließlich sind alle parallelen Leitungen 50, die mit φ&sub2; verbunden sind, mit den Busleitungen 52-4, 54-4 und 56-4 verbunden. Wegen der verstreuten Anordnung der parallelen Leitungen befindet sich eine beträchtliche Anzahl von Leitungen in unmittelbarer Nähe zu jedem gewählten Leseverstärker, wodurch ein kurzer Signalweg zu diesem Leseverstärker erreicht wird. Daher sind die Busleitungen 52, 54 und 56 ungefähr 4 um breit, im Gegensatz zu einer Breite von etwa 34 um bei den herkömmlichen Verfahren.
• Obwohl hier spezielle Ausführungsformen der gegenwärtigen Erfindung beschrieben sind, sollten sie nicht als den Schutzumfang der gegenwärtigen Erfindung einschränkend aufgefaßt werden. Die gegenwärtige Erfindung ist nur durch die beigelegten Ansprüche eingeschränkt.

Claims (7)

1. Matrix, enthaltend:

wenigstens eine Gruppe aus Einheiten (30, 32, 34, 36), die in linearer Weise angeordnet sind;

mehrere parallele elektrische Leiter (44, 46, 48, 50), die senkrecht zu der linearen Anordnung der Gruppe von Einheiten angeordnet sind, wobei die Leiter ineinander verschachtelte Leitersätze enthalten und jeder der Leiter in einem Satz an einem oder an beiden Enden an ein allen Leitern eines Satzes gemeinsames elektrisches Signal gelegt sind;

mehrere Busleitungen (52, 54, 56), die parallel zu der linearen Anordnung der Einheiten angeordnet sind,

dadurch gekennzeichnet, daß für jeden der Leitersätze wenigstens eine der Busleitungen vorgesehen ist und eine oder mehrere ausgewählte Leitungen der mehreren Busleitungen mit elektrischen Leitern in einen der Sätze verbunden sind.

2. Matrix nach Anspruch 1, bei welcher die Matrix eine Speichermatrix ist.

3. Matrix nach Anspruch 2, bei welcher die Speichermatrix eine dynamische Schreib-Lese-Speichermatrix ist.

4. Matrix nach Anspruch 2, bei welcher die Einheiten Leseverstärker sind.

5. Matrix nach einem der vorhergehenden Ansprüche, bei welcher die Leiter eines Satzes mit einem gemeinsamen Leiter verbunden sind, der das gemeinsame elektrische Signal führt, und bei welcher die Breite jedes Leiters der Gruppe kleiner als die Breite des gemeinsamen Leiters ist.

6. Matrix nach Anspruch 5, bei welcher die Breite der Busleitungen kleiner als die Breite des gemeinsamen Leiters ist.

7. Matrix nach Anspruch 6, bei welcher die Breite der Leiter des Satzes und der Busleitungen im wesentlichen die gleiche ist.