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Die Erfindung betrifft eine Halbleiterspeichervorrichtung,
die aus einem Halbleitersubstrat hergestellt ist.
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Die Speicherkapazität von Halbleiterspeichervorrichtungen
wurde entsprechend der Verbesserung der
Feinmusterausbildungstechnik im Halbleiterfeld deutlich erhöht. In einem
Halbleiterspeicher sind eine Vielzahl von Speicherzellen in
Matrixform aus Reihen und Spalten angeordnet, und eine
derartige Matrix aus Speicherzellen ist normalerweise in zwei
oder mehr Speicherfelder unterteilt. Jede der Reihen und
jede der Spalten werden durch Reihenadressignale bzw.
Speicheradressignale in der Matrix ausgewählt.
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Zusammen mit der Reduktion der Muster der
Schaltungselemente und dem Ansteigen der Speicherkapazität wurde die
Steuerung der entsprechenden Herstellungsschritte kritisch
und schwierig, und Abweichungen oder Fluktuationen bei den
entsprechenden Schaltungselementen wurden groß und nicht
vernachlässigbar. Beispielsweise ergibt sich für die selben
Schaltungselemente wie Speicherzellen eine Abweichung in
den Eigenschaften zwischen ihnen gemäß ihrer Anordnung,
selbst wenn sie auf dem selben Chip hergestellt sind.
Insbesondere sind Abweichungen der Eigenschaften der
Speicherzellen des selben Chips bestimmende Faktoren der
Speichervorrichtung. Insbesondere ist ein Auslesesignal aus einer
Speicherzelle normalerweise sehr klein und der Bereich des
in einer Speicherzelle gespeicherten Signals ist ebenfalls
klein, und aufgrund dessen müssen Abweichungen der
Eigenschaften der Speicherzellen innerhalb eines vorgegebenen
Bereichs liegen. Anderenfalls wird eins der Binärdaten, das
in einer bestimmten Speicherzelle gespeichert ist,
irrtümlich
als das andere Binärdatum ausgelesen oder verstärkt,
was zu einer Fehlfunktion führt. Aufgrund dessen ist es
wünschenswert, daß alle Speicherzellen, die auf dem selben
Chip integriert sind, die selben Eigenschaften ohne
Abweichungen zwischen ihnen aufweisen.
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Im allgemeinen wird angenommen, daß Vergleichsfehler
hinsichtlich der Größe oder Abmessungen der
Schaltungselemente, die auf dem selben Halbleiterchip ausgebildet sind,
für die selbe Art Schaltungselemente sehr klein sind,
unabhängig von ihren entsprechenden Anordnungen. Beispielsweise
können ein Feldeffekttransistor mit einer Kanallänge von
"k" und ein Feldeffekttransistor mit einer Kanallänge von
"nk" (n ist eine positive ganze Zahl) auf dem selben
Halbleiterchip mit Leichtigkeit akkurat ausgebildet werden. Der
Erfinder der vorliegenden Erfindung hat jedoch die Tatsache
herausgefunden, daß Speicherzellen an Umfangsbereichen des
Speicherzellenfeldes im allgemeinen schlechter als
Speicherzellen in innere Bereiche des Speicherzellenfeldes
hinsichtlich der elektrischen Eigenschaften sind.
Insbesondere ist jede Speicherzelle in einem inneren Bereich des
Speicherzellenfeldes notwendigerweise von anderen
Speicherzellen umgeben, und aufgrund dessen sind die Speicherzellen
in dem inneren Bereich des Speicherfeldes den selben
Prozeßbedingungen unterworfen. Dem gegenüber ist jede
Speicherzelle im Umfangsbereich des Speicherzellenfeldes
nicht von anderen Speicherzellen umgeben, sondern grenzt an
andere Bereiche wie Isolierbereiche oder andere Elemente.
Aufgrund dessen ist die Beeinflussung des Verfahrens für
Speicherzellen an Umfangsbereichen des Speicherfeldes nicht
gleichförmig über alle Speicherzellen an Umfangsbereichen
des Speicherzellenfeldes.
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Aufgrund dessen ist die Gleichförmigkeit der Ausbildung der
Speicherzellen am Umfangsbereich des Speicherzellenfeldes
geringer als bei Speicherzellen im inneren Bereich des
Speicherzellenfeldes, und die Speicherzellen am
Umfangsbereich des Feldes bestimmen die schlechtesten Eigenschaften
der Speicherzellen im Feld.
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Eine Speichervorrichtung gemäß dem Oberbegriff des
Anspruchs 1 ist aus EP-A-0 145 488 bekannt. Diese
Speicherzellenvorrichtung umfaßt eine Pseudozahlenleitung mit
Pseudozellen, die damit verbunden sind. Die Pseudozahlenleitung
wird zum Simulieren des Aufladevorganges von
Zahlenleitungen im Speicherzellenfeld zur Erzeugung eines
Ladesteuersignals verwendet.
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Es ist eine Aufgabe der Erfindung, eine
Halbleitervorrichtung mit verbesserten Eigenschaften für alle adressierbaren
Speicherzellen zu schaffen.
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Diese Aufgabe wird durch eine Halbleiterspeichervorrichtung
gelöst, die in Anspruch 1 definiert ist, die abhängigen
Ansprüche betreffen weitere Entwicklungen der Erfindung.
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Erfindungsgemäß ist jede Speicherzelle des Feldes von
anderen Speicherzellen oder Pseudozellen umgeben, und aufgrund
dessen wird Gleichförmigkeit bei der Herstellung für alle
Speicherzellen im Feld geschaffen. Zwar werden die
Pseudozellen nicht gleichförmig ausgebildet, sie werden jedoch
nicht als funktionelle Speicherzellen, auf die zugegriffen
wird, verwendet.
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Auf diese Weise werden erfindungsgemäß alle Speicherzellen,
auf die zugegriffen wird, gleichförmig ausgebildet und
besitzen zuverlässige Eigenschaften, und eine
Speichervorrichtung mit hoher Zuverlässigkeit kann erreicht werden.
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Fig. 1 ist ein schematisches Blockdiagramm einer
Halbleiterspeichervorrichtung gemäß einer bekannten
Technik,
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Fig. 2 ist ein schematisches Blockdiagramm einer
Halbleiterspeichervorrichtung gemäß einer bevorzugten
Ausführungsform der Erfindung,
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Fig. 3 ist ein schematisches Blockdiagramm einer weiteren
Ausführungsform der Erfindung,
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Fig. 4 ist ein schematisches Schaltungsdiagramm eines
Teils des Reihendekoders,
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Fig. 5 ist ein schematisches Schaltungsdiagramm einer
Testschaltung der Fig. 3, und
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Fig. 6 ist ein schematisches Schaltungsdiagramm eines
Testmodus-Detektorinvertors der Fig. 3.
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Bezugnehmend auf Fig. 1 wird eine Halbspeichervorrichtung
gemäß einer bekannten Technik erläutert.
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Zwei Speicherzellenfelder 1L und 1R sind auf beiden Seiten
eines Reihendekoders (X DEC) 2 vorgesehen, der eine
Vielzahl NOR-Tore aufweist, die wahre und komplementäre Signale
von Reihenadressignalen AR&sub0; bis ARn erhält, die von einem
Adressinverterblock 6 erzeugt werden. Der Ausgang jedes der
NOR-Tore NG ist mit einer Wortleitung, das heißt WL2L, im
linksseitigen Feld 1L und mit einer Wortleitung, das heißt
WL2R, im rechtsseitigen Feld verbunden. Eine Vielzahl
Zahlenleitungen DL sind sowohl im Feld 1L als auch im Feld 1R
angeordnet, und eine Vielzahl Speicherzellen MC sind an den
entsprechenden Schnittpunkten der Wortleitungen und der
Zahlenleitungen angeordnet. In diesem Fall umfaßt jede
Speicherzelle ein Feldeffekttransistor mit einem Floating
Gate und einem Steuergate, das mit einer der Wortleitungen
verbunden ist, wobei ein Drain mit einer der
Zahlenleitungen und ein Source mit einer Massepotentialquelle verbunden
sind. Ein Spaltendekoder (Y DEC) 4 erhält wahre und
komplementäre Signale der Spaltenadressignale AC&sub0; bis ACn, die
durch einen Adressinverterblock 6 erzeugt werden, um
Spaltendekodersignale Yl bis Yj zu erzeugen.
Spaltenauswahlschaltungen 3L und 3R umfassen eine Vielzahl Transfertore
Qs, die zwischen die Zahlenleitungen und die Eingänge von
Ausgangsverstärkern B1 und B2 geschaltet sind, die in einem
peripheren Schaltungsblock 5 angeordnet sind, der ferner
eine Steuerschaltung 10 umfaßt, die ein Steuersignal CE zur
Freigabe der Ausgangsverstärker B1 und B2 und andere
Steuersignale (nicht dargestellt) zur Steuerung der
entsprechenden Teile in bekannter Weise umfaßt.
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In der Speichervorrichtung der Fig. 1 sind alle
Speicherzellen in beiden Feldern wesentliche Speicherbits, die eine
Gesamtspeicherkapazität der Speichervorrichtung von
beispielsweise 64 KBit liefern, und sie sind entsprechend den
Reihen- und Spaltenadressignalen auswählbar.
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Auf diese Weise, in den Feldern 1L und 1R, werden alle
Speicherzellen einschließlich der entlang des Umfangs der
Felder 1L und 1R verwendet, um Daten zu speichern, und die
Speicherzellen entlang der Umfänge der Felder 1L und 1R
sind verglichen mit den Speicherzellen in inneren Bereichen
der Felder 1L und 1R schlechter. Aufgrund dessen wird der
Ertrag der Speichervorrichtungen aufgrund der
Speicherzellen in den Umfangsbereichen vermindert.
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Bezugnehmend auf Fig. 2 wird eine
Speicherzellenvorrichtung gemäß einer Ausführungsform der Erfindung erläutert.
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In Fig. 2 sind derartige Bereiche, die denen der Fig. 1
entsprechen, mit den selben Bezugsziffern wie in Fig. 1
versehen. Jedes der Speicherzellenfelder 1L und 1R besitzt
eine Vielzahl Speicherzellen, die in m Reihen und J Spalten
angeordnet sind, wie
es in Fig. 1 der Fall ist.
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Erfindungsgemäß sind eine Vielzahl Pseudozellen entlang
aller vier Umfangsbereiche des Feldes 1L und aller vier
Umfangsbereiche des Feldes 1R angeordnet, wie es durch die
Bezugszeichen 11L und 11R angegeben ist. Jede Pseudozelle
hat die selbe Struktur wie die Speicherzelle MC und ist
nicht mit der Wortleitung und der Zahlenleitung verbunden.
In dieser Ausführungsform sind die Pseudozellen DC in zwei
Reihen oder zwei Spalten angeordnet, und zwei Pseudozellen
sind in der Breite des Pseudozellbereichs 11L und 11R
vorgesehen.
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Keine der Pseudozellen DC wird durch den Reihendekoder 2
und den Spaltendekoder 4 ausgewählt, und die Pseudozellen
DC haben zum Datenspeichern keine Funktion.
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Gemäß der vorliegenden Ausführungsform werden die
Speicherzellen MC zusammen mit den Pseudozellen DC an den Umfängen
der Speicherzellen in jedem Feld 1L und 1R ausgebildet, und
somit ist im Ganzen bei den Anordnungen der Speicherzellen
und Pseudozellen keine der Speicherzellen an
Umfangsbereichen angeordnet.
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Dementsprechend ist jede Speicherzelle von anderen
Speicherzellen oder Pseudozellen, die die selbe Struktur
wie die Speicherzellen aufweisen, umgeben, und aufgrund
dessen werden alle Speicherzellen mit der gleichen
gewünschten Gleichförmigkeit hinsichtlich der Eigenschaften
ausgebildet. Abweichungen oder Fluktuationen der
Eigenschaften der Anordnungen 11L und 11R werden durch die
Pseudozellen aufgenommen. Durch Vorsehen der Pseudozellen
entlang aller Umfänge der Speicherfelder werden auf diese
Weise alle Speicherzellen der Speicherfelder mit den selben
gewünschten Eigenschaften ausgebildet.
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Bezugnehmend auf die Fig. 3 bis 6 wird eine
Halbleitervorrichtung gemäß einer weiteren bevorzugten
Ausführungsform erläutert.
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In dieser Ausführungsform sind 64 Zahlenleitungen in jedem
Speicherfeld 1L und 1R ausgebildet. Die Zahlenleitungen
sind in vier Zahlengruppen D1 bis D4 in Feld 1L und vier
Zahlengruppen D5 bis D8 im Feld 1R unterteilt. Jede der
Zahlengruppen umfaßt 16 Zahlenleitungen.
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Die Zahlenleitungen der Gruppen D1 bis D4 im Feld 1L sind
jeweils mit Spaltenauswahleinheiten CS1 bis CS4 in der
Spaltenauswahlschaltung 3L' verbunden. Die Zahlenleitungen
der Zahlengruppen D5 bis D8 sind mit
Spaltenauswahleinheiten CS5 bis CS8 in der Spaltenauswahlschaltung 3R'
verbunden. Jede der Spaltenauswahleinheiten CS1 bis CS8 umfaßt 16
Transfertore Qs, die zwischen die Zahlenleitungen und die
Eingänge von acht Ausgangsverstärkern B1 bis B8 geschaltet
sind, wie es dargestellt ist.
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Die 16 Transfertore in den entsprechenden
Spaltenauswahleinheiten werden durch Spaltendekodersignale Y&sub1; bis Y&sub1;&sub6;
ausgewählt, die durch einen Spaltendekoder (Y DEC) 4 gemäß
den wahren und komplementären Signalen (AC'&sub0;, &sub0; bis AC'&sub3;,
&sub3;) der Spaltenadressignale AC&sub0; bis AC&sub3; durch den
Adressinvertorblock 6' erzeugt werden. Die acht
Ausgangsverstärker B1 bis B8 erzeugen Lesesignale für Ausgangsanschlüsse
in Abhängigkeit von einem aktiven (hohen) Pegel eines
Steuersignals CE, das durch die Steuerschaltung erzeugt wird,
wenn ein Chipfreigabesignal CE auf niedrigem Pegel ist.
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In dieser Ausführungsform sind vier Reihen Pseudozellen DC
entlang dem oberen und unteren Umfang der Felder 1L und 1R
und 4 Spalten Pseudozellen entlang der linken Seite und
rechten Seite des Umfangs der Felder 1L und 1R, wie durch
die Bezugsziffern 11L' und 11R' angegeben ist, angeordnet.
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Die Anordnung der Pseudozellen entlang des unteren Umfangs
des Feldes 1L ist mit vier Pseudowortleitungen DW1L bis
DW4L und den Zahlenleitungen des Feldes 1L verbunden. In
gleicher Weise sind die Pseudozellen, die entlang des
unteren Umfangs des Feldes 1R angeordnet sind, mit vier
Pseudowortleitungen DW1R bis DW4R und den Zahlenleitungen des
Feldes 1R verbunden.
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Die Pseudowortleitungen DW1L bis DW4L in der Anordnung 11L'
und die Pseudowortleitungen DW1R bis DW4R werden durch eine
Testschaltung (TU) 12 ausgewählt.
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Die detaillierte Struktur der Testschaltung 12 ist in Fig.
5 dargestellt. Die Testschaltung 12 umfaßt einen Inverter
23, der ein Testfreigabesignal erhält, und
Sourcefolgertransistoren QD, die zwischen die einzelnen
Pseudowortleitungen und Auswahltreibersignale Φa, Φb, Φc und Φd
geschaltet sind. Die Auswahltreibersignale werden durch Dekodieren
der unteren zwei Bits der Reihenadressignale AR&sub0; und AR&sub1;
erzeugt, und eins der Signale Φa bis Φd nimmt einen hohen
Pegel an, wobei die verbleibenden drei Signale auf
niedrigem Pegel sind. Wenn beispielsweise auf niedrigem Pegel
und Φa auf hohem Pegel sind, werden die Pseudoleitungen
DW1L und DW1R ausgewählt.
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Das Testfreigabesignal wird durch einen
Testmodus-Detektorinverter 21 erzeugt, der einen mit ARn verbundenen
Eingang aufweist. Der Inverter 21 hat einen hohen Wert für die
Schwellspannung, d. h. 15 V, der größer ist als eine
Versorgungsspannung Vcc, d. h. 5 V, und erzeugt einen niedrigen
Pegel für nur dann, wenn die Spannung von ARn größer ist
als der oben genannte hohe Wert der Schwellspannung und
erzeugt sonst einen hohen Pegel von . Ein Inverter 22 hat
einen normalen Bereich für die Schwellwertspannung, d. h.
2,5 V, und erzeugt ein Steuersignal TE als invertiertes
Signal .
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Ein Beispiel für den Inverter 21 ist in Fig. 6
dargestellt. Eine Vielzahl von Dioden-verbundenen
Feldeffekttransistoren QD1 bis QDn sind in Reihe zwischen das Gate eines
Treibertransistors Q&sub1;&sub0; und ARn geschaltet, um einen
vorgegebenen hohen Wert der Schwellspannung zu erhalten.
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Der Reihendekoder 2' wählt eine der Wortleitungen WL1L bis
WLmL im Feld 1L und eine der Wortleitungen WL1R bis WLmR im
Feld 1R entsprechend den Reihenadressignalen AR&sub0; bis ARn
aus und umfaßt eine Vielzahl von Dekodiereinheiten
(XU1 . . . ), von denen jede mit aufeinanderfolgenden vier
Wortleitungen im Feld 1L und aufeinanderfolgenden vier
Wortleitungen im Feld 1R verbunden ist.
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Eine der Dekodereinheiten XU1 ist in Fig. 4 dargestellt.
Die Dekodereinheit XU1 umfaßt ein NOR-Tor NG', das das
Steuersignal TE und wahre oder komplementäre
Reihenadresssignale von AR&sub2; bis ARn erhält. Wenn TE und alle
angegebenen Adressignale auf niedrigem Pegel sind, ist das
Ausgangssignal des Tores NG' auf hohem Pegel, so daß eins von
Φa bis Φd mit hohem Pegel den Pseudowortleitungen, d. h.
WS1L und WL1R, übertragen wird.
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Wenn das Signal ARn innerhalb des normalen Signalbereiches
(zum Beispiel 0-5 V) liegt, ist das Signal TE auf niedrigem
Pegel und der Reihendetektor 2' wählt eine der
Wortleitungen WL1L bis WLmL und eine der Wortleitungen WL1R bis WLmR
aus und der Spaltendekoder wählt eine der Dekodiersignale
Y1 bis Y16 aus. Auf diese Weise werden Vier-Bit-Daten durch
die Schaltung 3L' ausgewählt und an die Ausgangsausschlüsse
O&sub1; bis O&sub4; über Verstärker B1 bis B4 ausgegeben, und in
gleicher Weise werden Vier-Bit-Daten durch die Schaltung
3R' ausgewählt und an die Ausgangsanschlüsse O&sub5; bis O&sub8; über
die Verstärker B5 bis B8 ausgegeben. In diesem Fall wird
auf die Speicherzellen in den Feldern 1L und 1R zugegriffen
und auf die Pseudozellen wird nicht zugegriffen. Es ist
ferner offensichtlich, daß die Speicherzellen im Feld 1L
und im Feld 1R hervorragende und gleichförmige
Eigenschaften verglichen mit den Pseudozellen aufweisen.
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In einem Testmodus wird der Pegel von ARn auf 15 V oder
mehr gebracht, und der Inverter 21 erzeugt den niedrigen
Pegel von , so daß die Testschaltung 12 eine der
Pseudowortleitungen in der Anordnung 11L' und eine der
Pseudowortleitungen in der Anordnung 11R' auswählt. Aufgrund
dessen erzeugen die 16 Pseudozellen, die mit der
ausgewählten Pseudowortleitung in der Anordnung 11L' verbunden sind,
Lesesignale für die Zahlenleitungen im Feld 1L, und 16
Pseudozellen, die mit den Pseudowortleitungen in der
Anordnung 11R' verbunden sind, erzeugen Lesesignale für die
Zahlenleitungen im Feld 1R.
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Anschließend werden vier Lesesignale an O&sub1; bis O&sub4; über die
Auswahlschaltung 3L' und die Verstärker B1 bis B4
hinsichtlich der Anordnung 11L' und vier Lesesignale an die
Ausgangsanschlüsse 05 bis 08 über die Auswahlschaltung 3R' und
die Verstärker B5 bis B8 für die Anordnung 11R' ausgegeben.
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Es besteht die Tendenz, daß die Pseudozellen schlechtere
elektrische Eigenschaften als die Speicherzellen aufweisen.
Aufgrund dessen kann im Testmodus die schlechteste
Zugriffszeit für die Speicherzellen in den Anordnungen 1L und
1R durch Messung der Zugriffszeit für die Pseudozelle von
der Aktivierung der Testschaltung bis zum Auftauchen von
Daten an den Ausgangsanschlüssen O&sub1; bis O&sub8; abgeschätzt
werden.
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Obwohl die Erfindung für den Fall eines programmierbaren
Nur-Lese-Speichers mit Floating-Gate erläutert wurde, ist
die Erfindung auch bei verschiedenen anderen
Halbleiterspeichervorrichtungen wie freien Zugriffsspeichern
verwendbar.