DE2760030C2 - Speicherschaltung - Google Patents

Speicherschaltung

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DE2760030C2 DE2760030A DE2760030A DE2760030C2 DE 2760030 C2 DE2760030 C2 DE 2760030C2 DE 2760030 A DE2760030 A DE 2760030A DE 2760030 A DE2760030 A DE 2760030A DE 2760030 C2 DE2760030 C2 DE 2760030C2
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Description

diagramms nach F i g. 1;
F i g. I zeigt ein Blockdiagramm der erfindungsgemäßen Speicherschaltung mit Ein-Transistor/Bit-Speicherzellen, die in einer 64 χ 64 Bit-Anordnung angeordnet sind, d. h. in einer quadratisrhen Anordnung aus 64 Zei-Ien und 64 Spalten. Die Speicherzellenanordnung ist in eine erste und eine zweite Gruppe 30,40 aufgeteilt, die jeweils 32 Zeilenleitungen, & h. Wortleitungen 17 bzw. 17' aufweist Außerdem sind 64 Differenzverstärker 12, d. h. Leseverstärker, mit jeweils zwei Eingängen vorgesehen, denen die Signale der Spaltenleitungen bzw. Bit-Leitungen 16 und 16' zugeführt werden, die der ersten bzw. zweiten Zeilengruppe 30 und 40 zugeordnet sind. An den Schnittpunkten der Zeilenleitungen 16 und der Wortleitungen 17 der ersten Zeilengruppe 30 sind 64x32 1-Transistor-Speicherzellen 10 vorgesehen. In gleicher Weise sind 64 χ 32 Speicherzellen 10' an den Schnittpunkten der Bit-Leitungen 16' und der Wortleitungen 17' in der zweiten Zeilengruppe 40 vorgesehen. Die Wortleitunger. 17 der ersten ZeHengruppe 30 sind mit entsprechenden Zeilenadreßdekodern ±8 verbunden. Die Wortleitungen 17' der zweiten Zeilengruppe 40 sind mit entsprechenden Adreßdekodern 18' verbunden. Jede Bit-Leitung 16,16' ist über Verknüpfungsglieder 20 bzw. 20' mit einer Eingangs/Ausgangs-Sammelleitung (I/O-Sammelleitung) verbunden. Es sind vier I/O-Sammelleitungen 13A, 13/1', 135 und 135' vorgesehen. Die Bit-Leitungen 16 und 16' in ungradzahligen Spalten sind über die Verknüpfungsglieder 20 und 20' in der gleichen Spalte mit den I/O-Sammelleitungen 13Λ und 13A'entsprechend verbunden. Die Bit-Leitungen 16 und 16' in geradzahligen Spalten sind über die Verknüpfungsglieder 20 und 20' in der gleichen Spalte mit den I/O-Sammelleitungen 135 und 135' entsprechend verbunden. Ferner sind zwei Ausgangsverstärker 14 und 14' vorgesehen. Ein Paar von mit den ungradzahligen Bit-Leitungen verbundenen I/O-Sammelleitungen 13/4 und 13 A' sind mit den beiden Eingängen des Ausgangsverstärkers 14 verbunden, während das Paar von mit gradzahligen Bit-Leitungen verbundenen I/O-Sammelleitungen 135 und 135' mit den beiden Eingängen des Ausgangsverstärkers 14' verbunden sind. Die Schreibgatter 19/1 und 19/4'sind dafür vorgesehen, daß den I/O-Sammelleitungen 13A und 13/l'die Eingangssignale fNbzvf.TNzugeführt wenden. Auf der anderen Seile werden durch die Schreibgatter 195 und 195'die Eingangssignale //Vbzw. 77?den I/O-Sammelleitungen 135und 13ö'zugeführt.
Die jeweiligen Verknüpfungsglieder 20, 20' werden durch einen Dekoder 15' zur Auswahl der Bit-Leitungen von benachbarten Spalten angesteuert. 32 Spaltendekoder sind ii: der 64 χ 64 Bii-Anordnung vorgesehen. Vier mit den Bit-Leitungen von benachbarten Spalten verbundene Verknüpfungsglieder 20,20' werden gleichzeitig durch ein Ausgangssignal 22 eines einzelnen Spaltendekoders 15' gesteuert Dem Spaltendekoder 15' werden fünf Adreßsignale zugeführt, mit denen eines von 25 (=32) Paaren von Spaltenleitungen ausgewählt wird. Dabei wird ein weiteres Adreßsignal dazu verwendet, einen der Ausgänge des Verstärkers 14 und 14' auszuwählen.
Damit wird für die Speicherschaltung eine hohe Arbeitsgeschwindigkeit erreicht Im Falle der Schreiboperation wird eines der Paare von Verknüpfungsgliedern 19 A; 19/Toder 195; 195'durch das oben beschriebene einzelne Adreßsignal ausgewählt. Dann werden über das ausgewählte Paar 70η Verknüpfungsgliedern die komplementären Eingangssignale IN und TR den I/O-Sammelleitungen zugeführt. Damit kann eine stabile Speicherhaltung erhalten werden. An den Schnittpunkten der bit-Leitungen 16,16' und der Auswahlleitungen 21, IV sind 64 Pseudozellen 11, IV vorgesehen. Diese Pseudozellen werden dazu verwendet eine Bezugsspannung für den Leseverstärker 12 zu erzeugen.
Fig.2 zeigt eine vorteilhafte integrierte Ausführungsform des Schaltungsdiagramms von Fig. 1. Diese Schaltung ist als integrierte Halbleiterschaltung auf einem Halbleitertyp ausgebildet und zwar nach den für den MOS-Halbleiter bekannten Herstellungstechniken für integrierten Schaltungen. Ir diesem FaI! sind die entsprechenden Gate-Elektroden der verwendeten MOS-Transistoren aus polykristallinem Silizium. Die Transistoren Qn zur Beaufschlagung des Differenzverstärkers 12 sind zu einem einzelnen MOS-Transistor (nicht gezeigt) integriert und es werden damit die Source-Elektroden der Schalttransistoren Q13 und (Ju durch eine Aluminiumleitung 5 zu den Drain-Elektroden der MOS-Transistoren 15 geführt, wodvjrch die Chip-Fläche reduziert wird.
Die durch die Polysiliziumschicht 22 gebildete Dekoder-Ausgangsleitung ist zwischen den beiden benachbarten Bit-Leitungen 16,16' angeordnet Der Zwischenraum zwischen den Spaltenleitungen beträgt 9 μ, da der Zwiscnenraum zwischen Dekoder-Ausgangsleitung 22 und jeweiliger Bit-Leitung 16, 16' 2 μ benötigt und die minimale Breite der Polysiliziumschicht mindestens 5 μ. Da jedoch lediglich eine Dekoder-A'isgangsleitung 22 für je zwei Spalten vorgesehen ist, ist die dargestellte Ausführungsform sehr raumsparend ausgestaltet.
Hierzu 2 Blatt Zeichnungen

Claims (6)

1 2 sesignal von der Speicherzelle so schwach, daß ein VerPatentansprüche: stärker mit hoher Empfindlichkeit erforderlich ist. In einem Speichersystem mit l-Transistor/Bit-Speicher-
1. Speicherschaltung mit in Zeilen (17) und Spalten zellen wird das Speicherausgangssignal einer Ausgangs-(16) angeordneten Speicherzellen (11) und einer 5 schaltung zugeführt und durch zwei Differenzverstär-Vielzahl von Logikelementen (20), die je eine Spalte kerstufen verstärkt, wie es in dem Artikel »Digest of (16) mit einer an den Eingang eines Ausgangsver- Technical Papers« der ISSCC, 13. Februar 1975, Seite stärkers angeschlossenen Busleitung verbinden, wo- 102 und 103, beschrieben ist In dieser Schaltung, in der bsi die Logikelemente (20) die Zuführung der Aus- der Verstärker der ersten Stufe als Leseverstärker begangssignale von den Spalten (16) zugeordneten Le- io zeichnet wird, verstärkt jeder Verstärker der ersten Stuseverstärkern (12) über die Busleitung in den Aus- fe, der jeweils mit einer Spalte der Speicherzellen-Magangsverstärker steuern, dadurch gekennzeichnet, trixanordnung verbunden ist, das von der zur Spalte daß eine erste und zweite Busleitung (13A, 13.BJ mit gehörenden ausgewählten Speicherzeile ausgelesene je einem zugeordneten ersten und zweiten Aus- Informationssignal und führt es über ein Logikelement gangsverstärker (14, 14') vorgesehen sind und daß 15 einer Eingangs/Ausgangs (I/O)-Busleitung zu. Das der ein Teil der Logikelemente (20) mit der ersten Bus- l/O-Busleitung zugeführte Signal wird dann einem Einleitung (13A) und die übrigen Logikelemente (20) gang eines Ausgangsdifferenzverstärkers der zweiten mit der zweiten Busleitung (i3B) verbunden sind Stufe zugeführt Dem anderen Eingang des Ausgangsderart, daß die mit jeder der Busleitungen verbun- Verstärkers wird eine Bezugsspannung und das Eindene ZaHt von Logikelementen (20) kleiner als die 20 gangssignal differenzverstärkt und einer Ausgangs-Zahl der insgesamt vorhandenen Logikelemente (20) schaltung zugeführt
ist Da die Kapazität einer Busleitung durch die Leitungs-
2. Speicherschaltung nach Anspruch 1, wobei jede kapazität der Busleitung selbst und durch die kapazitive Spalte in eine erste und zweite Spaltenhälfte (16,16') Belastung durch die Logikelemente bestimmt wird, die unterteilt ist, dadurch gekennzeichnet, daß jede der 25 Busleitung selbst normalerweise auf der Isolierschicht beiden Busleitungen in eine erste und zweite Buslei- des HalbleitersubsW ats aufgebracht ist, so daß ihre Leitungshälfte (13/4,13S; 13Λ', t3B') unterteilt ist die stungskapazität selbst relativ klein ist dagegen die Kaan zwei Eingänge des jeweils der Busleitung züge- pazität der Logikelemente pn-Obergangskapazitäten ordneten Ausgangsverstärkers (14,14') angeschlos- der die Logikelemente bildenden Transistoren umfaßt sen sind, wobei die erste und zweite Spaltenhälfte 30 liefern die Logikelemente den überwiegenden Teil (typi-(16, 16') jeder Spalte über je ein Logikelement (20, scherweise ca. 70—80%) der Gesamtkapazität der Bus-20') mit der ersten fcnv. zwcrten Busleitungshälfte leitung, und führen daher zu einer geringen Arbeitsge-(13,4,13/1'oder 13ß, \33') einer Busleitung verbun- schwindigkeit der Speicherschaltung.
den sind. Die erfindungsgemäße Aufgabe besteht darin, die Ar-
3. Speicherschaltung nach Anspruch 2, dadurch 35 beitsgeschwindigkeit der Speicherschaltung, mit der eigekennzeichnet, daß Steuerelemente (19/4, 19ß, ne Vielzahl von Daten verarbeitet wird, zu erhöhen.
19,4', 190") für den Schreibbetrieb der Speicher- Diese Aufgabe wird erfindungsgemäß dadurch gelöst schaltung vorgesehen sind, die die erste Hälfte (13/4, daß eine erste und zweite Busleitu^i?, mit je einem zuge- \3B) jeder Busleitung mit Signalen und die zweite ordneten ersten und zweiten Ausgangsverstärker vorHälfte (13/4", 13B^ jeder Busleitung mit dazu korn- 40 gesehen sind und daß ein Teil der Logikelemente mit plementären Signalen beaufschlagen. der ersten Busleitung und die übrigen Logikelemente
4. Speicherschaltung nach Anspruch 1, dadurch mit der zweiten Busleitung verbunden sind derart, daß gekennzeichnet, daß jeweils nebeneinander ange- die mit jeder der Busleitungen verbundene Zahl von ordnete Logikelemente (20) mit verschiedenen Bus- Logikelementen kleiner als die Zahl der insgesamt vorleitungen(13A, 13ß,>verbunden sind. 45 handenen Logikelemente ist.
5. Speicherschaltung nach Anspruch 4, dadurch Durch die erfindungsgemäße Ausgestaltung der Speigekennzeichnet, daß mit den nebeneinander liegen- cherschaltung wird die Arbeitsgeschwindigkeit dadurch den, mit verschiedenen Busleitungen verbundenen erhöht, daß die Zahl der an die Spaltenbusleitungen Logikelementen (20) auch nebeneinander angeord- angeschlossenen Logikelemente verringert wird. Durch neten Spalten verbunden sind. 50 die Verdoppelung der Spaltenbusleitungen liegt an je-
6. Speicherschaltung nach Anspruch 2, dadurch der Spaltenbusleitung nur die Hälfte der Verknüpfungsgekennzeichnet, daß eine Vielzahl von Auswahllei- glieder.
tungen (22) zum Steuern der Logikelemente (20,20') Hierdurch wird die Kapazität jeder Busleitung deutparallel zu den Spalten (16) vorgesehen ist. lieh herabgesetzt, so daß die Busleitung durch das Aus-
55 gangssignal des Leseverstärkers oder durch ein
Schreib-Eingangssignal mit wesentlich höherer Arbeitsgeschwindigkeit betrieben werden kann. Natürlich wird dies dadurch erkauft, daß eine zusätzliche Busleitung
Die Erfindung betrifft eine Speicherschaltung mit in vorgesehen werden muß, die auch eine zusätzliche eige-
Zcilen und Spalten angeordneten Speicherzellen und 60 ne Kapazität hat. Da der Anteil der eigenen Leitungska-
einer Vielzahl von Logikelementen, die je eine Spalte pazität der Busleitung aber, wie erwähnt, nur sehr ge-
mit einer an den Eingang eines Ausgangsverstärkers ring ist, ergibt sich insgesamt eine beträchtliche Kapazi-
angeschlossenen Busleitung verbinden, wobei die Lo- tätsverringerung.
gikelemente die Zuführung der Ausgangssignale von Eine Ausführungsform der Erfindung wird anhand
den Spalten zugeordneten Leseverstärkern über die 65 der Zeichnungen näher beschrieben. Es zeigt
Busleitung in den Ausgangsverstärker steuern. Fig. 1 ein Blockdiagramm der erfindungsgemäßen
In einer Speicherschaltung mit einem Transistor und Speicherschaltung und
einem Kondensator als eine Speicherzelle ist das Ausle- F i g. 2 eine integrierte Ausführungsform des Block-
DE2760030A 1976-07-12 1977-07-12 Speicherschaltung Expired DE2760030C2 (de)

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