DE2415600C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Speicherfeldkarte nach dem Oberbegriff des Patentanspruchs 1. Speicherfeldkarten dieser Gattung sind durch die Firmendruckschrift INTEL MOS LSI Memory 1103, Ausgabe Oktober 1970, bekannt.

Speichersysteme bestehen in vielen Fällen aus Hauptspeicher und Pufferspeichern und dienen zur Speicherung der zur Verarbeitung im System verwendeten Information. Speichersysteme können einen integralen Bestandteil des Datenverarbeitungssystems bilden oder getrennt von diesem als eine baulich selbständige Einheit ausgebildet sein. Typischerweise unterscheidet sich die Speicherzugriffszeit von der Verarbeitungstaktzeit.

Allgemein werden hohe Speicherkapazität und rasche Zykluszeit angestrebt. Die Speicherkosten machen jedoch ganz allgemein zur Bedingung, daß der Hauptspeicher mit geringerer Geschwindigkeit arbeitet als die Geschwindigkeitsschaltungen der Systemverarbeitungseinheiten. Es gibt daher viele Verfahren, mit denen die Arbeitsgeschwindigkeit des Speichersystems gesteigert wird. So wird beispielsweise ein Geschwindigkeits-Pufferspeicher niedriger Kapazität in Verbindung mit einem langsamer arbeitenden Hauptspeicher hoher Kapazität verwendet. Der Pufferspeicher ist zwischen dem Hauptspeicher und den Verarbeitungseinheiten des Systems eingeschaltet und bewirkt eine Steigerung der Informationsübertragungsgeschwindigkeit. Der Kostenfaktor pro Bit ist für den Pufferspeicher höher als für den Hauptspeicher. Das aus Puffer- und Hauptspeicher bestehende System arbeitet mit einer Informationsübertragungsgeschwindigkeit, die höher ist als die des Hauptspeichers und niedriger ist als die des schneller arbeitenden Pufferspeichers. Da der Pufferspeicher im Vergleich zum Hauptspeicher eine kleine Kapazität aufweist, adressieren die Verarbeitungseinheiten häufig Information, zu der kein unmittelbarer Zugriff zum Pufferspeicher möglich ist, und die zuerst in den Hauptspeicher übertragen werden muß, und dann von diesem abgerufen werden kann.

Es wurden auch bereits verschiedene Ersatzalgorithmen vorgeschlagen, mit deren Hilfe ermittelt werden kann, wann eine Information von dem Hauptspeicher zum Pufferspeicher und in entgegengesetzter Richtung übertragen werden soll, um eine optimale Informationsübertragung zum Speicher zu den Verarbeitungseinheiten zu erhalten. Bei der Konstruktion eines leistungsfähigen Speichersystems sind die Kapazität von Haupt- und Pufferspeichern, die Übertragungsgröße zwischen Puffer- und Hauptspeicher, der Algorithmus, welcher den Ersatz von Information im Pufferspeicher bestimmt, die Zyklus- oder Taktzeiten des Hauptspeichers, des Pufferspeichers und der Verarbeitungseinheiten, sowie der verwendete Speicherstellentyp als Veränderliche zu berücksichtigen.

In Speichersystemen neuerer Ausführung, insbesondere für Geschwindigkeits-Datenverarbeitungssysteme, werden als Verbesserung gegenüber Kernspeicherzellen monolithisch integrierte Halbleiter-Speicherzellen verwendet. So wurden auch bereits Speicher aus Metall-Oxid-Silizium- (abgekürzt: MOS) Bauelementen in der sogenannten hoch-integrierten Bauweise (abgekürzt: LSI = Large Scale Integration) hergestellt. Die hoch-integrierte Bauweise gestattet höhere Arbeitsgeschwindigkeiten bei niedrigeren Kosten und höherer Packungsdichte. Um diese vorteilhaften Eigenschaften voll auszunutzen, besteht daher ein Bedarf an einem neuartigen Speicher mit wahlfreiem oder direktem Zugriff.

Der Erfindung liegt die Aufgabe zugrunde, eine Speicherfeldkarte der eingangs genannten Gattung zu schaffen, mit der eine Datenzugriffszeit erreichbar ist, die kürzer ist als die Zykluszeit eines Speicherplättchens.

Diese Aufgabe wird erfindungsgemäß durch die in dem Patentanspruch 1 gekennzeichneten Merkmale gelöst. Eine Möglichkeit zur vorteilhaften weiteren Ausbildung einer solchen Speicherfeldkarte ist in dem Patentanspruch 2 angegeben.

Im folgenden sind Ausführungsbeispiele der Erfindung anhand der Zeichnungen näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild eines Datenverarbeitungssystems, für das die erfindungsgemäß ausgebildete Speicherfeldkarte bestimmt ist;

Fig. 2 eine schematische Darstellung des Hauptspeichers und seiner Verbindungen mit der Speichersteuereinheit von Fig. 1;

Fig. 3 ein Blockschaltbild der Eingabeleitung und Register zum Speichern von Information in den Speicherfeldern von Fig. 4;

Fig. 4 ein Blockschaltbild der jeweils aus einer Vielzahl von Speicherfeldkarten mit Halbleiterplättchen bestehenden ungeradzahligen und geradzahligen Logikfelder;

Fig. 5 ein Blockschaltbild einer erfindungsgemäßen Speicherfeldkarte, wie sie für die Karten in den Feldern von Fig. 4 typisch ist;

Fig. 6 eine schematische Darstellung der Adressierschaltung für das Adressieren der Felder von Fig. 4;

Fig. 7 eine Blockschaltbilddarstellung von 64 Halbleiterplättchen, welche das 8 × 8 Plättchenfeld der Speicherfeldkarte von Fig. 5 bilden;

Fig. 8 stellt schematisch die Dateneingabe-Ausgabe- Logik der Speicherfeldkarte von Fig. 5 dar;

Fig. 9 ist ein Blockschaltbild eines 1024 Bits enthaltenden Plättchens, das typisch ist für die 64 Plättchen auf der Speicherfeldkarte von Fig. 5 und für das Feld von Fig. 7;

Fig. 10 zeigt schematisch typische Wellenformen zur Beschreibung des Eingabe- (Schreib-)vorgangs in der erfindungsgemäßen Speicherfeldkarte; und

Fig. 11 typische Wellenformen zur Beschreibung des Eingabe-(Lese-) und Ausgabe-(Schreib-)vorgangs in der erfindungsgemäßen Speicherfeldkarte-

In Fig. 1 ist ein Datenverarbeitungssystem dargestellt, das einen Hauptspeicher 2, eine Speichersteuereinheit 4, eine Instruktionseinheit 8, eine Ausführungseinheit 10, eine Kanaleinheit 6 mit Eingabe- und Ausgabevorrichtungen und ein Bedienungspult 12 aufweist. Das System nach Fig. 1 wird gesteuert durch Systeminstruktionen, wobei eine organisierte Gruppe dieser Instruktionen ein Systemprogramm bildet. Systeminstruktionen und die Daten, auf welche die Instruktionen einwirken, werden über die Eingabe-Ausgabe-Vorrichtungen und die Kanaleinheit 6 durch die Speichersteuereinheit 4 in den Hauptspeicher 2 eingegeben. Vom Hauptspeicher 2 werden Systeminstruktionen und Daten durch die Instruktionseinheit 8 über die Speichersteuereinheit 4 abgerufen und verarbeitet, wobei die Ausführung in der Ausführungseinheit 10 gesteuert wird. Das in Fig. 1 dargestellte Datenverarbeitungssystem ist in dem DE-PS 23 53 258 der Anmelderin, Titel "Datenverarbeitungsanlage", beschrieben.

Die in Fig. 1 enthaltene Speichersteuereinheit ist in dem DE-PS 23 53 635 der Anmelderin, Titel "Vorrichtung zur Datenverarbeitung", beschrieben.

Das hier beschriebene Datenverarbeitungssystem ist nicht nur mit den Systemen der vorgenannten weiteren Patentanmeldungen, sondern auch mit dem System IBM 370 kompatibel.

Wie aus Fig. 2 ersichtlich, ist die Speichersteuereinheit 4 mit dem Hauptspeicher 2 durch eine 81-bit Datenvielfachleitung 808, eine 16-bit Adressenvielfachleitung 809 und eine 30-bit Steuervielfachleitung 810 verbunden. Die Rückführung von Daten vom Hauptspeicher 2 zur Speichersteuereinheit 4 erfolgt über eine Datenvielfachleitung 811.

Der Hauptspeicher 2 ist weiterhin organisiert in ein Hauptspeicherfeld MSA 806 und eine Vielfachleitungs-Verkehrseinheit BTU 805. Das Hauptspeicherfeld 806 ist weiter unterteilt in Logikmoduln, die mit LM 0, LM 1, LM 2 bzw. LM 3 bezeichnet sind. Bei einer typischen Ausführung eines Hauptspeichers 2 stellt jeder Logikmodul 512 K-Speicherbytes dar.

Die Informationsübertragung zwischen der Speichersteuereinheit 4 und dem Hauptspeicher 2 erfolgt durch die Vielfachleitungen 808-811. Die Vielfachleitung 808 führt 81 Datenbits und zugehörige Information, die Vielfachleitung 809 umfaßt 16 Adreßbits, die Vielfachleitung 810 umfaßt 30 Steuerinformationsbits und die Vielfachleitung 811 führt 81 Datenbits und zugehörige Informationsbits zurück. Die Vielfachleitungs- Verkehrseinheit BTU 805 überträgt die 81 bits in der Vielfachleitung 808 als Eingangssignal über die 81-bit Vielfachleitung 815 zum Hauptspeicherfeld MSA 806. Das Hauptspeicherfeld 806 führt 81 Informationsbits über die Vielfachleitung 814 zurück zur Vielfachleitungs-Verkehrseinheit 805, welche ihrerseits diese Information über die ausgangsseitige Vielfachleitung 811 zur Speichersteuereinheit 4 überträgt.

Die 81 Eingangsinformationsbits in der Vielfachleitung 815 werden wie in Fig. 3 dargestellt in Registern des Hauptspeicherfeldes 806 gespeichert. Die 8 Schlüsselbits sind über eine 8-bit Vielfachleitung 832 mit dem 8-bit Register 828 verbunden und werden im Zeitpunkt ENT KEY ABCD eingegeben und gehalten (eingerückt). Die 9 Fehlerkorrekturbits liegen über die Vielfachleitung 833 als Eingang an den beiden 9-bit Registern 826 und 827, die jeweils im Zeitpunkt ENT ECC AB bzw. ENT ECC CD eingegeben und gehalten (eingerückt) werden. Die 64 Datenbits in der Vielfachleitung 815 liegen über die 64-bit Vielfachleitung 834 als Eingänge an den 64-bit Pipelineregistern 818-821, welche in Abhängigkeit von Taktsignalen CA und CB die Dateneingänge über die Vielfachleitung 834 halten und fortschalten. Nach vier aufeinanderfolgenden Taktimpulsen werden unterschiedliche Daten aus der Vielfachleitung 834 in den vier Registern 822-825 gespeichert. Jedes Register 822-825 ist 64 bits breit. Die Register 822-824 werden im Zeitpunkt ENT 3 eingerückt (latched), während das Register 825 im Zeitpunkt ENT 4 eingerückt wird.

Das Register 822 weist 64 Ausgänge DTA A (i), das Register 823 die Ausgänge DTA B (i), das Register 824 die Ausgänge DTA C (i) und das Register 825 die Ausgänge DTA D (i) auf, wobei "i" jeweils einer fortlaufenden Ziffer 0, 1, . . . 63 entspricht.

In entsprechender Weise weist das 9-bit Register 826 die Ausgänge ECC AB (k) und das 9-bit Register 827 die Ausgänge ECC CD (k) auf, wobei "k" einer ganzen Zahl 0, 1, . . . 8 entspricht. Das 8-bit Register 828 weist die acht mit KEY ABCD bezeichneten Ausgänge auf.

Sämtliche Register 818 bis 828 in Fig. 3 sind von bekannter Ausführung und rücken die Eingangsinformation in Abhängigkeit von Taktsignalen ein. Die Einzelheiten von Einrückschaltungen (latch circuit) welche sich als Register in Fig. 3 eignen, sind in der DE-OS 23 53 253 der Anmelderin mit dem Titel "Taktgeber und Verfahren zur Taktsignalerzeugung in einem Datenverarbeitungssystem" beschrieben. Die Ausgänge der in Fig. 3 dargestellten Register liegen als Eingänge an den Speicherfeldkarten der Fig. 4.

Wie aus Fig. 4 ersichtlich, sind die geradzahligen Speicherfeldkarten 830 für jedes der 64 Datenbits E 0, E 1, . . . E 63 paarweise angeordnet. In entsprechender Weise sind die ungeradzahligen Speicherfeldkarten 831 für jedes der 64 Datenbits O 0, O 1 . . . . O 63 ebenfalls paarweise angeordnet. Jedes Kartenpaar ist in der Weise organisiert, daß eine Karte A/C, und die andere Karte B/D bezeichnet ist. Jeder Buchstabe A, B, C und D weist die Datenstellen auf 1/2 Karte auf. Jede Karte weist 64 Halbleiterplättchen oder Chips auf, wobei jedes Plättchen 1024 Speicherstellen für 1024 Informationsbits aufweist.

Wie Fig. 4 zeigt, weist jede Karte 830 und 831 zwei Dateneingangsleitungen auf. So weist beispielsweise die E 0 A/C Karte einen DTA A (0) Eingang zur A-Hälfte der Karte, und einen DTA C (0) Eingang zur C-Hälfte der Karte auf. Die O 0 A/C Karte 831 weist dieselben zwei Dateneingänge wie die E 0 A/C Karte auf, und die O 0 B/D Karte weist dieselben Dateneingänge wie die E 0 B/D Karte auf. In analoger Weise zu den ungeradzahligen und den geradzahligen "0" Stellen des Feldes von Fig. 4 erhalten die E 1 und O 1 Stellen die DTA A (1), DTA B (1), DTA C(1) und DTA D(1) Eingänge. Alle anderen Datenstellen 2, 3, . . . 63 erhalten die entsprechenden Dateneingänge. Die letzten Datenstellen E 63 und O 63 erhalten die Dateneingänge DTA A (63), DTA B (63), DTA C (63) und DTA D (63).

Zusätzlich zu den 64 Datenbits weisen die geradzahligen und ungeradzahligen Felder der Fig. 4 die 9 Karten für die Fehlerkorrekturstellen E 64 bis E 72 bzw. O 64 bis O 72 auf. Die Bitstellen 64 bis 72 sowohl für den geradzahligen als auch den ungeradzahligen Fehlerkorrekturkode sind den A- und B- oder den C- und D-Halbkarten für die Datenstellen 0 bis 63 zugeordnet. Jede 1/2 Fehlerkorrekturkarte, entweder AB oder CD, erhält einen Fehlerkorrektureingang von dem entsprechenden Register 826 und 827 in Fig. 3. Insbesondere erhält die E 64 AB 1/2 Karte den Eingang ECC AB (0), genau wie die 1/2 Karte AB für O 64. In entsprechender Weise erhält jede andere 1/2 Karte AB und CD die entsprechenden Eingänge, wie in Fig. 4 dargestellt ist.

Wie anhand der Fig. 3 und 4 ersichtlich, stellt der in Fig. 3 mit DTA A (i) dargestellte Ausgang des Registers 822 die 64 Eingangsdatenleitungen dar, welche in Fig. 4 mit DTA A (0), DTA A (1), . . . DTA A (63) bezeichnet sind. In entsprechender Weise bilden die DTA B (i) Ausgänge des Registers 823 die 64 Dateneingangsleitungen DTA B (0) bis DTA B (63) von Fig. 4. In dieser Weise haben die Ausgänge DTA C (i), DTA D (i), ECC AB (k), ECC CD (k) und KEY ABCD jeweils ihr entsprechendes Gegenstück im Feld von Fig. 4.

Jede der vier Karten in einer Datenstelle der von 0 bis 63 bezeichneten Datenstellen des ungeradzahligen und des geradzahligen Feldes von Fig. 4 weist eine einzige gemeinsame Ausgangsleitung 836 auf. Diese 64 Leitungen bilden die 64 Datenausgänge DATA (0), DATA (1), . . . DATA (63). In entsprechender Weise weist jede Fehlerkorrekturkarte für die ungeradzahligen und die geradzahligen Stellen 64 bis 72 eine Ausgangsleitung 837 auf, welche jeweils die Fehlerkorrekturausgänge ECC (1) bis ECC (8) bildet. Die Schlüsselbits belegen die acht Ausgänge 838. Die DATA (0) bis DATA (63) und ECC (0) bis ECC (8) Ausgänge stellen 73 der 81 bits der Vielfachleitung 814 dar, während die anderen acht bits von den Schlüsselbitkarten 839 und 840 geliefert werden.

Fig. 5 zeigt weitere Einzelheiten einer Speicherfeldkarte 830 oder 831 von Fig. 4. Ein typisches Beispiel ist die Karte 830 in der geradzahligen Feldstellung E 0. Die Karte 830 weist die zwei Eingangsdatenbits in den Leitungen 841 von Fig. 5 auf, welche DTA A (0) und DTA C (0) für die E 0 Stellung von Fig. 4 entsprechen. Der Ausgang der Karte 830 ist die Leitung 836′. Jede Karte 830 und 831 ist mit den in Fig. 5 dargestellten zusätzlichen Eingängen versehen, auch wenn diese in Fig. 4 nicht dargestellt sind. Die Dateneingabeleitungen 841 und die Datenausgabeleitung 836 verbinden zu einer Daten-Ein-Ausgabeschaltung 848, welche in Fig. 8 in weiteren Einzelheiten dargestellt ist. Entsprechend Fig. 5 sind an die Schaltung 848 außerdem die Eingänge EINGEBEN - AUSGEBEN (Write), AUSWAHL HI (SEL HI), AUSWAHL LO (SEL LO), ABTASTEN (STROBE), MPXR 1 und MPXR 2 über die Leitungen 842 bis 846 angelegt.

Die Karte 830 weist außer der Schaltung 848 ein 8 × 8 Plättchenfeld 850 auf, das aus 64 Halbleiterplättchen besteht, die weiter unten in Verbindung mit Fig. 7 beschrieben sind. Das Plättchenfeld 850 ist mit den 8 Datenleitungspaaren 851 von der Daten-Ein-Ausgabeschaltung 848 verbunden. Die Daten über die Leitungen 851 werden angelegt oder übertragen über die Dateneingabeleitungen 841 oder die Datenausgabeleitung 836′, und zwar gesteuert durch Signale in den Leitungen 842 bis 847 und die anderen, in Fig. 5 dargestellten Eingänge zur Karte 830.

Jedes Plättchen im 8 × 8 Plättchenfeld 850 enthält eine Vielzahl von Speicherstellen (beispielsweise 1024), welche durch 10 Plättchenadreßbits adressiert und ausgewählt werden, die dem Feld 850 über die 10-bit Vielfachleitung 853 und die Schaltgatter 854 zugeführt werden. Jedem Plättchen innerhalb des Feldes werden die 10 Adreßbits über die Leitungen 853′′ zugeführt.

Die Plättchen im Feld 850 sind in eine A-H-Gruppe und eine S-Z-Gruppe unterteilt. Die A-H-Gruppe wird durch die mit INTL SEL A-H bezeichnete Leitung 856 ausgewählt, während die andere Hälfte durch die mit INTL SEL S-Z bezeichneten Leitungen 857 ausgewählt werden.

Neben der Anordnung in Gruppen A-H und S-Z sind die Plättchen im Feld 850 in Zeilen ABCD, STUV in jeder Hälfte des Feldes 850 unterteilt, wie in Verbindung mit Fig. 6 im einzelnen erläutert ist.

Die Plättchenzeilen im 8 × 8 Plättchenfeld 850 werden durch Erregung der ROW SEL Leitungen 860 und 861 ausgewählt, welche als Eingänge an der Karte 850 von Fig. 5 liegen. Die Auswählleitungen 860 bestehen aus den vier Signalleitungen ROW SEL A, ROW SEL B, ROW SEL C und ROW SEL D. In entsprechender Weise bestehen die Auswählleitungen 861 aus vier Signalleitungen ROW SEL S, ROW SEL T, ROW SEL U und ROW SEL V. Die Auswählleitungen 860 und 861 sind unmittelbar mit den Gattern 859 verbunden, welche die Signale in den Leitungen 860 und 861 verstärken, so daß die identischen Signale in den Ausgangsleitungen 867 entstehen, welche wiederum verdoppelt und zweifach als Eingänge an das Feld 850 angelegt werden, nämlich einmal in der oberen Hälfte des Feldes und zum anderen in der unteren Hälfte des Feldes.

Die in Fig. 5 dargestellte Karte 830 umfaßt außerdem die vier Spaltenauswähleingangsleitungen 863 und die vier Spaltenauswähleingangsleitungen 864. Die Auswählleitungen 863 führen die Signale COL SEL E, COL SEL F, COL SEL G und COL SEL H.

In entsprechender Weise führen die Auswählleitungen 864 die Signale COL SEL W, COL SEL X, COL SEL Y und COL SEL Z. Die Spaltenauswählleitungen 863 und 864 sind unmittelbar durch die Spaltenauswählgatter 862 angeschlossen, welche dazu dienen, die Signale in den Leitungen 863 und 864 zu verstärken und die acht Eingangsspaltenleitungen 868 zu bilden, welche mit dem Feld 850 verbunden sind.

Die in Fig. 5 dargestellte Karte 830 ist typisch für sämtliche Datenkarten der Fig. 4. Wie bereits oben in Verbindung mit Fig. 4 erläutert, befinden sich die Datenkarten entweder im geradzahligen Feld, welches aus den Karten 830 besteht, oder im ungeradzahligen Feld, welches aus den Karten 831 gebildet ist. Die Auswählleitungen zu jeder Karte bestehen aus den Verschachtelungs-Auswählleitungen (interleave select lines) 856 und 857, den Zeilenauswählleitungen 860 und 861 und den Spaltenauswählleitungen 863 und 864. Diese Auswählleitungen sind in Fig. 4 für jede Karte im geradzahligen Feld vorhanden, und ein zweiter Satz von Leitungen ist für jede Karte im ungeradzahligen Feld vorhanden. In entsprechender Weise ist ein doppelter Satz der zehn Adreßleitungen, welche durch die Leitungen 853 in Fig. 5 dargestellt sind, und SEL HI und SEL LO Leitungen 843 und 844 für das geradzahlige Feld und für das ungeradzahlige Feld von Fig. 4 vorgesehen. Die Erzeugung dieser Auswähl-, Adressier- und anderen Leitungen ist in Verbindung mit Fig. 6 beschrieben.

Wie anhand Fig. 6 ersichtlich, ist die Adressenvielfachleitung 816 von der Vielfachleitungs-Verkehrseinheit BTU 805 von Fig. 2 als Eingang an das geradzahlige Adreßregister 871 und das ungeradzahlige Adreßregister 871′ geschaltet. Die Vielfachleitung 816 enthält die 16 Adreßbits 11 bis 26 zum Adressieren von Speicherstellen innerhalb der Speicherfelder von Fig. 4. Die zehn bits 11 bis 20 bilden die Adreßbits niedriger Ordnung, welche eine bestimmte der 1024 Bitstellen auf einer Karte adressieren. Die Bits 11 bis 20 niedriger Ordnung liegen als Eingänge an jede Speicherfeldkarte 830 im geradzahligen Feld durch die 10-bit Adressenvielfachleitung E ADD 853, welche am Ausgang des geradzahligen Adreßregisters 871 liegt. In entsprechender Weise sind bei Auswahl des ungeradzahligen Feldes von Fig. 4 die zehn Bits 11 bis 20 an jede Karte 831 im ungeradzahligen Feld von Fig. 4 angelegt, indem sie als Ausgang von dem ungeradzahligen Adreßregister 871′ über die 10-bit O ADD Vielfachleitung 853′ abgegeben werden. Zur Darstellung in Fig. 6 ist zu bemerken, daß die Ziffern ohne einen Beistrich Schaltungselemente in Verbindung mit dem geradzahligen Feld bezeichnen, während die Ziffern mit einem Beistrich identische Schaltungselemente in Verbindung mit dem ungeradzahligen Feld bezeichnen.

Die Bits 21 und 22 vom geradzahligen Adreßregister 871 werden direkt über die Leitung 843 bzw. 844 abgegeben und erzeugen jeweils das Signal E SEL HI bzw. E SEL LO. Diese Leitungen werden in Verbindung mit der Ausgabe durch die Datenleitungen vermittels der Daten-Ein-Ausgabeschaltung für jedes Plättchen verwendet, wie in Verbindung mit Fig. 8 beschrieben ist.

Die Bits 21 und 22 liegen außerdem als Eingänge an dem Dekoder 877 von Fig. 6, in welchem sie dekodiert werden und eine oder vier Ausgangsleitungen auswählen, die über eine ODER-Verknüpfung als Eingänge an den vier Zweiweg-UND-Gattern 880 und den vier Zweiweg-UND-Gattern 881 liegen. Die Auswahl der UND-Gatter 880 oder 881 erfolgt gesteuert durch ein Ausgangssignal vom Dekoder 822.

Der Dekoder 822 erhält die Bits 25 und 26 hoher Ordnung von dem Adreßregister 871 zugeführt und bestimmt, ob der Logikmodul 0 oder der Logikmodul 2 ausgewählt werden soll. Die Logikmoduln sind mit LM 0, LM 1, LM 2 und LM 3 bezeichnet, wobei dem geradzahligen Feld von Fig. 4 die Logikmoduln LM 0 und LM 2 zugeordnet sind, während dem ungeradzahligen Feld von Fig. 4 die Logikmoduln LM 1 und LM 3 zugeordnet sind. Wenn die Bits 25 und 26 dekodiert den Logikmodul LM 0 angeben, werden die UND-Gatter 880 ausgewählt. Wenn LM 2 dekodiert wird, werden die UND-Gatter 881 ausgewählt. Die Gatter 880 erzeugen in den Zeilenauswählleitungen die Signale E ROW SEL A, E ROW SEL B, E ROW SEL C und E ROW SEL D. In entsprechen­ der Weise erzeugen die Gatter 881 die vier Signale E ROW SEL S, E ROW SEL T, E ROW SEL U und E ROW SEL V.

Die Spaltenauswählleitungen werden durch Dekodierung der Bits 23 und 24 des Adreßregisters 871 erzeugt. Die Bits 23 und 24 liegen als Eingänge am Dekoder 876, welcher vier Aus­ gänge erzeugt, die über eine ODER-Verknüpfung als Doppel­ eingänge an den UND-Gattern 878 und den UND-Gattern 879 liegen. Die UND-Gatter 878 werden bei Auswahl LM 0 durch den Dekoder 822 ausgewählt, während die UND-Gatter 879 bei Auswahl von LM 2 durch den Dekoder 822 angewählt werden. Die Gatter 878 erzeugen Ausgangssignale in den Ausgangsleitungen 863, welche als E COL SEL E, E COL SEL F, E COL SEL G und E COL SEL H bezeichnet sind. In entsprechender Weise erzeu­ gen die Gatter 879 Ausgangssignale in den Leitungen 864, welche als E COL SEL W, E COL SEL X, E COL SEL Y und E COL SEL Z bezeichnet sind. Bei der Auswahl von LM 0 oder LM 2 erregt der Dekoder 822 jeweils die Leitung 856 bzw. 857 und erzeugt dabei jeweils das Ausgangssignal E INTL SEL A-H bzw. E INTL SEL S-Z.

Dem Dekoder 822′ werden von dem ungeradzahligen Adreßregister 871′ die Adreßbits 25 und 26 zugeführt, und dieser wählt entweder den Logikmodul LM 1 durch Erregung der Leitung 856′, oder den Logikmodul LM 3 durch Erregung der Leitung 857′ aus. Die Leitung 856′ führt das Signal O INTL SEL A-H, und die Leitung 857′ führt das Signal O INTL SEL S-Z.

Die Auswahl, ob eine Adresse in der Eingangs-Vielfachleitung 816 in das geradzahlige Adreßregister 871 oder in das ungeradzahlige Adreßregister 871′ eingerückt wird, wird durch das Bit 25 Signal in der Leitung 816 bestimmt, welches über die Leitung 907 als Eingang an die Taktsteuerung 910 gelegt ist. Wenn die Adresse geradzahlig ist, rückt die Taktsteuerung 910 über die Leitung 908 die vollen 16 Adreßbits in das Register 871 ein, und wenn die Adresse ungeradzahlig ist, rückt die Leitung 908′ die vollen 16 Bits in das ungeradzahlige Adreßregister 871′ ein.

Die Erzeugung der geradzahligen Adreßsignale und Auswählsignale ist in Fig. 6 in Einzelheiten angegeben; es sind jedoch analoge Schaltungen zur Erzeugung der ungeradzahligen Adreßsignale und Auswählsignale vorhanden, welche durch Zahlen mit Beistrich dargestellt sind. Die Ausgänge der in Fig. 6 dargestellten Schaltung sind mit sämtlichen Datenkarten im ungeradzahligen bzw. im geradzahligen Feld von Fig. 4 verbunden, wie anhand einer typischen Karte in Fig. 5 dargestellt ist.

In Fig. 7 ist das 8 × 8 Plättchenfeld 850 von Fig. 5 in weiteren Einzelheiten dargestellt. Die Verschachtelungs-Auswählleitungen 856′′ und 857′′, die Zeilenauswählleitungen 867, die Spaltenauswählleitungen 868 und die Daten- Ein-Ausgabeleitungen 851 sind identisch den entsprechenden Leitungen von Fig. 5. Wenn angenommen wird, daß das in Fig. 7 dargestellte Plättchen-Feld zum geradzahligen Feld von Fig. 4 gehört, dann entsprechen die Auswählleitungen den geradzahligen Auswählleitungen von Fig. 6, welche mit einem vorgestellten E bezeichnet sind. Wenn das in Fig. 7 dargestellte Feld einer ungeradzahligen Karte im ungeradzahligen Feld von Fig. 4 zugehört, entsprechen die Auswählleitungen den ungeradzahligen Auswählleitungen von Fig. 6, welche mit einem vorgestellten O bezeichnet sind.

Das in Fig. 7 dargestellte Feld besteht aus 64 großformatig integrierten Halbleiterplättchen 884. Diese Plättchen 884 entsprechen beispielsweise einer Ausführungsform, welche von der Firma Advanced Memory Systems, Inc., Sunnyvale, Kalif. V.St.A. unter der Bezeichnung AMS-6002 hergestellt und vertrieben wird. Weitere Einzelheiten des Plättchens werden anhand Fig. 9 beschrieben.

Wie aus Fig. 7 ersichtlich, sind die 64 Plättchen im Feld 850 in der Form von Zeilen und Spalten organisiert, wobei jedes Plättchen durch zwei Buchstaben bezeichnet ist. Der erste Buchstabe jeder Plättchenbezeichnung wie z. B. der Buchstabe A im ersten Plättchen 884′ bezeichnet eine Zeile. Der zweite Buchstabe in jeder Plättchenbezeichnung wie z. B. der Buchstabe E für das Plättchen 884′ bezeichnet eine Spalte. Fig. 7 zeigt, daß die 64 Plättchen in acht Spalten, jeweils mit der Buchstabenbezeichnung E, W, F, X, G, Y, H und Z angeordnet sind. Außerdem sind die Plättchen in Zeilen unterteilt, wobei vier obere Zeilen identisch sind vier unteren Zeilen. Die vier oberen Zeilen sind außerdem in logische Gruppen, die als logische Zeilen bezeichnet sind, unterteilt, welche aus den vier logischen Zeilen A, B, C und D und den vier logischen Zeilen S, T, U und V bestehen. Die logische Zeile S in der oberen Hälfte des Feldes von Fig. 7 enthält beispielsweise die Plättchen SW, SX SY und SZ. Die logische Zeile A umfaßt in entsprechender Weise die Plättchen AE, AF, AG und AH. Die Verschachtelungs-Auswählleitungen INTL SEL A-H liegt als Eingang an sämtlichen Plättchen in den Zeilen A, B, C und D, während die Leitung INTL SEL S-Z mit sämtlichen Plättchen in den Zeilen S, T, U und V verbunden ist.

Die Datenleitungen 851 sind auf einer Zeilenbasis organisiert. So ist beispielsweise ein Paar Datenleitungen 852 gemeinsam mit jedem Plättchen in der logischen Zeile A und in der logischen Zeile S in der oberen Hälfte von Fig. 7 verbunden. In entsprechender Weise liegt ein entsprechendes Datenleitungspaar als Eingang und Ausgang an sämtlichen Plättchen in den Zeilen B und T, in den Zeilen C und U und in den Zeilen D und V, wie in der oberen Hälfte der Plättchen von Fig. 7 dargestellt ist. In gleicher Weise sind vier weitere Datenleitungspaare den vier Plättchenzeilen in der unteren Hälfte des in Fig. 7 dargestellten Feldes zugeordnet. Die acht Datenleitungspaare sind gemeinsam durch die Leitungen 851 dargestellt, wobei die Leitungen 852 diejenigen Leitungen darstellen, welche mit den logischen Zeilen A bis S in der oberen Hälfte des Feldes von Fig. 7 verbunden sind, und die Leitungen 852′ diejenigen Leitungen sind, welche mit den logischen Zeilen A bis S in der unteren Hälfte des Feldes von Fig. 7 verbunden sind.

Bei den Auswählleitungen 856′′, 857′′ und 867 und 868 in Fig. 7 handelt es sich um die Auswählleitungen, welche bereits in Verbindung mit der Auswählschaltung von Fig. 6 beschrieben worden sind. Wenn das Feld der Fig. 7 sich auf einer Karte im ungeradzahligen Feld von Fig. 4 befindet, werden die ungeradzahligen Auswählleitungen verwendet, und für ein geradzahliges Feld werden die geradzahligen Auswählleitungen verwendet. Die ungeradzahligen und die geradzahligen Adreßleitungen 853 und 853′, welche 10 bits mit jedem Plättchen im Feld von Fig. 7 verbinden, sind in Fig. 7 nicht im einzelnen dargestellt, jedoch werden jedem der 64 Plättchen im Feld von Fig. 7 zehn Adreßbits als zusätzliches Eingangssignal zugeführt. Wenn sich das Feld von Fig. 7 auf der Karte im geradzahligen Feld von Fig. 4 befindet, werden die zehn Adreßbits über die Leitungen 853 von Fig. 6 zugeführt. Wenn sich das Feld von Fig. 7 auf einer Karte im ungeradzahligen Feld von Fig. 4 befindet, dann werden die zehn Adreßbits für jedes Plättchen von der Adreßvielfachleitung 853′ von Fig. 6 zugeführt. Die Schaltung für die Datenleitungen 851 von Fig. 7 ist in Verbindung mit der Daten-Ein-Ausgabeschaltung 848 in Fig. 8 beschrieben.

In Fig. 8 führen die Eingangs-Ausgangs-Leitungen 851 zu dem Feld 850 und bilden die Verbindung zu der Daten-Ein-Ausgabe- Schaltung 848, welche in den Fig. 5 und 7 dargestellt ist. Wenn die Leitungen 851 als Dateneingänge arbeiten, wird die in das Feld 850 von Fig. 7 einzugebende Information von den zwei-bit Daten in der Vielfachleitung 841 geliefert. Die Vielfachleitung 841 ist mit einer ihrer beiden Leitungen mit dem Gatter 885, und mit der anderen mit dem Gatter 885′ verbunden. Die Gatter 885 und 885′ haben komplementäre Ausgänge, welche jeweils mit den Gattern 887 und 888 bzw. 887′ und 888′ verbunden sind. Die Gatter 887 und 888 und die Gatter 887′ und 888′ schalten die Dateneingabe über die Leitungen 841 durch, wenn in der Leitung 842 ein Eingabesignal erscheint. Die komplementären Signale für ein Datenbit werden über die Gatter 887 und 888 in die Verstärker 889 und 890 übertragen. Die Ziffern ohne Beistrich in Fig. 8 bezeichnen Schaltungselemente, die der oberen Hälfte des Feldes von Fig. 7 zugeordnet sind, während die mit einem Beistrich versehenen Ziffern Schaltungselemente bezeichnen, die der unteren Hälfte des Feldes von Fig. 7 zugeordnet sind. Eines der beiden Datenbits in der Eingangsleitung 841 ist der oberen Hälfte von Fig. 7 (Zahlen ohne Beistrich) zugeordnet, während das andere Bit in der Vielfachleitung der unteren Hälfte von Fig. 7 (Zahlen mit Beistrich) zugeordnet ist. Die Gatter 887 und 888 führen die Komplementärwerte des gleichen Informationsbits vom Komplementärgatter 885. Die Verstärker 889 und 890 speisen die in komplementärer Form vorliegenden Signale in vier Leitungspaare 852, 852-1, 852-2 und 852-3 ein. Die Leitungspaare 852 führen das 1-bit der Daten vom Leitungseingang zum Gatter 885 entlang sämtlicher Datenleitungen in der oberen Hälfte des Feldes. In gleicher Weise übertragen die mit Beistrich bezeichneten Schaltungselemente die Eingangsdaten vom Gatter 885′ zu den vier Zeilen in der unteren Hälfte des Feldes von Fig. 7. Wenn die Plättchen im Feld 850 durch die in Verbindung mit Fig. 6 beschriebenen Adreß- und Auswählleitungen entsprechend ausgewählt worden sind, werden die Daten in den Leitungen 852 an der entsprechenden Bitstelle eingegeben.

Wenn anhand Fig. 8 ein Datenzugriff zu dem Feld der Fig. 7 erfolgt, liefern die Leitungen 852 Eingangssignale an die Empfänger-Dekoder-Schaltung 892 für die obere Hälfte des Feldes von Fig. 7 und die entsprechende Schaltung 892′ für die untere Hälfte des Feldes von Fig. 7. Die Daten in den Leitungen 852 werden durch Dekodieren der zwei Bits in den Leitungen 843 und 844 ausgewählt. Die Leitungen 843 und 844 wählen das eine Leitungspaar 852 aus, welches gleichzeitig durch die Zeilenauswählleitungen wie anhand Fig. 6 beschrieben ausgewählt ist. So wählt der Dekoder 892 diejenige der Leitungen 852 aus, welche sich in der gleichen Zeit befindet, die durch den Dekoder 877 in Verbindung mit den Gattern 880 und 881 ausgewählt worden ist.

In entsprechender Weise wählt der Dekoder 892′ außerdem die Zeile 852′ aus, die sich in der gleichen Zeile befindet, welche durch den Dekoder 877′ in Verbindung mit dem Dekoder 822 und den Gattern 880′ und 881′ entsprechend Fig. 6 ausgewählt worden ist. Die von den Dekodern 892 und 892′ ausgewählten Daten werden jeweils den Einrückschaltungen (latches) 894 bzw. 894′ zugeführt, und in diesen gespeichert. Der Dateneingang erfolgt in einem Zeitpunkt, der durch das Abtastsignal in der Leitung 845 vorgegeben ist, und das gleichzeitige Einrücken in die Einrückschaltungen 894 und 894′ erfolgt vermittels des gleichen Abtastsignals.

In einem späteren Zeitpunkt wird die Information ausgegeben von den Einrückschaltungen 894 und 894′ bei Eingang des MPXR 1-Signals (entweder M 1 A oder M 1 B, geradzahlig oder ungeradzahlig) in einem Zeitpunkt, und durch das MPXR 2-Signal (entweder M 2 C oder M 2 D, geradzahlig oder ungeradzahlig) in Leitung 847 in einem unterschiedlichen Zeitpunkt, so daß die Information auf Zeitmultiplexbasis in der Ausgangsleitung 836′ gesteuert durch die Multiplexsignale in den Leitungen 846 und 847 erscheint.

Fig. 9 zeigt Einzelheiten eines 1024-bit Plättchens 884, welches typisch ist für sämtliche Plättchen im 64-Plättchenfeld von Fig. 7. Aus Gründen der Beschreibungsvereinfachung soll das Plättchen 884′ von Fig. 9 das Plättchen AE von Fig. 7 darstellen. Das in Fig. 9 dargestellte Plättchen 884′ ist mit der Eingangsleitung 853′′ verbunden, welche zu dem Adreßgatter 854 auf der Plättchenkarte von Fig. 5 führt. In entsprechender Weise liegt am Plättchen 884′ der ROW SEL A Eingang, d. h. Leitung 866 an, welche im Feld 867 dargestellt ist. Außerdem wird dem Plättchen von Fig. 9 das INTL SEL A-H Signal über die Leitung 856′′, das Daten- Ein-Ausgabesignal über die Leitung 852 und das COL SEL E Signal über die Leitung 869 zugeführt.

Das Plättchen 884′ weist einen 5-bit Zeilendekoder 897 auf, dem 5 der Adreßbits in der Vielfachleitung 853 zugeführt werden, und der diese dekodiert und eine der 32 Zeilenleitungen auswählt, welche als Eingänge an der Speichermatrix 896 liegen. Der Zeilendekoder 897 spricht auf ein Zeilenauswählsignal (ROW SEL A) in Leitung 866 und einen Rückstellimpuls (INTL SEL A-H) in Leitung 856′′ an und wählt eine von 32 Zeilenleitungen aus, welche durch die 5 bits in der Vielfachleitung 853′′ angegeben ist.

In entsprechender Weise spricht ein Spaltendekoder 898 auf die anderen 5 Bits in der Vielfachleitung 853′′ an und wählt in Abhängigkeit von einem Rückstellimpuls (INTL SEL A-H) in der Leitung 856′′ und vom Spaltenauswählsignal (COL SEL E) in Leitung 869 eine von 32 Spaltenleitungen aus, welche als Eingang an der Matrix 896 liegen. In Abhängigkeit von der zeitlichen Reihenfolge der Erregung der Auswählleitungen 866, 856′′ und 869 wird ein einziges Datenbit über die Doppelphasen- Datenleitungen 852 in die Matrix 896 eingegeben oder von dieser ausgegeben. Die Einzelheiten der Arbeitsweise eines 1024-bit Plättchens wie dem in Fig. 9 dargestellten sind an sich bekannt.

Fig. 10 zeigt Wellenformen, welche bei der Dateneingabe in das Hauptspeicherfeld 806 von Fig. 2 auftreten. Wie anhand Fig. 2 erläutert, wird Information von der Speichersteuereinheit 4 in den Hauptspeicher 2 übertragen, wobei alle 160 Nanosekunden während eines Zeitraums von 80 Nanosekunden alle 20 Nanosekunden eine neue Information übertragen wird. Die grundlegende Taktzeit der Speichersteuereinheit und des in Fig. 1 dargestellten Datenverarbeitungssystems beträgt typischerweise 20 Nanosekunden. Eine Datenübertragung erfolgt alle 20 Nanosekunden über die Vielfachleitung 808 und die Vielfachleitung 815 zum Hauptspeicherfeld 806, wobei Adressen alle 80 Nanosekunden in der Vielfachleitung 808 und der Vielfachleitung 816 erscheinen. Unter Bezugnahme auf Fig. 3 werden die 81 Informationsbits in der Vielfachleitung 815 mit 64 Datenbits in den Registern 818 bis 821 und mit 9 Fehlerkorrekturinformationsbits in den Registern 826 und 827 und mit 8 Schlüsselinformationsbits im Register 828 gespeichert.

In Fig. 10 ist die in Intervallen von 20 Nanosekunden erscheinende Information in der Vielfachleitung 815 und den Leitungen 834 von Fig. 3 durch die mit BUS 815 bezeichneten Leitungen dargestellt. Im Zeitpunkt t 0 von Fig. 10 erscheinen die 64 Informationsbits, welche DTA-A darstellen, zunächst in der Vielfachleitung 815. Im Zeitpunkt t 1.5 bewirkt der Taktimpuls CA, daß die DTA-A Information in das Register 818 eingerückt wird. Eine halbe Taktimpulsperiode (10 Nanosekunden) später überträgt das CB Taktsignal im Zeitpunkt t 3 die im Register 818 befindlichen DTA-A-Daten in das Register 819 von Fig. 3. Im gleichen Zeitpunkt führt die Vielfachleitung BUS 815 jetzt 64 neue Datenbits, welche mit DTA-B bezeichnet sind. Im Zeitpunkt t 4.5 in Fig. 10 rückt das CA-Taktsignal die Daten DTA-B in das Register 818 ein, wobei gleichzeitig die im Register 819 befindlichen Daten DTA-A ausgegeben und in das Register 820 eingerückt werden. Im Zeitpunkt t 6 rückt der CB Taktimpuls die DTA-B- Daten, welche sich im Register 818 befinden, in das Register 819 ein, während die sich im Register 820 befindlichen DTA-A Daten in das Register 821 eingerückt werden. Im Zeitpunkt t 6 erscheinen außerdem neue Daten DTA-C in der Vielfachleitung BUS 815.

Im Zeitpunkt t 7.5 entsprechend Fig. 10 bewirkt das an sämtlichen Registern 822, 823 und 824 angelegte ENT 3 Steuersignal, daß die im Register 821 befindlichen Daten DTA-A von diesem ausgegeben und im Register 822 gespeichert werden, sowie die im Register 819 befindlichen Daten DTA-B ausgegeben und im Register 823 gespeichert werden und die über die Leitungen 834 und die Vielfachleitung 815 zugeführten Daten DTA-C unmittelbar im Register 824 gespeichert werden. Im Zeitpunkt t 9 wird die Vielfachleitung 815 mit neuen Daten DTA-D aktiviert, die im Zeitpunkt t 10.5 durch das Signal ENT 4 im Register 825 gespeichert werden. Im Zeitpunkt t 12 sind die Leitungen 834 der Vielfachleitung BUS 815 unbelegt und können wiederum neue Daten wie im Zeitpunkt t 0 beschrieben aufnehmen. Entsprechend einer bevorzugten Ausführungsform werden jedoch bis zum Zeitpunkt t 24 keine neuen Daten eingespeist.

Im Zeitpunkt t 12 von Fig. 10 wird die Vielfachleitung 833, welche die neun der Vielfachleitung 815 zugeordneten Fehlerkorrekturbits führt, mit den Fehlerkorrekturkodierbits ECC AB aktiviert, die durch das Signal ENT ECC AB im Zeitpunkt t 13.5 in das Register 826 eingerückt werden. Im Zeitpunkt t 15 werden die neun Bits 833 der Vielfachleitung BUS 815 mit dem zweiten Satz Fehlerkorrekturbits ECC CD aktiviert, die durch das Signal ENT ECC CD im Zeitpunkt t 16.5 in das Register 827 eingerückt werden. Die Schlüsselbits in der Vielfachleitung 832 werden während eines Zeitpunkts in das Register 828 eingerückt, in welchem keine Eingabe (Schreiben) erfolgt, so daß folglich der Zeitpunkt des ENT KEY ABCD Signals, durch welches Information in das Register 828 eingerückt wird, für die in Fig. 10 dargestellten Wellenformen nicht von Belang ist.

Etwa im Zeitpunkt t 17 ist das Eingabesignal (Schreibsignal- Write) (siehe Leitungen 842 in den Fig. 5, 6 und 8) wirksam und speichert die Daten und Fehlerkorrekturkode, welche sich in den Registern von Fig. 3 befinden, in das Speicherfeld des Datenverarbeitungssystems, vorausgesetzt, daß die entsprechenden Auswähl- und Adressiersignale entsprechend Fig. 6 in der richtigen Weise erzeugt worden sind. Die Erzeugung dieser Auswähl- und Adressiersignale soll im nachfolgenden anhand eines Eingabevorgangs (read) beschrieben werden, da Auswahl und Adressierung für den Schreibvorgang (write) mit Ausnahme des Vorhandenseins oder Nichtvorhandenseins eines Schreibsignals (write signal) in Leitung 842 identisch ist.

Die in Fig. 11 dargestellten Wellenformen zeigen die Auswähl- und Adressiersignale, welche in Verbindung mit einem Lesevorgang und einem Schreibvorgang benutzt werden, wenn ein Schreibimpuls in der Leitung 842 erscheint.

In Fig. 11 ist der Basis-Speichertakt MC des Speichersystems mit typischerweise 320 Nanosekunden beispielsweise zwischen den Zeitpunkten t 0 und t 12 für die geradzahlige Verschachtelungsauswählleitung 856 dargestellt. Wie anhand der Fig. 2 und 6 ersichtlich, werden Adressen in der Vielfachleitung 809 von der Speichersteuereinheit 4 alle 80 Nanosekunden zum Hauptspeicher 2 übertragen. Diese Adressen erscheinen in der Vielfachleitung 816 als Eingänge zum geradzahligen oder zum ungeradzahligen Adreßregister 871 bzw. 871′, und zwar in abwechselnden 80 Nanosekunden-Zeitintervallen, gesteuert durch die Taktleitungen 908 und 908′, welche jeweils zu dem geradzahligen bzw. dem ungeradzahligen Register geführt sind. Die Taktsteuersignale in den Leitungen 908 und 908′ (wie auch die ENT und Taktsignale von Fig. 3) werden von der Taktsteuerung 910 in Abhängigkeit von Eingangssignalen von der Zeitschaltung der Speichersteuereinheit 4 über die Vielfachleitung 905 hergeleitet. Die Taktleitungen 908 und 908′ bewirken die Eingabe einer neuen Adresse in jedes Adreßregister 871 und 871′ in 160-Nanosekundenintervallen, welche dem Vorhandensein der Adressen in der Vielfachleitung 816 entsprechen. Die alle 80 Nanosekunden erscheinenden Adressen entsprechen vier 64-bit Datengruppen DTA-A, DTA-B, DTA-C und DTA-D beispielsweise zwischen den Zeitpunkten t 0 und t 12 in Fig. 10.

Wenn unter Bezugnahme auf Fig. 6 angenommen werden soll, daß im Zeitpunkt t 0 von Fig. 11 eine Adresse durch ein Gatter durchgelassen und durch einen entsprechenden Impuls in der Leitung 908 in das geradzahlige Adreßregister 871 eingerückt worden ist, erscheinen die zehn Adreßbits 11 bis 20 niedriger Ordnung in der 10-bit Ausgangsvielfachleitung 853. Jedes dieser Adreßbits wird an sämtliche Karten 830 im geradzahligen Feld von Fig. 4 angelegt. Im Zeitpunkt t 0 werden die zweit Bits 25 und 26 hoher Ordnung vom Register 871 ausgegeben und bilden einen Eingang am Dekoder 882, welcher diese beiden Bits dekodiert und einen der beiden Ausgänge LM 0 oder LM 2 in Leitung 856 bzw. 857 auswählt. Wenn aus Beschreibungsgründen angenommen wird, daß die Bits hoher Ordnung LM 0 angeben, wird die Leitung 856 erregt und bildet den aktiven Zustand des E INTL SEL A-H Signals, wie in Fig. 8 für die Wellenform 856 zwischen den Zeitpunkten t 0 und t 7 dargestellt ist. Das Vorhandensein der Bits hoher Ordnung im Register 871 und im Dekoder 882 wird während angenähert dem Zeitraum von t 0 bis t 7 aufrechterhalten, der 180 Nanosekunden beträgt. Die dekodierten Bits 25 und 26 erregen in der beschriebenen Weise die LM 0 Leitung 856 im Zeitraum zwischen t 0 und t 7.

Angenähert 80 Nanosekunden nach dem Zeitpunkt t 0 in Fig. 11, d. h. im Zeitpunkt t 3, führt die Vielfachleitung 816 eine neue Adresse (welche bei dem hier beschriebenen Ausführungsbeispiel die zweite Adresse darstellt). Etwa im Zeitpunkt t 3 veranlaßt das Bit 25 in der Leitung 907 von Fig. 6, daß die Taktsteuerung 910 die ungeradzahlige Taktleitung 908′ aktiviert, um die neue Adresse in der Vielfachleitung 816 in das ungeradzahlige Adreßregister 871′ einzurücken. Wenn angenommen wird, daß die Bits 25 und 26 hoher Ordnung im Zeitpunkt t 6 in das Adreßregister 871′ eingegeben sind, ist dadurch angezeigt, daß LM 1 erregt werden soll. Der Dekoder 882′ dekodiert die Bits 25 und 26 hoher Ordnung und wählt LM 1 durch Erregung der Leitung 856′ vermittels des Signals O INTL SEL A-H aus, wobei es sich um den aktiven Zustand zwischen den Zeitpunkten t 3 und t 10 in Fig. 11 handelt. Die Adresse im Register 871′ wird etwa bis zum Zeitpunkt t 10 gehalten, in welchem eine weitere (vierte) Adresse in der Vielfachleitung 816 erscheint, welche in das ungeradzahlige Adreßregister 871′ eingeschrieben werden soll, wie durch das Bit 25 vorgegeben wird, das über die Leitung 907 der Taktsteuerung 910 zugeführt wird.

Vor dem Zeitpunkt t 10 erscheint jedoch eine (dritte) Adresse in der Vielfachleitung 816, etwa im Zeitpunkt t 6, und wird gesteuert durch das Bit 25 in der Leitung 907 im geradzahligen Adreßregister 871 gespeichert. Etwa im Zeitpunkt t 6 wird diese (dritte) Adresse dem Adreßregister 871 zugeführt und in diesem gespeichert, wodurch der aktive Zustand des E INTL SEL S-Z Signals erzeugt wird. Das Adreßregister 871 liefert an seinem 2-bit Ausgang hoher Ordnung ein Ausgangssignal zum Dekoder 822, das im Zeitpunkt t 6 dekodiert wird, die Leitung 857 aktiviert und das Signal E INTL SEL S-Z erzeugt, welches zwischen angenähert den Zeitpunkten t 6 und t 13 aktiv ist. Die nächste (vierte) Adresse in der Vielfachleitung 816 erscheint angenähert 80 Nanosekunden nach der im Zeitpunkt t 6 auftretenden dritten Adresse, d. h. im Zeitpunkt t 9 in Fig. 11. Bit 25 an der vierten Adresse erregt über die Leitung 907 die Leitung 908′ und rückt die vierte Adresse etwa im Zeitpunkt t 9 in das ungeradzahlige Adreßregister 871′ ein. Die zwei Bits 25 und 26 hoher Ordnung werden durch den Dekoder 822′ dekodiert, erregen die Leitung 857′ und bilden das Signal O INTL SEL S-Z im aktiven Zustand zwischen etwa den Zeitpunkten t 9 und t 16, wie in Fig. 11 dargestellt ist.

Ein Vergleich der Verschachtelungsauswählleitungssignale, welche von dem ungeradzahligen und dem geradzahligen Dekoder 822 bzw. 822′ abgegeben werden, ergibt sich anhand der Wellenformen 856, 856′, 857, 857′ in Fig. 11. Die geradzahlige Verschachtelungsauswählwellenform A-H ist während des Zeitraums von t 0 bis t 7 aktiv. Während dieses Zeitraums von t 0 bis t 7 befindet sich die geradzahlige Verschachtelungsauswählwellenform S-Z 857 im inaktiven Zustand von t 1 bis t 6. In entsprechender Weise befindet sich während des Zeitraums von t 6 bis t 13, in welchem die geradzahlige Verschachtelungsauswählwellenform S-Z 857 aktiv ist, die geradzahlige Verschachtelungsauswählwellenform A-H im inaktiven Zustand zwischen den Zeitpunkten t 7 bis t 12. Die inaktiven Zustandszeiträume der Verschachtelungsauswählleitungen sind diejenigen Zeiträume, in welchen die MOS-Speicherzellengatter für einen Schaltvorgang vorbereitet werden. Die aktiven Perioden der Verschachtelungsauswählleitungen sind diejenigen Zeiträume, in welchen der Zugriff zu den MOS-Speicherzellen erfolgt, und die Gatter werden daher entladen. Die aktiven Zustandszeiträume der A-H Verschachtelungsauswählleitungen entsprechen den inaktiven Zustandszeiträumen der S-Z Verschachtelungsauswählleitungen und entgegengesetzt. Auf diese Weise wird eine Gruppe von Speicherplättchen aufgeladen, während ein Zugriff zur anderen Plättchengruppe und die Entladung derselben erfolgt. Die aufgeladenen Plättchen kommen anschließend in den aktiven Zustand, in welchem ein Zugriff zu diesen und die Entladung erfolgt, während die anderen, zuvor entladenen Plättchen gleichzeitig aufgeladen und für den nächsten Zugriff mit Entladung vorbereitet werden.

Die vorstehende Beschreibung ist zwar insbesondere auf die geradzahligen Verschachtelungsauswählleitungen gerichtet, jedoch sind auch die ungeradzahligen Verschachtelungsauswählleitungen A-H und S-Z 856′ und 857′ in entgegengesetzten Teilen des Takts aktiv und inaktiv. Insbesondere ist die ungeradzahlige Verschachtelungsauswählleitung A-H 856′ im Zeitraum von t 3 bis t 10 aktiv, während die ungeradzahlige Verschachtelungsauswählleitung 857′ vom Zeitpunkt t 3 bis zum Zeitpunkt t 9 inaktiv ist. Die ungeradzahlige Verschachtelungsauswählleitung A-H 856′ ist vom Zeitpunkt t 10 bis zum Zeitpunkt t 15 inaktiv.

Jedes Mal dann, wenn die Bits 25 und 26 hoher Ordnung in einem der beiden geradzahligen Adreßregister 871 oder 871′ durch den entsprechenden Dekoder 822 bzw. 822′ dekodiert werden, sind die Zeilenbits 21 und 22 und die Spaltenbits 23 und 24 ebenfalls jeweils an den Dekoder 877 bzw. 876 für das geradzahlige Adreßregister 877′ bzw. das ungeradzahlige Adreßregister 876′ angelegt. Der Dekoder 877 dekodiert die Zeilenadreßbits 21 und 22 und erregt eine der vier Ausgangsleitungen, die gemeinsam als Eingänge an den UND-Gattern 880 und 881 liegen. Die Gatter 880 werden bei Erregung der Verschachtelungsauswählleitung A-H 856 ausgewählt, und die Gatter 881 werden bei Erregung der Verschachtelungsauswählleitung S-Z 857 ausgewählt. In Übereinstimmung mit den vorstehenden Erläuterungen wird die Leitung 856 zwischen den Zeitpunkten t 0 und t 7 erregt, so daß während dieses Zeitraums die Gatter 880 ausgewählt werden. Die Taktleitung 912 von der Taktsteuerung 910 begrenzt jedoch die Auswahlzeitdauer der Ausgangsleitung vom Dekoder 877 auf einen angenähert 90 Nanosekunden betragenden Zeitraum zwischen t 2+ und t 6. Dementsprechend wird im Zeitraum t 2+ bis t 6 eine bestimmte der vier Zeilenauswählleitungen 860 erregt.

Im gleichen Zeitpunkt, in welchem der Zeilendekoder 877 eine der Zeilenauswählleitungen auswählt, werden dem Spaltendekoder 876 die Bits 23 und 24 vom Adreßregister 871 zugeführt und bilden Eingänge zu den UND-Gattern 878 und 879. Wie bereits oben ausgeführt, ist die Leitung 856 während des Zeitraums von t 0 bis t 7 aktiv, so daß während dieses Zeitraums die Gatter 878 effektiv ausgewählt werden. In Abhängigkeit von den Bits 23 und 24 wird eine bestimmte der vier Spaltenauswählleitungen 863 aktiviert. Die Auswählzeitdauer der Spaltenauswählleitung wird außerdem gesteuert durch Leitung 912 von der Taktsteuerung 910, so daß die Spaltenauswählleitung während des Zeitraums von t 2+ bis t 6 erregt ist.

In voll analoger Weise werden während des Aktivierungszeitraums der ungeradzahligen Verschachtelungsauswählleitung A-H 856′, beispielsweise von t 3 bis t 10 die Adreßbits 21 und 22 für die Zeile und die Adreßbits 23 und 24 für die Spalte von dem ungeradzahligen Adreßregister 871′ an den Dekoder 877′ bzw. 876′ abgegeben. Während dieses Zeitraums wählen diese Dekoder einen der vier Ausgänge aus, wobei die Zeitspanne durch die Taktleitung 912 von der Taktsteuerung 910 gesteuert ist, um im Zeitraum von angenähert t 5+ bis t 9 Zeilen- und Spaltenauswählleitungen auszuwählen. Da die Leitung 856′ ausgewählt ist, sind auch die entsprechenden UND-Gatter 878′ und 880′ ausgewählt, so daß während des Zeitraums von t 5+ bis t 9 eine der vier Spaltenauswählleitungen 863′ und eine der vier Zeilenauswählleitungen 860′ erregt ist.

Die Arbeitsweise der Zeilenauswähl- und Spaltenauswählleitungen setzt sich in gleicher Weise zur Erregung der Verschachtelungsauswählleitungen S-Z für das geradzahlige und das ungeradzahlige Feld fort. Insbesondere wenn die Auswählleitung 857 erregt ist, sind die Gatter 879 und 881 ausgewählt, und entsprechend dem Inhalt des geradzahligen Adreßregisters 871 wird eine der vier Spaltenauswählleitungen 864 und eine der vier Zeilenauswählleitungen 861 in einem Zeitraum von t 8 bis t 12 ausgewählt, wie anhand der Wellenformen 861 und 864 in Fig. 11 dargestellt ist. In entsprechender Weise werden während der Erregung der Verschachtelungsauswählleitung S-Z 857′ die Gatter 879′ und 881′ angesteuert, so daß eine der vier Spaltenauswählleitungen 864′ und eine der vier Zeilenauswählleitungen 861′ während des Zeitraums von t 11 bis t 15 erregt werden, wie in Fig. 11 in Verbindung mit den Wellenformen 861′ und 864′ dargestellt ist.

Neben den vorstehend beschriebenen Ausgangssignalen erzeugt die Taktsteuerung 910 von Fig. 6 zusätzlich ein E Abtastsignal (E STROBE bzw. E ABTAST) in Leitung 845, ein E Schreibsignal (E WRITE) in Leitung 842 und vier E MPXR Signale in den vier Leitungen 903. Die Signale O MPXR, O WRITE und O STROBE werden in entsprechender Weise jeweils in den Leitungen 903′, 842′ bzw. 845′ erzeugt.

Wie aus Fig. 11 ersichtlich, erscheinen die Abtastsignale (STROBE) 845 und 845′ jeweils mit einer Frequenz von angenähert 160 Nanosekunden, wobei die geradzahligen Abtastimpulse 845 gegenüber den ungeradzahligen Abtastimpulsen 845′ um angenähert 80 Nanosekunden phasenversetzt sind. Die geradzahligen Abtastimpulse erscheinen immer dann, wenn die geradzahligen Zeilen- und Spaltenauswählleitungen erregt sind. So ist insbesondere das durch die Wellenform 845 dargestellte E Abtastsignal (E STROBE) von t 5 bis t 6 aktiv, d. h. während des Zeitraums, in welchem die Zeilen- und Spaltenauswählleitungen von t 2+ bis t 6 aktiv sind. Das E Abtastsignal (E STROBE) ist wiederum aktiv von t 11 bis t 12, d. h. wiederum in dem Zeitraum, in welchem die geradzahligen Zeilen- und Spaltenleitungen (S-V und U-Z) von t 8+ bis t 12 aktiv sind. In Fig. 11 sind die geradzahlige Abtastwellenform 845 und die ungeradzahlige Abtastwellenform 845′ jeweils zweifach dargestellt, um ihre Zuordnung zu den anderen Wellenformen ersichtlich werden zu lassen.

Ein Datenlesevorgang erfolgt in dem Speichersystem durch Erregung einer Verschachtelungsauwählleitung, Erregung einer Zeilenauswählleitung, Erregung einer Spaltenauswählleitung, Erregung eines entsprechenden Abtastimpulses und die Erregung der 10 Plättchenadreßbits niedriger Ordnung. Unter Bezugnahme auf das in Fig. 9 dargestellte typische Plättchen führen die eingangsseitige Verschachtelungsauswählleitung 856′′, die eingangsseitige Zeilenauswählleitung 866, die Spaltenauswählleitung 869 und die Adreßbitleitung 853′′ die entsprechenden Signale, welche zur Ausgabe von Daten in den Leitungen 852 erforderlich sind. Die Daten in den Leitungen 852 werden zur Daten-Ein-Ausgabeschaltung 848 von Fig. 5 übertragen und in diese eingerückt, sobald ein Abtastimpuls in der Leitung 845 erscheint.

Anhand Fig. 11 beginnt das Auslesen von Daten für das geradzahlige Feld von Fig. 4 mit der Erregung der Zeilen- und Spaltensignale 860 und 863 zwischen t 2+ und t 6 während die entsprechende Verschachtelungsauswählwellenform A-H 856 zwischen t 0 und t 6 aktiv ist. Aus Beschreibungsgründen sei in Verbindung mit Fig. 6 angenommen, daß die Adreßbits 21 und 22 dekodiert die Zeile A ergeben, und die Spaltenbits 23 und 24 dekodiert die Spalte E auswählen. Während des Zeitraums von t 2 bis t 6 ist die Verschachtelungsauswählleitung A-H 856 aktiv, so daß das in Fig. 9 dargestellte Plättchen ein Verschachtelungsauswähleingangssignal über die Leitung 856′′, ein Zeilenauswähleingangssignal über die Leitung 866 und ein Spaltenauswähleingangssignal über die Leitung 869 zugeführt erhält. Die Koinzidenz dieser Signale bewirkt zusammen mit den zehn Adreßbits in den Leitungen 853′′ von Fig. 9, daß Daten in den Leitungen 852 erscheinen. Die in den Leitungen 852 erscheinenden Daten werden zum Empfänger 892 (siehe Fig. 8) übertragen, dem Eingangssignale in der Form von E SEL HI und E SEL LO über die Leitungen 843 und 844 zugeführt werden, welche die Bits 21 und 22 vom geradzahligen Adreßregister 871 (siehe Fig. 6) darstellen. Diese Signale in den Leitungen 843 und 844 werden in der Empfängerschaltung 892 von Fig. 8 dekodiert und wählen die Leitungen 852 der Leitungen 851 aus, welche mit dem Plättchen 884′ verbunden sind (das als Plättchen AE in der oberen Hälfte des Plättchenfeldes 850 in Fig. 7 bezeichnet ist). Wie aus Fig. 7 ersichtlich, werden durch die Verschachtelungsauswähl-, die Zeilenauswähl- und die Spaltenauswählleitungen in der vorstehend beschriebenen Weise zwei Plättchen AE ausgewählt. Das eine Plättchen AE befindet sich in der oberen Hälfte des Plättchenfeldes 850, und das andere Plättchen AE in der unteren Hälfte des gleichen Plättchenfeldes 850. Das in der unteren Hälfte des Feldes 850 befindliche Plättchen AE liefert wie aus Fig. 8 ersichtlich einen Datenausgang in der Leitung 852′, welche als Eingang zum Empfänger/Dekoder 892′ geführt ist. Der Empfänger/ Dekoder 892′ erhält außerdem die E SEL HI und E SEL LO Signale über die Leitungen 843 und 844 zugeführt, die bei Dekodierung zur Auswahl der Leitungen 852′ führen. Die Empfänger in den Empfängerdekodern 892 und 892′ von Fig. 8 werden durch den E Abtastimpuls (E STROBE) in Leitung 845 (d. h. zwischen t 5 und t 6 in Fig. 11) aktiviert. Die Daten in den Leitungen 852 werden zur Einrückschaltung L 1 894 übertragen, während die Daten in den Leitungen 852′ zur Einrückschaltung L 2 894′ übertragen werden. Die Einrückschaltungen 894 und 894′ werden beide beispielsweise zwischen t 5 undt 6 in Fig. 11 durch den geradzahligen Abtastimpuls eingerückt.

Wie anhand Fig. 5 ersichtlich, rückt jede Plättchenkarte zwei Datenbits jedes Mal dann in die Daten-Ein-Ausgabeschaltung 848 ein, wenn ein Abtastimpuls in der Leitung 845 erscheint, vorausgesetzt natürlich, daß die vorstehend beschriebenen anderen Impulse an die betreffende Karte angelegt sind. Aus Fig. 4 ist zu ersehen, daß zwei Karten wie z. B. die Karte 830 von Fig. 5 jeder Stellung E 0 bis E 63 des geradzahligen Feldes, und in entsprechender Weise zwei Karten jeder Stellung O 0 bis O 63 des ungeradzahligen Feldes zugeordnet sind. Jede Karte 830 im geradzahligen Feld und 831 im ungeradzahligen Feld erhält sämtliche Zeilen-, Spalten-, Verschachtelungs- und Abtastsignale zugeführt, wie vorstehend in Verbindung mit den Fig. 5-9 beschrieben ist. Durch jeden Abtastimpuls werden zwei Datenbits pro Karte eingerückt. Da für jede Datenstelle im geradzahligen Feld von Fig. 4 zwei Karten vorhanden sind, rückt jeder geradzahlige Taktimpuls wie z. B. der Impuls zwischen t 5 und t 6 in der Wellenform 845 von Fig. 10 vier Datenbits gleichzeitig für jede der 64 Datenstellen E 0 bis E 63 von Fig. 4 ein. Die in Fig. 4 mit A/C bezeichneten Karten 830 speichern zwei Datenbits, nämlich ein Datenbit in jeder der zugeordneten Einrückschaltungen L 1 und L 2, welche in Fig. 8 für jede Karte mit 894 bzw. 894′ bezeichnet sind. In entsprechender Weise speichern die in Fig. 4 mit B/D bezeichneten Karten 830 ebenfalls zwei Datenbits in den zugeordneten Einrückschaltungen L 1 und L 2. Die vier Datenbits für jede der 64 Datenstellen im geradzahligen Feld von Fig. 4 sind durch die mit E DATA OUT (A-H) bzw. E DATA AUS (A-H) in Fig. 11 bezeichnete Wellenform dargestellt. Diese vier Datenbits werden zwischen t 5 und t 6 eingerückt und bleiben so lange eingerückt bis der nächste geradzahlige Abtastimpuls zwischen t 11 und t 12 auftritt. Vier Datenbits werden t 5 und t 6 im geradzahligen Feld für jede Stelle E 0 bis E 63 durch den Abtastimpuls zwischen t 5 und t 6 in Fig. 11 eingerückt, so daß daher 256 Datenbits gleichzeitig in das geradzahlige Feld von Fig. 4 eingerückt werden.

In entsprechender Weise rückt das ungeradzahlige Feld von Fig. 4 aus den Karten 831 für die Datenstellen O 0 bis O 63 256 Datenbits zwischen den Zeitpunkten t 8 und t 9 ein, wenn der 0 Abtastimpuls der Wellenform 845′ von Fig. 11 aktiv ist, wobei die entsprechenden Zeilen-, Spalten- und Verschachtelungsauswählsignale durch die vorstehend beschriebene erfindungsgemäße Schaltung erzeugt werden.

Entsprechend Fig. 4 ist die Ausgangsdatenleitung jedes Kartenpaars oder jeder Datenstelle im geradzahligen und im ungeradzahligen Feld von Fig. 4 gemeinsam mit vier weiteren Leitungen geschaltet und bildet einen DATA (i) Ausgang. So ist beispielsweise die Datenleitung 836′ von der A/C Karte 830 in der geradzahligen Feldstellung E 0 mit dem Ausgang der E 0 B/D Karte und den Ausgängen der O 0 A/C und B/D Karten 831 verbunden und bildet die DATA-(0) Ausgangsleitung. Entsprechende Ausgangsleitungen DATA (1) bis DATA (63) bestehen für die anderen Datenstellen. Das Auslesen oder Ausgeben von Daten erfolgt über die gemeinsame Datenleitung DATA (0) für die vier Karten in den E 0 und O 0 Stellen der Fig. 4, gesteuert durch die Zeitmultiplex-Steuersignale, welche für das geradzahlige Feld in den Leitungen 903 und für das ungeradzahlige Feld in den Leitungen 903′ erscheinen und von der Taktsteuerung 910 von Fig. 6 geliefert werden. Die vier Taktsignale für die Multiplexleitungen 903 für das geradzahlige Feld sind EM 1 A, EM 1 B, EM 2 C und EM 2 D. In entsprechender Weise bestehen die vier Taktsignale für das ungeradzahlige Feld in den Leitungen 903′ aus OM 1 A, OM 1 B, OM 2 C und OM 2 D. Die vier Signale mit dem vorangestellten Buchstaben E und den nachgestellten Buchstaben A, B, C und D werden an die vier Halbkarten A, B, C und D im geradzahligen Feld angelegt. In entsprechender Weise werden die vier Signale mit dem vorangestellten Buchstaben O und den nachgestellten Buchstaben A, B, C und D an die Halbkarten A, B, C und D für das ungeradzahlige Feld angelegt. In Fig. 4 sind die Zeitmultiplex-Eingänge nur für die geradzahlige und ungeradzahlige Bit O Stellung dargestellt; selbstverständlich sind diese jedoch als Eingänge zu allen anderen Datenstellen 1 bis 63 geführt.

In Fig. 10 sind die Taktsignale für das geradzahlige Feld in durchgezogenen Linien, und die Taktsignale für das ungeradzahlige Feld in gestrichelten Linien dargestellt. Die Taktsignale für das geradzahlige Feld EM 1 A, welche von der Taktsteuerung 910 von Fig. 6 geliefert werden, werden insbesondere den A-Eingängen der Karten 830 in Fig. 4 zugeführt (wie insbesondere für die Stelle E 0 dargestellt ist). Die EM 1 A Taktimpulse treten in den Zeitpunkten t 5, t 11, t 17, t 23 usw. auf. In entsprechender Weise werden die Taktimpulse EM 1 B an die B-Halbkarten in den Datenstellen B im geradzahligen Feld von Fig. 4 angelegt, und diese Impulse treten 20 Nanosekunden nach den EM 1 A Impulsen im Zeitpunkt t 5.75 auf.

Die EM 2 C-Impulse treten 20 Nanosekunden nach den EM 1 B Impulsen, d. h. entsprechend der Darstellung von Fig. 11 im Zeitpunkt t 6.5 auf. Die EM 2 D Impulse schließlich treten 20 Nanosekunden nach den EM 2 C-Impulsen im Zeitpunkt t 7.25 in Fig. 11 auf.

Das EM 1 A-Signal und das EM 2 C-Signal erscheinen in der Leitung 846 bzw. 847 und sind entsprechend Fig. 5 an die A/C- Karte 830 in sämtlichen Datenstellen E 0 bis E 63 von Fig. 4 angelegt. In entsprechender Weise erscheinen die Signale EM 1 B und EM 2 D in den Leitungen 846 und 847 und sind entsprechend Fig. 5 an sämtliche B/D-Karten im geradzahligen Feld von Fig. 4 angelegt. Die Signale OM 1 A und OM 2 C erscheinen in den Leitungen 846 und 847 zu den A/C-Karten im ungeradzahligen Feld von Fig. 4, während die Signale OM 1 B und OM 2 D in den Multiplexleitungen 846 und 847 (siehe Fig. 5) erscheinen und an sämtliche B/D Karten im ungeradzahligen Feld von Fig. 4 angelegt sind.

Die vier Taktimpulse EM 1 A, EM 1 B, EM 2 C und EM 2 D erscheinen im 80 Nanosekundenzeitraum zwischen t 5 und t 8. Für jedes Taktsignal steht eine Zeitspanne von 20 Nanosekunden zur Verfügung, um die in den entsprechenden vier Einrückschaltungen der Kartenpaare in jeder Datenstell- gespeicherten Daten abzurufen. Dementsprechend werden die 64 Datenleitungen DATA (0), DATA (1), . . . . DATA (63) in Zeitmultiplex mit vier Datenbits pro Leitung während des Zeitraums von t 5 bis t 8 betrieben, was einem Auslesen der Daten im geradzahligen Feld von Fig. 4 entspricht.

Nach Beendigung des Auslesens des geradzahligen Feldes, d. h. nach Beendigung des Impulses im Zeitpunkt t 7.25 durch das EM 2 B Signal wird das ungeradzahlige Feld in analoger Weise durch die vier Taktsignale OM 1 A, OM 1 B, OM 2 C und OM 2 D ausgelesen. Diese Taktsignale des ungeradzahligen Feldes erscheinen in 20 Nanosekundenintervallen wie beispielsweise in Fig. 11 in den Zeitpunkten t 8, t 8,75, t 9.5 bzw. t 10.25 dargestellt ist. Dementsprechend sind während des 80 Nanosekunden betragenden Intervalls zwischen t 8 und t 11 die Datenleitungen DATA (0) bis DATA (63) im Zeitmultiplexbetrieb für vier Datenbits pro Leitung, was einem Auslesen des ungeradzahligen Feldes von Fig. 4 entspricht.

Nach Beendigung des Auslesens des ungeradzahligen Feldes wird nach dem letzten Impuls im Zeitpunkt t 10.25 für das Signal OM 2 D das geradzahlige Feld wiederum mit Multiplexsignalen betrieben, die im Zeitpunkt t 11 beginnen und sich über das 80 Nanosekunden betragende Intervall bis t 14 erstrecken. Nach Beendigung des Auslesens des geradzahligen Feldes erfolgt wiederum Zeitmultiplexauslesen des ungeradzahligen Feldes während des nächstfolgenden 80 Nanosekundenintervalls zwischen t 14 und t 17. Geradzahliges und ungeradzahliges Feld wechseln sich in der beschriebenen Weise wie anhand Fig. 11 veranschaulicht fortlaufend gegenseitig ab.

Claims (2)

1. Speicherfeldkarte (830, Fig. 5) für ein Datenverarbeitungssystem, das eine Instruktionseinheit (8, Fig. 1) und eine Ausführungseinheit (10, Fig. 1) zur Verarbeitung von Informationen sowie einen in Form eines oder mehrerer Logikmodulen (LM 0 bis LM 3, Fig. 2) organisierten Hauptspeicher (2, Fig. 2) zur Speicherung der durch die Instruktionseinheit (8) und die Ausführungseinheit (10) zu verarbeitenden Informationen enthält, wobei die Speicherfeldkarte (830) eine Vielzahl von in Zeilen und Spalten angeordneten Plättchen (884, 884′, Fig. 7) mit je einer Vielzahl von Speicherstellen aufweist und die Plättchen (884, 884′) für den Datenzugriff auswählbar und zyklisch während einer ersten Zeitspanne, in der kein Zugriff erfolgen kann, und während einer zweiten Zeitspanne, in der ein Zugriff möglich ist, betreibbar sind, mit Unterteilung der Speicherfeldkarte (830) in Gruppen für die aus mehreren Plättchen (884, 884′) bestehende Speicherfeldkarte (830) und mit Gruppenauswähl- und Adressiereinrichtungen, dadurch gekennzeichnet, daß die Speicherfeldkarte (830) eine erste, in ungeradzahligen Spalten der Speicherfeldkarte (830) angeordnete Gruppe (AE bis DE, AF bis DF, AG bis DG, AH bis DH) solcher Plättchen (884, 884′), eine zweite, in geradzahligen Spalten der Speicherfeldkarte (830) angeordnete Gruppe (SW bis VW, SX bis VX, SY bis VY, SZ bis VZ, Fig. 7) solcher Plättchen (884, 884′) aufweist,
daß mit den Plättchen (884, 884′) der ersten Gruppe eine erste Zeilenwählvorrichtung (ROW SEL A bis ROW SEL D, 867, 859, Fig. 5) verbunden ist,
daß mit den Plättchen (884, 884′) der zweiten Gruppe eine zweite Zeilenwählvorrichtung ROW SEL S bis ROW SEL V, 867, 859, Fig. 5) verbunden ist,
daß mit den Plättchen sowohl der ersten als auch der zweiten Gruppe eine gemeinsame Datenzugriffsvorrichtung (848, 851, Fig. 5) verbunden ist, und
daß eine Adressiervorrichtung (856, 857, Fig. 5) vorgesehen ist, die mit der zum Zugriff auf die Plättchen der ersten Gruppe in einem ersten Zeitabschnitt (t₅ . . . t₁₁, Fig. 11) dienenden ersten Zeilenwählvorrichtung über ein erstes UND-Gatter (880) verbunden und mit der zum Zugriff auf die Plättchen der zweiten Gruppe in einem zweiten Zeitabschnitt (t₁₁ . . . t₁₇, Fig. 11) dienenden zweiten Zeilenwählvorrichtung über ein zweites UND-Gatter (881) derart verbunden ist, daß abwechselnd der Zugriff auf Informationsbits in der ersten und zweiten Gruppe zeitlich unmittelbar aneinander anschließend durchführbar ist.

2. Speicherfeldkarte (830) nach Anspruch 1, dadurch gekennzeichnet, daß sie ein erstes und ein zweites Speicherfeld umfaßt, von denen das erste die obere Hälfte der Zeilen von Plättchen und das zweite die untere Hälfte der Zeilen von Plättchen enthält, und daß die Datenzugriffsvorrichtung eine Ausgangsleitung (836, Fig. 4) zum zeitlichen Multiplexbetrieb der Datenabgabe von Plättchen in dem ersten Speicherfeld abwechselnd mit einem zeitlichen Multiplexbetrieb der Datenabgabe von Plättchen in dem zweiten Speicherfeld aufweist.