JPH02105074A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH02105074A
JPH02105074A JP63258414A JP25841488A JPH02105074A JP H02105074 A JPH02105074 A JP H02105074A JP 63258414 A JP63258414 A JP 63258414A JP 25841488 A JP25841488 A JP 25841488A JP H02105074 A JPH02105074 A JP H02105074A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基板実装時に基板上の配線と端子とが正常に
接続されているかを確認する機能を有する半導体集積回
路に関する。
〔従来の技術〕
基板と集積回路との実装状態を検査するためのテスト回
路が、従来の集積回路には内蔵されていない。このため
、基板としての機能検査をすることにより、集積回路と
基板との接続検査を省くか、またはインサーキットテス
タなどを用いることにより、基板に実装された状態で機
能検査することにより、実装状態検査を行なっていた。
〔発明が解決しようとする課題〕
上述した基板ごとの機能検査では、装置の機能になるほ
ど基板の機能をすべて検査するには、−船釣には多大な
時間と工数とを要する。
〔課題を解決するための手段〕
本発明によれば、特定の端子を操作することにより、す
べての入出力端子を、任意の値を出す出力端子とするテ
スト用回路を有することを特徴とする半導体集積回路が
得られる。
〔実施例〕
次に、本発明の一実施例を示した図面を参照して、本発
明をより詳細に説明する。
第１図は本発明の集積回路チツア上での機能概略図であ
る。モード設定入力１および２がらの信号は、入力バッ
ファ３．モード制御信号線４および５を通ってすべての
久方または出カブロック６に接続されている。
第２図は本発明の第一の実施例の回路図であり、テスト
回路を構成しているそれぞれのブロックを示している。
第２図（ａ）および（ｂ）はテスト回路のモード設定を
行なうための入力部およびその真理値表である。モード
設定入カフおよび８を入力Ａおよび、とし、それに対応
するモード制御信号線９および１０をＡ’　、Ｂ’とす
る。入力バッファ部１１は、静電破壊保護のために設け
られたもので、真理値表に示すようにノンインバーテイ
ングバッファである。この人カフおよび８に入力された
値により集積回路他のすべての入出力端子を通常の使用
状態、またはすべての入出力端子を「０」を出力する出
力端子、［１」を出力する出力端子に変換する。
第２図（ｃ）はｓｍ回路の入力端子に付加されるテスト
回路を示す。入力インバーテイングバッファ１２は、Ｍ
Ｏ３構造の例であるので、入力端子１３の入力インピー
ダンスは非常に大きい。したがって、出力トランジスタ
１４を付加するだけで容易に出力になり、これをモード
制御信号Ａ′９およびＢ′１０により（Ａ’　、Ｂ”）
＝　（０゜０）のとき入力、（Ａ’　、Ｂ′）＝　（０
，ｌ）のとき「０」出力、（Ａ’　、Ｂ’　）＝　（１
，Ｏ）のとき「１」出力とする。
第２図（ｄ）および（ｅ）は、集積回路の出力端子に付
加されるテスト回路およびその真理値表を示す。通常の
出力インバーテイングバッファ１７の前段すなわちフリ
バッファ部１８に本発明の機能を付加する。フリバッフ
ァ部１８は、真理値表で示すように、入力値と出力値と
が一対一に対応するデーコーダである。
第２図（ｆ＞および＜ｇ＞は、３−ステート出力バッフ
ァ端子におけるテスト回路およびその真理値表を示す。
真理値表に示すような機能を持つフリバッファデコーダ
部２１によりモード制御信号Ａ′９およびＢ′１０．３
−ステート出力バッファのイネーブル信号線Ｅ２２、内
部論理回路からの出力バッファへの入力信号１１９で決
まる値が出力端子２４に出力される。
第２図（ｈ）は、双方向端子のテスト回路である。この
回路は、第２図（ｆ）の３−ステート出力バッファに入
力バッファ２５を付加したものである。入力はハイイン
ピーダンスであるので、双方向端子２６の値は、３−ス
テート出力バッファのフリバッファデコーダ部２１の動
きだけで決まる。
第３図は、本発明の第二の実施例の回路図であり、チッ
プ上の配置については第一の実施例と同じである。第二
の実施例においては、出力値にハイインピーダンスを設
定できるようにしたものであり、回路構成はほぼ第一の
実施例と同じであるので、説明は省略する。
第４図は、本発明の第三の実施例のチップ上での機能概
略図である。各ブロックの回路構成は、第一および第二
の実施例と同じである。フリバッファデコーダ部または
入力バッファ部のモード制御信号入力Ａ′およびＢ′を
、隣接する端子のモード制御信号入力Ａ′およびＢ′と
反対にモード制御信号線Ａ’４およびＢ’５に接続する
。すなわち、ある端子のモード制御入力の接続がモード
制御信号線　　端子のモード制御人力Ａ’　　　　　　
　　　Ａ” Ｂ’　　　　　　　　　　Ｂ’ なら、その隣の端子のモード制御入力の接続はモード制
御信号線　　端子のモード制御入力Ａ’　　　　　　　
　　Ｂ’ Ｂ’　　　　　　　　　Ａ’ とする、これにより、テスト時には隣接端子とは反対の
レベルの出力を出すことが可能となる。
本発明を用いた集積回路の基板上での測定方法を、第５
図を参照して、説明する。集積回路２８の実装状態を検
査するには、集積回路２８とつながっている集積回路、
例えば集積回路２７および２９のモード制御入力端子３
０および３２の入力を（１，１）に設定する。この操作
により、集積回路２７および２９の全入出力端子はハイ
インピーダンスになり、集積回路２８とつながっている
配線への電流供給はなくなる。したがって、集積回路２
８はまわりの他の集積回路の影響を受けず、基板配線上
の測定点の電圧、電流を計ることにより端子と基板との
接続状態を検査できる。
〔発明の効果〕
以上説明したように、本発明によれば、モード制御入力
の設定で容易に全入出力端子の状態を決められるので、
従来インサーキットテスタで使っていたようなテストパ
ターンは不要となり、工数や時間の大幅な削減が可能で
ある。
また、第二の実施例を用いることにより出力値を「０」
、’ＩＪ、ｒハイインピーダンス」の３値を設定できる
ので、基板実装時の主な破壊モードである静電破壊、ラ
ッチアップ破壊などの集積回路の不具合も検出可能であ
る。また、第三の実施例の機能を追加すれば、隣接端子
との出力値が反対に設定でき、はんだブリッジなどによ
る端子間ショート不良も検出可ＩＩヒとなる。
【図面の簡単な説明】
第１図は本発明チップ上の概略配置図、第２図は本発明
の第一の実施例の回路図で、（ａ）図はモード設定入力
部のブロック図、（ｂ）図はその真理値表を示す図、（
ｃ）図は入力ブロックのブロック図、（ｄ）図は出力ブ
ロックのブロック図、（ｅ）図はその真理値表を示す図
、（ｆ）図は３−ステート出力ブロックのブロック図、
（ｇ）図はその真理値表を示す図、（ｈ）図は双方向ブ
ロックのブロック図、第３図は第二の実施例の回路図で
、（ａ）図はモード設定入力部のブロック図、（ｂ）図
はその真理値表を示す図、（ｃ）図は入力ブロックのブ
ロック図、（ｄ）図は出力ブロックのブロック図、（ｅ
）図はその真理値表を示す図、（ｆ）図は３−ステート
出力ブロックのブロック図、（ｇ）図はその真理値表を
示す図、（ｈ）図は双方向ブロックのブロック図、第４
図は第三の実施例のチップ上のブロック概略図、第５図
は本発明を用いた集積回路の基板上での検査方法の説明
図である。 １．２：モード設定入力部、３：入力バッファ部、４，
５：モード制御信号線、６：入力または出力ブロック部
、７．８：モード設定入力端子、９．１０・モード制御
信号線、１に入力バッファ、１２：入力インパーティグ
バッファ、１３：入力端子、１４：出力インバーテイン
グバッファ、１５：Ｖｏｏ端子、１６：Ｖ５ｓ端子、１
７：出力インバーテイングバッファ、１８：プリバッフ
ァデコーダ部、１９：出力バッファへの入力信号、２０
：出力端子（ノーマル）１．２１：プリバッファデコー
ダ部、２２：出力バッファイネーブル信号線、２４：出
力端子（３−ステート出力）、２５：入力バッファ、２
６：双方向端子、２７．２８，２９：本発明を用いた集
積回路、３０．３１．３２：本発明を用いた集積回路の
モード制御入力端子。

Claims (1)

    【特許請求の範囲】
  1. 特定の端子を操作することにより、すべての入出力端子
    を、任意の値を出す出力端子とするテスト用回路を有す
    ることを特徴とする半導体集積回路。
JP63258414A 1988-10-14 1988-10-14 半導体集積回路 Expired - Lifetime JP2827229B2 (ja)

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DE68918040T DE68918040T2 (de) 1988-10-14 1989-10-16 Integrierte Halbleiterschaltung mit Ein- und Ausgangsanschlüssen, die einen unabhängigen Verbindungstest erlauben.
US07/421,883 US5012185A (en) 1988-10-14 1989-10-16 Semiconductor integrated circuit having I/O terminals allowing independent connection test

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