DE68910768T2

DE68910768T2 - Schaltung zur Erzeugung von Impulsen mit einer bestimmten Zeitperiodenbreite in Abhängigkeit eines Triggersignals.

Info

Publication number: DE68910768T2
Application number: DE89116308T
Authority: DE
Inventors: Mitsumo Intellectual Pr Kawano
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-09-29
Filing date: 1989-09-04
Publication date: 1994-03-31
Anticipated expiration: 2009-09-05
Also published as: JPH0292012A; DE68910768D1; EP0361135B1; EP0361135A2; EP0361135A3; US4979194A; KR920006012B1; KR900005694A

Description

Die Erfindung betrifft allgemein eine Impulserzeugungsschaltung und spezieller eine digitale Impulserzeugungsschaltung zum Erzeugen eines Impulssignals, das eine vorbestimmte Zeitperiodenbreite hat, die auf einem Trigger- bzw. Auslösersignal beruht.
In einem Videosystem ist es oft erforderlich, als Reaktion auf ein Synchronsignal, das als ein Trigger dient, ein Impulssignal zu erzeugen, das eine vorbestimmte Zeitperiodenbreite hat. Es ist z.B. oft erforderlich, einen Impuls zu erzeugen, der mit der automatischen Verstärkungsregelung (bzw. Automatic Gain Control, AGC) im Videosystem verbunden ist, d.h. ein Signal, das zur Unterscheidung einer Impulsbreite eines horizontalen Synchronsignals benutzt ist.
Wenn in einem solchen herkömmlichen Videosystem ein Impulssignal mit einer vorbestimmten Zeitperiodenbreite als Reaktion auf ein als Trigger dienendes Synchronsignal erzeugt wird, wird eine digitale Impulserzeugungsschaltung benutzt, um eine vorbestimmte Anzahl von Takten zu zählen, die eine vorbestimmte Periode haben, und einen Impuls auszugeben. In einer solchen Impulserzeugungsschaltung ist ein analoger Verdoppler erforderlich, wie in Fig. 6 gezeigt, wenn eine Zeitperiodenbreite eines zu erzeugenden Impulssignals so eingestellt ist, daß sie ungefähr zweimal so grob ist wie die des Takts.
Spezieller wird ein Takt SC, der als ein Systemtakt benutzt ist, durch einen Verdoppler in einen Takt umgewandelt, der eine Frequenz hat, die zweimal so hoch ist wie die des Takts SC. Ein Ausgang vom Verdoppler 20 ist als ein Takt eines Zählers 21 benutzt, und der Zähler 21 erhält ein Synchronsignal (SYNC) als einen Triggereingang. Deshalb kann ein Ausgangsimpuls, der eine vorbestimmte Zeitperiodenbreite hat, die ungefähr das Zweifache der des Systemtakts SC beträgt, vom Zähler 21 erhalten werden.
Der Verdoppler besteht oft aus einer reinen Analogschaltung oder einer Halbanalog-Digitalschaltung, die die Verzögerung eines Gate bzw. Gatters benutzt. In einem solchen Verdoppler ist jedoch die Anzahl von Teilen erhöht, oder es kann kein stabiler Betrieb verwirklicht werden.
Weil der für die Impulserzeugungsschaltung benutzte Analogverdoppler die obigen Nachteile hat, ist in der gesamten herkömmlichen Impulserzeugungsschaltung zum Erzeugen eines Impulssignals, das eine vorbestimmte Zeitperiodenbreite hat, durch Zählen eines Takts, der eine vorbestimmte Periode hat, die Anzahl von Teilen erhöht, oder es kann kein stabiler Betrieb verwirklicht werden.
Eine Aufgabe der vorliegenden Erfindung ist deshalb die Bereitstellung einer neuen und verbesserten Impulserzeugungsschaltung, die eine einfache Digitalschaltungsanordnung hat, um stabil und genau ein Impulssignal zu erzeugen, das eine vorbestimmte Zeitperiodenbreite hat.
Gemäß der vorliegenden Erfindung ist eine Impulserzeugungsschaltung bereitgestellt mit einer ersten Eingangseinrichtung zur Eingabe eines ersten Signals, das als Trigger dient; zweiten Eingangseinrichtung zur Eingabe von zweiten und dritten Signalen, die einander entgegengesetzte Phasen haben, um eine Zeitperiodenbreite einzustellen; ersten Datenhalteeinrichtung zum Erhalten eines ersten Halteausgangs als Reaktion auf das erste bzw. zweite Signal, die von der ersten und zweiten Eingangseinrichtung ausgegeben werden; zweiten Datenhalteeinrichtung zum Erhalten eines zweiten Halteausgangs als Reaktion auf die ersten bzw. zweiten Signale, die von der ersten und zweiten Eingangseinrichtung ausgegeben werden; Bestimmungseinrichtung zum Bestimmen, welches der zweiten oder dritten Signale der Zählereinrichtung als Taktsignal zugeführt werden soll, das heißt, ob das erste Signal ankommt, wenn das zweite Signal hoch ist oder wenn das dritte Signal hoch ist; und Wähleinrichtung zum Wählen des einen der zweiten und dritten Signale, das von der zweiten Eingangseinrichtung geliefert wird, welches Signal zuerst einen Niedrig-zu-Hoch-Übergang nach dem Auftreten des ersten Signals ausführt, als ein Taktsignal, wobei die Zählereinrichtung das von der Wähleinrichtung gewählte Taktsignal zählt, um eine Zeitperiodenbreite eines auszugebenden Impulssignals einzustellen, und um das Impulssignal zu erzeugen, das zu einer vorgegebenen Zeittaktung als Reaktion auf die ersten und zweiten Halteausgänge, die von der ersten bzw. zweiten Datenhalteeinrichtung ausgegeben sind, auszugeben ist.
Mit der obigen Anordnung ist gemäß der vorliegenden Erfindung eine Impulserzeugungsschaltung bereitgestellt, die eine Digitalschaltungsanordnung hat, um ein Impulssignal stabil und genau zu erzeugen, das eine vorbestimmte Zeitperiodenbreite hat.
Zusätzliche Aufgaben und Vorteile der Erfindung werden in der Beschreibung, die folgt, dargelegt und sind teilweise aus der Beschreibung offensichtlich oder können durch Anwendung der Erfindung erfahren werden. Die Aufgaben und Vorteile der Erfindung können durch die Mittel und Kombinationen, die in den beigefügten Ansprüchen besonders dargelegt sind, verwirklicht und erhalten werden.
Die beiliegenden Zeichnungen, die in der Gesamtoffenbarung enthalten sind und einen Teil davon bilden, verdeutlichen gegenwärtig bevorzugte Ausführungsbeispiele der Erfindung und dienen zusammen mit der obigen allgemeinen Beschreibung und der ausführlichen Beschreibung der bevorzugten Ausführungsbeispiele, die unten angegeben ist, zur Erklärung der Grundsätze der Erfindung.
Fig. 1 ist ein Schaltplan, der eine Anordnung einer Impulserzeugungsschaltung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 2 ist ein Schaltplan, der eine Anordnung einer Schaltung gemäß einem zweiten Ausführungsbeispiel, das durch Verkörpern der Schaltung des ersten Ausführungsbeispiels, das in Fig. 1 gezeigt ist, erhalten wird, zeigt;
Fig. 3 ist ein Zeitablaufdiagramm eines Betriebs der Schaltung eines Ausführungsbeispiels, das in Fig. 2 gezeigt ist;
Fig. 4 ist ein Schaltplan, der eine Anordnung einer Impulserzeugungsschaltung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 5 ist ein Zeitablaufdiagramm eines Betriebs der Schaltung des in Fig. 4 gezeigten Ausführungsbeispiels; und
Fig. 6 ist ein Blockdiagramm, das eine schematische Anordnung einer herkömmlichen Impulserzeugungsschaltung zeigt.
Fig. 1 ist ein Schaltplan, der eine Anordnung einer Impulserzeugungsschaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Auf Fig. 1 Bezug nehmend, beinhaltet die Schaltung dieses Ausführungsbeispiel D-Flipflops (die nachstehend als DFFs zu bezeichnen sind) 1 und 2, die als Datenhalteeinrichtungen dienen, ein SR-Flipflop (das nachstehend als SRFF zu bezeichnen ist) 3 und AND-Gates bzw. UND-Gatter 8 und 9 zum Bilden einer Bestimmungseinrichtung, ein OR-Gate bzw. ODER- Gatter 10, einen Schalter 11, der als Wähleinrichtung dient, einen Zähler 7, der als Zähleinrichtung dient, und einen Inverter 17.
Eingangsanschlüsse D der DFFs 1 und 2 erhalten ein Synchronsignal S, das als Trigger zur Erzeugung eines Iinpulssignals dient. Ein Takt C1, der eine vorbestimmte Periode hat, ist an einen Taktanschluß CK des DFF 1 geliefert, und ein Takt C3, der eine Phase hat, die der von Takt C1 entgegengesetzt ist, ist an einen Taktanschluß CK des DFF 2 durch den Inverter 17 geliefert. Wenn das in die DFFs 1 und 2 eingegebene Synchronsignal S auf hohen Pegel (nachfolgend als "H" zu bezeichnen) gesetzt ist und der Takt C1 steigt, geht ein Ausgang von dem DFF 1 auf "H", bevor ein Ausgang von DFF 2 steigt. Ein Ausgangsanschluß Q des DFF 1 ist mit dem zweiten Eingangsanschluß des AND-Gate 8, dem negativen Logikeingangsanschluß des AND-Gate 9 und dem OR- Gate 10 verbunden. Ein Ausgangsanschluß Q des DFF 2 ist mit dem negativen Logikeingangsanschluß des AND-Gate 8, dem zweiten Eingangsanschluß des AND-Gate 9 und dem OR-Gate 10 verbunden. Zusätzlich erhalten die ersten Eingangsanschlüsse der AND-Gates 8 und 9 ein Maskensignal M vom Zähler 7 (später zu beschreiben).
Die Ausgangsanschlüsse der AND-Gates 8 und 9 sind verbunden, um die Anschlüsse S bzw. R des SRFF 3 einzustellen bzw. zu setzen und rückzusetzen. Der Ausgangsanschluß des OR-Gate 10 ist mit dem Triggereingangsanschluß des Zählers 7 verbunden.
Ein Signal vom Ausgangsanschluß Q des SRFF 3 ist zum Steuern des Schalters 11 benutzt. Der Schalter 11 wählt einen der Takte C1 und C3, und der gewählte Takt wird an einen Taktanschluß CK des Zählers 7 geliefert.
Wenn ein Ausgang von dem DFF 1 auf "H" gesetzt ist, geht ein Signal, das in den gesetzten Anschluß S des SRFF 3 einzugeben ist, auf "H", und das SRFF 3 ist gesetzt. Deshalb geht ein Ausgang von dem SRFF 3 auf "H", und der Takt C1 ist als der Takt C2 benutzt, der an den Taktanschluß CK des Zählers 7 zu liefern ist.
Wenn das Synchronsignal S, das in die Eingangsanschlüsse D der DFFs 1 und 2 eingegeben wird, auf "H" gesetzt ist und der Takt C1 fällt, geht ein Ausgang von dem DFF 2 auf "H", bevor ein Ausgang von dem DFF 1 steigt. Wenn der Ausgang von dem DFF 2 auf "H" gesetzt ist, geht ein Signal, das in den Rücksetzanschluß R des SRFF 3 einzugeben ist, auf "H", und daher ist das SRFF 3 rückgesetzt. Deshalb geht ein Ausgang von dem SRFF 3 auf niedrigen Pegel (nachstehend als "L" zu bezeichnen), und der Schalter 11 ist geschaltet. Deshalb ist der Takt C3 als der Takt C2, der an den Taktanschluß CK des Zählers 7 zu liefern ist, benutzt.
Das OR-Gate 10 ist zwischen den Ausgangsanschlüssen Q der DFFs 1 und 2 und dem Trigger-Anschluß des Zählers 7 eingefügt. Von den Ausgängen von den DFFs 1 und 2 ist der Ausgang, der als Reaktion auf das Synchronsignal S zuerst auf "H" geht, als ein Trigger benutzt, um ein Impulssignal zu erzeugen. Spezieller wird ein Zählbetrieb des Takts C2 begonnen, nachdem der Ausgang auf "H" geht. Bis das Impulssignal, das eine vorbestimmte Zeitperiodenbreite hat, von dem Zähler 7 ausgegeben wird, werden Ausgänge von den AND-Gates 8 und 9 als Reaktion auf ein Maskensignal M immer auf "L" gehalten, und deshalb sind Eingänge an die Setz- und Rücksetzanschlüsse S und R des SRFF 3 von den DFFs 1 und 2 maskiert.
Mit einer solchen Schaltungsanordnung ist eine Zeitperiode, bis der Takt von einer Vorderflanke des Synchronsignals S zu dem Zähler 7 geliefert ist, 0 bis 0,5 Takte. Eine Zeitperiode der herkömmlichen Schaltung bis der Takt von einer Vorderflanke des Synchronsignals zu dem Zähler geliefert ist, war 0 bis 1,0 Takt. Mit der obigen Anordnung kann eine Zeitperiode erhalten werden, die etwa das Zweifache derjenige der herkömmlichen Schaltung beträgt.
Fig. 2 ist ein Schaltplan, der eine Anordnung eines zweiten Ausführungsbeispiels zeigt, das durch weitere Verkörperung der Schaltung gemäß dem ersten Ausführungsbeispiel, das in Fig. 1 gezeigt ist, erhalten ist. Fig. 3 ist ein Zeitablaufdiagramm eines Betriebs der Schaltung gemäß dem zweiten Ausführungsbeispiel, das in Fig. 2 gezeigt ist. Der Zähler 7 in Fig. 1 entspricht den DFFs 4, 5 und 6, einem AND-Gate 12 und einem Inverter 16, wie in Fig. 2 gezeigt ist. Der Schalter 11 in Fig. 1 entspricht den AND-Gates 13 und 14 und einem OR-Gate 15, wie in Fig. 2 gezeigt ist. Wenn in dem Betriebszeitablaufdiagramm, das in Fig. 3 gezeigt ist, ein Synchronsignal S auf "H" geht, geht an einer Hinterflanke eines Takts C1, d.h. an einer Vorderflanke eines Takts C3 ein Ausgang Q2 von einem DFF 2 auf "H", bevor ein Ausgang Q1 von einem DFF 1 steigt, und daher ist ein SRFF 3 rückgesetzt. Deshalb geht ein Ausgang Q3 von dem SRFF 3 auf "L", und die AND-Gates 13 und 14 und das OR-Gate 15 im Schalter 11 liefern den Takt C3 an die Taktanschlüsse CK der DFFs 5 und 6 in dem Zähler 7.
Ein Eingang zu dem DFF 4 im Zähler 7 ist immer auf "H" gesetzt. Ein Signal, das dadurch erhalten ist, daß ein OR- Gate 10 veranlaßt wird, eine logische Operation der Ausgänge Q1 bzw. Q2, die von den DFFs 1 und 2 ausgegeben sind, auszuführen, ist an einen Taktanschluß CK des DFF 4 geliefert. Spezieller, wenn der Ausgang Q2 von dem DFF 2 auf "H" geht, geht ein Ausgang Q4 von dem DFF 4 ebenfalls auf "H". Der Ausgang Q4 ist geliefert, um die Anschlüsse R der DFFs 5 und 6 durch den Inverter 16 rückzusetzen, so daß ein Rücksetzzustand der DFFs 5 und 6 freigegeben ist. Zusätzlich wird der Ausgang Q4 zu den AND-Gates 8 und 9 durch den Inverter 16 geliefert, so daß Eingänge zu den Rücksetz- und Setzanschlüssen R und S des SRFF 3 aus den DFFs 1 und 2 maskiert sind.
Wie oben beschrieben, ist der Schalter 11 geschaltet, wenn der Ausgang 03 von dem SRFF 3 auf "L" geht. Deshalb ist der Takt C3 als der Takt C2, der an die Taktanschlüsse CK der DFFs 5 und 6 im Zähler 7 zu liefern ist, benutzt, und der Takt C3 wird von dem Zähler 7 gezählt. Wenn ein Ausgang Q5 von dem DFF 5 auf "L" geht und ein Ausgang Q6 von dein DFF 6 auf "H" geht, geht ein Ausgang von dem AND-Gate 12 auf "H". Deshalb ist ein Ausgang von dem AND-Gate 12 an den Rücksetzanschluß R des DFF 4 geliefert, und das DFF 4 ist rückgesetzt. Zusätzlich sind die DFFs 5 und 6 rückgesetzt, und die Maskierung der Eingänge zu den Rücksetz- und Setzanschlüssen R und S des SRFF 3 ist freigegeben.
Bei der Impulserzeugungsschaltung dieses Ausführungsbeispiels dient der Ausgang Q4 des DFF 4 als ein zu erzeugendes Impulssignal. Wenn eine Verzögerung des Gate unberücksichtigt ist, hat das Signal an Vorder- und Hinterflanken des Impulssignals eine Abweichung innerhalb eines Bereichs von 0 bis 0,5 Takten. Eine Zeitperiodenbreite, die ungefähr doppelt so breit ist wie die des Impulssignals der herkömmlichen Schaltung, das eine Abweichung innerhalb eines Bereichs von 0 bis 1,0 Takt hat, kann erhalten werden. Es sei beachtet, daß in diesem Ausführungsbeispiel ein Arbeitsverhältnis des Takts, das bzw. der zum Setzen einer Zeitperiodenbreite des Impulssignals benutzt wird, ungefähr 1 : 1 sein muß. Die Vorder- und Hinterflanken des Takts benutzend, kann eine Zeitperiodenbreite des zu erzeugenden Impulssignals so eingestellt werden, daß sie mit der Zeitperiodenbreite eines Takts, der eine Periode hat, die das Zweifache derjenigen des Takts dieses Ausführungsbeispiels beträgt, gleich ist.
Ein drittes Ausführungsbeispiel der vorliegenden Erfindung wird unten mit Bezugnahme auf die Figuren 4 und 5 beschrieben. Es sei beachtet, daß dieselben Teile in Fig. 4 mit denselben Bezugsziffern oder denselben Bezugsnummern mit Strichen wie in den Figuren 1 und 2 bezeichnet sind und eine Beschreibung davon weggelassen wird.
Fig. 4 ist ein Schaltplan, und Fig. 5 ist ein Zeitablaufdiagramm, wenn das dritte Ausführungsbeispiel zur Erzeugung eines neuen AGC-Standardimpulses, der in einem Videosystem benutzt wird, angewandt ist.
In diesem Fall ist ein Synchronsignal als ein Trigger verwendet. Das Synchronsignal ist um 0,7 µs an seiner Vorderflanke verzögert und um 0,2 µs an seiner Hinterflanke verzögert, wenn das Synchronsignal vom Videosignal (Luminanzkomponente Y nach einem Tiefpaßfilter) synchrongetrennt ist. Deshalb wird die Impulsbreite von 4,7 µs des normalen Synchronsignals vermindert, um ungefähr 4,2 µs zu sein, und die Impulsbreite von 2 us eines Pseudosynchronsignals wird vermindert, um 1,5 µs zu sein. Ein solches Synchronsignal wird der Wellenformverarbeitung ausgesetzt, um schließlich einen Impuls zu erhalten. Ein 1/8-frequenzgeteilter Ausgang (fo/8) von einem spannungsgesteuerten Oszillator (VCO) (nicht gezeigt) zum Erzeugen eines Farbunterträgers (fo) ist als ein Takt zum Erhalten des Impulses verwendet. Da eine Periode des Takts (fo/8) so relativ lang ist wie 1,6 µs, sind beide Flanken des Takts in diesem Ausführungsbeispiel benutzt.
In Fig. 4 erhalten beide DFFs 1 und 2 ein Synchronsignal (SYNC) als Dateneingang (D). Ein negativer Phasentakt des Takts fo/8 ist in einen Takteingangsanschluß des DFF 1 eingegeben, und der Takt (CK) ist in einen Takteingangsanschluß des DFF 2 als positiver Takt durch einen Inverter 17 eingegeben. Dieses Ausführungsbeispiel ist nachfolgend mit Bezugnahme auf das Zeitablaufdiagramm in Fig. 5 beschrieben. Wenn das Synchronsignal (SYNC) zuerst in das DFF 1 eingegeben ist (Q1 = 1), ist ein SRFF 3 durch die AND-Gates 8' und 9' gesetzt. Deshalb ist ein negativer Phasentakt
in die DFFs 5 und 6 durch einen Schalter 11' eingegeben. Im Gegenteil, wenn das SYNC zuerst in das DFF 2 eingegeben ist (Q2 = 1), ist das SRFF 3 rückgesetzt. Deshalb ist ein positiver Phasentakt (CK') in die DFFs 5 und 6 eingegeben. Wenn das SYNC eingegeben ist und daher ein Ausgang Q von einem der DFFs 1 und 2 auf "1" geht, wird der negative Phasentakt
in einen Takteingangsanschluß eines DFF 4 durch ein NOR-Gate bzw. WEDER-NOCH-Gatter 10' und die Inverter 24 und 25 eingegeben, und das SYNC wird in das DFF 4 eingegeben. Wenn zu dieser Zeit das SYNC deaktiviert ("0") ist, ist das Signal z.B. Rauschen mit einer Impulsbreite von 0,7 µs oder weniger. Deshalb ist das DFF 4 in einem Rücksetzzustand gehalten, und ein Rücksetzzustand der DFFs 5 und 6 ist aufrechterhalten.
Wenn das DFF 4 als Reaktion auf das SYNC gesetzt ist, sind die Setz- und Rücksetzeingänge zum SRFF 3 maskiert, und ein Zähler 7', der durch die DFFs 5 und 6 gebildet ist, beginnt einen Zählbetrieb. Wenn der Zähler 7' den Takt CK' bis 1,5 CK' zählt und das SYNC zu dieser Zeit immer noch vorhanden ist ("1") (ein normales SYNC), ist das DFF 4 rückgesetzt, und die DFFs 5 und 6 sind ebenfalls rückgesetzt. Wenn der Zähler 7' 1,5 CK' (2,4 µs) zählt, und das SYNC bereits deaktiviert wurde (Pseudo-SYNC), ist ein Zählbetrieb weiter fortgesetzt. Wenn der Zähler 7' 2,5 CK' zählt, ist das DFF 4 durch die AND-Gates 12', 16' und 19 und ein OR-Gate 20 rückgesetzt, und der Zähler selbst ist rückgesetzt. Schließlich berechnet ein AND-Gate 22 ein logisches Produkt des Synchronsignals ( ) durch einen Inverter 21 und den Ausgang 0 von dem DFF 4, wodurch ein Impuls erhalten ist.
Der Impuls wird zur Basis eines Transistors 26 in einem Farbblock (nicht gezeigt) durch einen Inverter 23 als ein Bezugssignal einer Spitzen-AGC geliefert, die eine Wellenform hat, die vom Kollektor des Transistors 26 gegeben ist, wie in Fig. 4 gezeigt ist.
Wie oben beschrieben ist, fällt die Breite des Synchronsignals (SYNC), die ausreichend ist, um den Impuls auszugeben, innerhalb des Bereichs von ungefähr 0,7 us bis zu dem Bereich von 2,4 bis 3,2 µs, da es von einer Vorderflanke des Synchronsignals nach der Trennung bis zu einer Vorderflanke der DFFs 1 und 2 0 bis 0,5 CK' (0,8 /µs) dauert. Der Impuls fällt ab, nachdem 4 bis 4,8 µs verstreichen. Die Breite des Impulses, wenn die Breite des SYNC 1,5 µs ist, fällt in dem Bereich von 2,5 bis 3,3 µs.
Wie oben beschrieben wurde, ist gemäß der vorliegenden Erfindung eine Impulserzeugungsschaltung zum stabilen und genauen Erzeugen eines Impulssignals, das eine vorbestimmte Zeitperiodenbreite hat, bereitgestellt.

Claims

1. Schaltung zur Erzeugung von Impulsen mit:

einer ersten Eingangseinrichtung zur Eingabe eines ersten Signals (S), das als Trigger bzw. Auslöser dient;

einer zweiten Eingangseinrichtung zur Eingabe eines zweiten und dritten Signals (C1, C3), die einander entgegengesetzte Phasen haben, um eine Zeitperiodenbreite einzustellen;

einer ersten Datenhalteeinrichtung (1) zum Empfangen des ersten Signals (S) und Erhalten eines ersten Falteausgangs als Reaktion auf das zweite Signal (C1), das von der zweiten Eingangseinrichtung ausgegeben wird;

einer zweiten Datenhalteeinrichtung (2) zum Empfangen des ersten Signals (S) und Erhalten eines zweiten Halteausgangs als Reaktion auf das dritte Signal (C3), das von der zweiten Eingangseinrichtung ausgegeben wird;

einer Bestimmungseinrichtung (3, 8, 9) zum Bestimmen, welches der zweiten oder dritten Signale (C1, C3) der Zählereinrichtung (7) als Taktsignal (C2) zugeführt werden soll, das heißt, ob das erste Signal (S) ankommt, wenn das zweite Signal (C1) hoch ist, oder wenn das dritte Signal (C3) hoch ist; und

einer Wähleinrichtung (11) zum Wählen des einen der zweiten und dritten Signale (C1, C3), das von der zweiten Eingangseinrichtung geliefert wird, welches Signal zuerst einen Niedrig-zu-Hoch-Übergang nach dem Auftreten des ersten Signals (S) ausführt, als ein Taktsignal (C2), wobei:

die Zählereinrichtung (7) das von der Wähleinrichtung (11) gewählte Taktsignal (C2) zählt, um eine Zeitperiodenbreite eines auszugebenden Impuls signals (P) einzustellen, und um das Impulssignal (P) zu erzeugen, das zu einer vorgegebenen Zeittaktung als Reaktion auf die ersten und zweiten Halteausgänge, die von der ersten bzw. zweiten Datenhalteeinrichtung (1, 2) ausgegeben sind, auszugeben ist.

2. Schaltung nach Anspruch 1, weiter gekennzeichnet durch eine Ausgangseinrichtung (22) zum Berechnen eines logischen Produkts des von der Zählereinrichtung (7) auszugebenden Impulssignals und des ersten Signals aus der ersten Eingangseinrichtung.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste und zweite Datenhalteeinrichtung (1, 2) erste bzw. zweite D-Flip-Flops (1, 2) umfassen.

4. Schaltung nach irgendeinem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Bestimmungseinrichtung (3, 8, 9) eine Einrichtung zum Maskieren der Ausgänge aus den ersten und zweiten D-Flip-Flops (1, 2) als Reaktion auf einen Ausgang aus der Zählereinrichtung umfaßt.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Maskierungseinrichtung erste und zweite AND-Gates bzw. UND-Gatter (8, 9) umfaßt.

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Bestimmungseinrichtung (3, 8, 9) ein SR-Flip-Flop (3) zum Empfangen von Ausgängen von dem ersten und dem zweiten AND-Gate (8, 9) umfaßt.

7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Wähleinrichtung (11) dritte und vierte AND-Gates (13, 14) zum Berechnen eines logischen Produkts der zweiten und dritten Signale von der zweiten Eingangseinrichtung und eines Ausgangs (Q3) von dem SR-Flip- Flop (3), und ein OR-Gate bzw. ODER-Gatter (15) zum Berechnen einer logischen Summe von Ausgängen von den dritten und vierten AND-Gates (13, 14) umfaßt.

8. Schaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Zählereinrichtung (7) kaskadenverbundene dritte und vierte D-Flip-Flops (5, 6) zum Empfangen eines Ausgangs von dem OR-Gate (15) als ein Takteingang und ein fünftes D-Flip-Flop (4) zum Erzeugen des Impulssignals, das auszugeben ist als Reaktion auf Ausgänge von den dritten und vierten D-Flip-Flops (5, 6), Ausgänge von den ersten und zweiten D-Flip-Flops (1, 2) und das erste Signal von der ersten Eingangseinrichtung, umfaßt.

9. Schaltung nach Anspruch 1, in der das Impulssignal (P) eine vorbestimmte Zeitperiodenbreite hat als Reaktion auf das erste Signal, das zum Triggern bzw. Auslösen der Erzeugung des Impulssignals benutzt ist, und das zweite Signal, das zum Einstellen der Zeitperiodenbreite des Impulssignals benutzt ist, dadurch gekennzeichnet, daß:

die erste Datenhalteeinrichtung (1) das erste Signal als Daten empfängt, um den ersten Halteausgang als Reaktion auf das zweite, als Takt gelieferte Signal zu erhalten;

die zweite Datenhalteeinrichtung (2) das erste Signal als Daten empfängt, um den zweiten Halteausgang als Reaktion auf das dritte, als Takt gelieferte Signal zu erhalten;

die Bestimmungseinrichtung (3, 8, 9) bestimmt, ob der erste Halteausgang oder der zweite Halteausgang zuerst steigt, nachdem das erste als Daten in die ersten und zweiten Datenhalteeinrichtungen (1, 2) eingegebene Signal steigt;

die Wähleinrichtung (11) das zweite oder dritte Signal eines der ersten und zweiten Halteausgänge, das zuerst steigt, um das Signal als Takt, der zum Einstellen einer Zeitperiodenbreite eines Impulssignals verwendet wird, zu leiten, wählt; und

die Zählereinrichtung (7) den von der Wähleinrichtung (11) gewählten Takt (C2) zählt und das Impulssignal (P), das eine vorbestimmte Zeitperiodenbreite zur vorbestimmten Zeittaktung in Übereinstimmung mit Daten, die aus den ersten und zweiten Datenhalteeinrichtungen (1, 2) ausgegeben werden, hat, erzeugt.