DE602004005689T2

DE602004005689T2 - Verfahren und system zur jitter-kompensation

Info

Publication number: DE602004005689T2
Application number: DE602004005689T
Authority: DE
Inventors: Johannes Wilhelmus Theodorus Eikenbroek
Original assignee: Telefonaktiebolaget LM Ericsson AB
Current assignee: Telefonaktiebolaget LM Ericsson AB
Priority date: 2003-04-03
Filing date: 2004-03-12
Publication date: 2007-12-27
Anticipated expiration: 2024-03-13
Also published as: ATE358911T1; US20090072913A1; EP1609243A1; US7907016B2; CN1768479B; EP1609243B1; SE0301005D0; CN1768479A; DE602004005689D1; WO2004088846A1

Description

TECHNISCHES GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft Sigma-Delta-Modulatoren, ΣΔ Modulatoren, und Phasenregelkreise. Speziell betrifft sie die Jitterkompensation in ΣΔ-gesteuerten N-fraktionierten Frequenzsynthesizern.
HINTERGRUND UND BESCHREIBUNG DES STANDES DER TECHNIK
Viele Kommunikationssysteme erfordern eine stabile und geräuscharme Frequenz zur Kommunikation. Beispiele für solche Systeme sind GMS, DCS 1800 und Bluetooth. Stabile Frequenzen, flexibel zu verschiedenen Referenzoszillatorfrequenzen, können mit N-fraktionierten Synthesizern erzielt werden. Ein N-fraktionierter Synthesizer erzeugt Frequenzen zwischen zwei entsprechenden Nominalfrequenzen, bestimmt aus zwei rationalen Zahlen mal eine Referenzfrequenz. Gewöhnlich werden die rationalen Zahlen mit einem Frequenzteilerschaltkreis gewonnen, wechselnd zwischen zwei Integerteilern. Durch das Wechseln zwischen den rationalen Zahlen entsprechend einem spezifizierten Muster, kann eine gewünschte Frequenz für einen Bereich von Referenzoszillatoren erzielt werden. Ein Problem des Wechselns zwischen Frequenzen (Teilungsverhältnissen) ist, dass Phasenstörung eingebracht wird. Die synthetisierte Frequenz wird einen Bereich von Frequenzkomponenten des Ausgabesignals enthalten, der höher oder niedriger als die gewünschte Frequenz ist. Ein ΣΔ-kontrollierter fraktionierter Synthesizer gemäß dem Stand der Technik wird in 1 gezeigt.
U.K. Patent Application GB2097206 stellt einen Phasenregelkreistyp-Frequenzsynthesizer dar, der einen doppelt geschalteten Frequenzteiler enthält. Ein Kompensationssignal wird erzeugt und adaptiv angepasst, um Phasen-Jitter zu reduzieren. Das Phasen-Jitter entsteht deshalb, weil die Ausgabepulse des variablen Teilers räumlich nicht regelmäßig in Abständen angeordnet sind. In einer Ausführungsform werden die Unregelmäßigkeiten unterdrückt, bevor das Signal an die Eingabe des Phasenkomparators angelegt wird.
U.S. Patent US5834987 beschreibt Freguenzsynthesizersysteme und -Verfahren, die einen programmierbaren Frequenzteiler enthalten. Der Teiler wird gesteuert, um die Frequenz eines VCO Ausgangssignals durch ein erstes oder zweites ganzzahligen Verhältnis zu teilen. Ein ΣΔ Modulator reagiert auf eine Modulationseingabe, um die Teilersteuereingabe zu produzieren. Ein Welligkeitskompensationssignal wird an den Phasendetektorausgang geliefert.
U.S. Patent US4179670 veröffentlicht einen fraktionierten Teilungsverhältnissynthesizer mit Jitterkompensation. Jitterkompensation wird am Ausgang des Phasenkomparators eingefügt. Das kompensierte Signal wird durch einen Kreisfilter an den spannungsgesteuerten Oszillator weitergeleitet. Ein nominales Teilungsverhältnis M wird um 1 für einen Bruchteil einer Zahl von Perioden bei einer Referenzfrequenz f_r erhöht. Der Bruchteil ist ein Verhältnis von N/2ⁿ, wobei N auf einer zyklischen Basis unter Verwendung eines ΣΔ Modulators, getaktet mit f_r, um 1 erhöht werden könnte.
U.S. Patent US4771196 beschreibt eine elektronisch variable, aktive, analoge Verzögerungsleitung, die stufenförmige Verstärker mit Differentialsteilheit mit integrierten Kondensatoren verwendet.
U.S. Patent Application US20020008557 präsentiert einen digitalen Phasenregelkreis, in dem die Ausgabe eines digital gesteuerten Oszillators mehrstufige mit Abgriffen versehene Verzögerungsleitungen füttert, indem er einen Bereich von Taktsignalen bei verschiedenen Frequenzen liefert. Ein Steuersignal, einen Taktfehler im Ausgabesignal repräsentierend, bestimmt die Verzweigung auf der Abzweigverzögerungsleitung zur Ausgabe.
U.S. Patent US5036294 veröffentlicht einen geschalteten Kondensator-Phasenregelkreis.
U. S. Patent US6064272 veröffentlicht einen phaseninterpolierten Frequenzsynthesizer mit einer Abstimmung auf dem Chip, einen spannungsgesteuerten Oszillator enthaltend, einen N-fraktionierten Teiler, Phasenkompensation und Abstimmungsschaltkreise auf dem Chip, einen Phasendetektor und einen Kreisfilter. Die Phasenkompensation und die Abstimmung auf dem Chip kompensieren die Phasenverzögerung aus dem N-fraktionierten Teiler.
Keines der oben zitierten Dokumente veröffentlicht ein Verfahren und ein System zur Frequenzsynthese, das Jitterkompensation vor der Phasenerkennung oder nach der Erzeugung des Oszillatorsignals eines Phasenregelkreises liefert, worin Jitterkompensation mit Hilfe einer variablen Verzögerungsleitung eingeführt wird.
ZUSAMMENFASSUNG DER ERFINDUNG
Für Phasenregelkreis-Frequenzsynthesizer erfordert schnelles Schalten zwischen Frequenzen (wie z.B. in einem Hochdatenratenzusatz zu Bluetooth) große Regelkreisbandbreiten. Phasenregelkreise nach dem Stand der Technik mit großen Regelkreisbandbreiten haben gewöhnlich in vielen Anwendungen zu viel Rauschen außerhalb des Bandes. Ein substantieller Teil des Rauschens nach dem Stand der Technik kommt vom Frequenzteiler, wenn er zwischen unterschiedlichen Divisoren umschaltet.
Folglich ist es eine Aufgabe dieser Erfindung, ein Verfahren und ein System der Jitterkompensation zu liefern, die Rauschen außerhalb des Bandes, herrührend von Frequenzteilungsschaltkreisen, reduzieren.
Weiterhin ist es eine Aufgabe ein solches Rauschen/Jitter zu reduzieren, bevor das Jitter weiterhin durch Nichtlinearitäten des Phasendetektors beeinflusst wird.
Es ist auch eine Aufgabe Jitterkompensation mit Hilfe variabler Verzögerungsschaltungen und Verzögerungskontrollschaltungen zu erreichen.
Eine weitere Aufgabe ist es, die Verzögerungskontrolle mit Hilfe eines ΣΔ Modulators zu erreichen.
Schließlich ist es auch eine Aufgabe die variablen Verzögerungsschaltungen mit Hilfe einer steuerbaren mit Abgriffen versehenen Verzögerungsleitung zu realisieren.
Diese Aufgaben werden von der Erfindung durch die Steuerung einer mehrstufigen, mit Abgriffen versehenen Verzögerungsleitung erfüllt.
Bevorzugte Ausführungsformen der Erfindung werden mit Hilfe von Beispielen mit Bezug auf die weiter unten beiliegenden Darstellungen beschrieben.
KURZBESCHREIBUNG DER DARSTELLUNGEN
1 stellt einen ΣΔ-gesteuerten Synthesizer gemäß dem Stand der Technik dar.
2 zeigt eine erste Ausführungsform von Kompensation von ΣΔ Modulator induziertem Jitter gemäß der Erfindung.
3 zeigt eine erste Ausführungsform von Kompensation von ΣΔ Modulator induzierten Jitter gemäß der Erfindung, mit einer digitalen variablen Verzögerung.
4 zeigt eine generalisierte erste Ausführungsform von ΣΔ Modulator induziertem Jitter gemäß der Erfindung.
5 zeigt eine zweite Ausführungsform von Kompensation von ΣΔ Modulator induziertem Jitter gemäß der Erfindung.
6 zeigt eine dritte Ausführungsform von Kompensation von ΣΔ Modulator induziertem Jitter gemäß der Erfindung.
7 zeigt eine Ausführungsform von Verzögerungssteuerung gemäß der Erfindung.
8 zeigt eine Ausführungsform von variabler Verzögerung, realisiert durch eine Abzeigungsverzögerungsleitung gemäß der Erfindung.
9 zeigt eine erste kanonische Form von variabler Verzögerung, realisiert durch eine mit Abgriffen versehenen Verzögerungsleitung, D Flip-Flops gemäß der Erfindung enthaltend.
10 zeigt eine zweite kanonische Form von variabler Verzögerung, realisiert durch eine mit Abgriffen versehenen Verzögerungsleitung, D Flip-Flops gemäß der Erfindung enthaltend.
11 stellt eine 50% Arbeitszyklustakt-Frequenzsignal gemäß der Erfindung dar.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Mit Bezug auf die 1, enthält eine ΣΔ-gesteuerte Synthesizerarchitektur einen Phasenfrequenzdetektor «PFD», einen Niedrigpass-Kreisfilter «LPF», einen spannungsgesteuerten Oszillator «VCO» und einen Frequenzteiler «Divide by N or N + 1 – Teile durch N oder N + 1». Der Frequenzteiler «Divide by N or N + 1» wird von einem ΣΔ Modulator «ΣΔ Modulator», getaktet mit der Frequenz f_ref mit einer fraktionalen Einstellwerteingabe «fraction». Das Referenztaktsignal «f_ref» der Frequenz f_ref ist Eingabe zum Phasenfrequenzdetektor, um mit dem frequenzgeteilten Ausgabesignal «f_out» des spannungsgesteuerten Oszillators «VCO» verglichen zu werden. Durch das Modulieren des Frequenzteilerfaktors durch den ΣΔ Modulator «Div ctrl», wird ein durchschnittlicher Frequenzteilerfaktor, N_a erhalten N ≤ Na ≤ N + 1.
Die spektrale Leistungsdichte des Frequenzteilerfaktors ist klein für niedrige Frequenzen und steigt auf ein Maximum für Frequenzen um f_ref/2 herum, mit einem ΣΔ Modulator, getaktet mit f_ref. Hochfrequenzkomponenten werden durch den Niedrigpass-Kreisfilter «LPF» unterdrückt. Jedoch könnte das Störungsniveau außerhalb des Bandes für viele Anwendungen noch zu hoch sein. Dies ist speziell für größere Regelkreisbandbreiten ein Problem. Größere Regelkreisbandbreiten sind z.B. notwendig, wenn ein schnelles Schalten zwischen unterschiedlichen Frequenzen gefordert wird, wie z.B. in dem Fall von Hochdatenratenzusätzen zu Bluetooth.
Einige Lösungen nach dem Stand der Technik kompensieren das Rauschen durch Hinzufügen eines Kompensationsstroms am Eingang des Kreisfilters. Diese Lösung enthält jedoch zumindest zwei Nachteile:

– Auf Grund von Nichtlinearitäten im Phasendetektor wird das Phasenrauschen von höheren zu niedrigeren (Basisband) Frequenzen frequenztransferiert. Wenn es einmal im Basisband ist, wird es schwierig, wenn nicht gar unmöglich, das Phasenrauschen zu kompensieren.
– Für digitale Implementierungen des ΣΔ Konverters (die mehr gebräuchlich, als analoge ΣΔ Konverter sind), ist ein analog digital-analog, D/A, Konverter erforderlich, um das Kompensationssignal in einen analogen Strom zu konvertieren. Das Anfordern von einem oder mehr D/A Konvertern macht die Fertigungsverarbeitung komplizierter.

Die Erfindung löst diese Probleme durch Phasenkompensation eines Signals, bevor das Signal die Eingabe in den Phasenfrequenzdetektor «PFD» ist.
2 zeigt eine erste Ausführungsform von Kompensation von ΣΔ Modulator indiziertem Jitter gemäß der Erfindung.
Ein variables Verzögerungselement «Var delay» verzögert das Eingangssignal in den Phasendetektor «PFD» im Einklang mit einem Steuersignal aus einem Steuerelement «Delay calc», die geforderte Jitterkompensation berechnend. Bevorzugt wird auch das Steuerelement mit der Frequenz f_ref getaktet. Die geforderte Jitterkompensation wird aus Signalen bestimmt, die vom ΣΔ Modulator stammen. Das Verzögerungssteuersignal «DCS» ist Eingabe zum variablen Verzögerungselement «Var delay».
Die variable Verzögerung «Var delay» steuert die momentane Phase des Signals. Bevorzugt ist die gesteuerte Größe der momentane Nulldurchgang des Signals, gespeist durch die Eingabe des Phasenfrequenzdetektors «PFD». Die variable Verzögerung steuert dann die Nulldurchgangsinstanzen.
Ohne Kompensation, wie in 1, und unter der Annahme eines geschlossenen Regelkreises, könnte die Zeit zwischen zwei Nulldurchgängen, T_a, des Signals «S_fb», zurückgeführt zum Detektor «PFD» zum Zeitpunkt nT_ref, wobei n eine ganze Zahl ist und T_ref = 1/f_ref, ausgedrückt werden als Ta(mTref) = NaTout + q(mTref)Tout,
Wobei T_out = 1/f_out und q(nT_ref) die Jitterperiode ist.
Das akkumulierte Phasen-Jitter bei der Periode n ist dann, unter der Annahme des Systemstarts bei der Periode 0,
Die variable Verzögerung könnte gänzlich digital realisiert werden, wie genau in der 3 dargestellt, auch das Takten «Clk2» der digitalen Verzögerung «Dig Delay» darstellend. Bevorzugt wird die digitale Verzögerung durch das Ausgangsfrequenzsignal «f_out» getaktet. Sowohl die positive Flanke als auch die negative Flanke des Ausgangsfrequenzsignals «f_out» können verwendet werden, um eine Schrittgröße so klein wie 0.5 T_out zu erreichen, für ein 50% Arbeitszyklusausgangs-Frequenzsignal. Wie in 2, werden das Steuerelement «Delay calc» und der ΣΔ Modulator «ΣΔ Modulator» bevorzugt durch das Referenzfrequenz-Taktsignal «f_ref» getaktet «Clk1».
In einer generalisierten Ausführungsform wird ein Durchschnittsteilungsfaktor, N_a, durch Gewichtung erhalten. 4 stellt eine erste generalisierte Ausführungsform dar, in dem ein Bereich von Frequenzteilungsfaktoren, N_i ∊ { ..., N – 1, N, N + 1, N + 2, ... }, durch Gewichtung Bemittelt wird
wobei w_i Gewichtungen sind, so, dass
Eine ähnliche Generalisierung gilt auch für die zweite und dritte Ausführungsform, wie dem Leser klar sein dürfte.
5 zeigt eine zweite Ausführung der Kompensation eines ΣΔ Modulator induzierten Jitter entsprechend der Erfindung. In der 5 wird der Jitter vor dem Teilerelement «Divide by N or N + 1» kompensiert. Verglichen mit der bevorzugten Ausführungsform der 2, ist die Frequenz der Signaleingabe in die variable Verzögerung «Var/dig delay» sehr viel größer. Weiterhin muss der Teiler des Teilungselements ausgeglichen werden. Der Verzögerungsrechner und der ΣΔ Modulator werden durch die Referenzfrequenz «f_ref» getaktet «Clk1». Die variable Verzögerung «Var/dig delay» könnte analog oder digital sein. Bevorzugte Ausführungsformen von analogen und digitalen Verzögerungen gemäß der Erfindung werden in den Abbildungen 8–10 dargestellt. Für den Fall der digitalen Verzögerung, werden die Verzögerungselemente der variablen Verzögerung «Var/dig delay» bevorzugt durch ein Taktsignal «Clk2» getaktet, das mit dem Eingangssignal «f_out» identisch ist. Folglich könnte das Taktsignal intern von der variablen Verzögerung «Var/dig delay» empfangen werden, ohne einen externen Taktsignaleingangsport. Für die kleinste Schrittgröße werden die Verzögerungselemente einer digitalen variablen Verzögerung bevorzugt sowohl von positiven als auch negativen Flanken eines 50% Arbeitszyklustakt-Frequenzsignals getriggert. Das Taktsignal «Clk2» ist für eine analoge variable Verzögerung «Var/dig delay» nicht erforderlich.
6 zeigt eine dritte Ausführungsform von Kompensation eines ΣΔ Modulator induzierten Jitter entsprechend der Erfindung. Das Ausgangssignal des Phasenfrequenzdetektors «PFD» hängt von der Phasendifferenz zwischen seinen Eingangsignalen ab. Diese Differenz ist dieselbe, ob die Phase der ersten Eingabe voreilend ist, oder die Phase der zweiten Eingabe verzögert ist. Folglich ist das Vorzeichen der variablen Verzögerung des Elements «Var/dig delay» entgegengesetzt im Vergleich zur Ausführungsform der 2. Wie in 5, werden der Verzögerungsrechner «Delay calc» und der ΣΔ Modulator durch die Referenzfrequenz «f_ref» getaktet «Clk1». Die variable Verzögerung «Var/dig delay» könnte analog oder digital sein. Für den Fall der digitalen Verzögerung, werden die Verzögerungselemente durch das Taktsignal «Clk2» getaktet. Bevorzugt wird das Ausgangsfrequenzsignal «f_out» zum Takten der variablen Verzögerung, wie in der Ausführungsform der 3, verwendet. Sowohl positive als auch negative Flanken des Ausgangsfrequenzsignals «f_out» können verwendet werden, um eine Schrittgröße, so klein wie 0.5 T_out, für ein 50% Arbeitszyklusausgabe-Frequenzsignal zu erreichen. Die Taktsignaleingabe «Clk2» ist für eine analoge variable Verzögerung «Var/dig delay» nicht erforderlich.
Die Ausführungsformen der Abbildungen 2–6 können kombiniert werden. Die Erfindung umfasst, z.B., Ausführungsformen mit mehr als einem variablen Verzögerungselement.
7 zeigt eine Ausführungsform von Verzögerungssteuerung gemäß der Erfindung. Eine Abschätzung des akkumulierten Phasen-Jitter Δϕ(nT_ref) wird durch Integration eines Fehlersignals «ε» erhalten. Das Fehlersignal ist die Differenz zwischen dem Eingangssignal «fraction», das dem gewünschten Bruch N_a entspricht, und dem Ausgangssignal «Div ctrl», das das Frequenzteilungselement «Divide by N or N + 1» steuert. «Div ctrl» ist Ausgabe aus einem ΣΔ Modulator, getaktet mit dem Taktsignal «clock». Phase ist hauptsächlich integrierte Frequenz und das Fehlersignal «ε» wird integriert und mit 2π/N_a skaliert, um den abgeschätzten Phasen-Jitter in «Delay calc» zu erhalten. Die variable Verzögerung und das Verzögerungssteuersignal «DCS» entsprechen dieser Abschätzung für die Ausführungsform der 2. Auch «Delay calc» wird mit dem Taktsignal «Clock» getaktet. Das Verzögerungssteuersignal der Ausführungsform in der 5 ist N_a mal größer, oder alternativ wird die variable Verzögerung entsprechend im Verzögerungselement «Var/dig delay» skaliert. Das Verzögerungssteuersignal der Ausführungsform in 6 hat ein umgekehrtes Vorzeichen oder dieses Vorzeichen ist im Verzögerungselement «Var/dig delay» enthalten.
8 zeigt eine Ausführungsform einer analogen variablen Verzögerung, die durch eine mit Abgriffen versehene Verzögerungsleitung gemäß der Erfindung realisiert ist. Die mit Abgriffen versehene Verzögerungsleitung besteht aus einer Anzahl stufenförmiger Segmente, wobei jedes einen Verstärker, dargestellt als einen Umsetzer, mit Gegenwirkleitwert, G_i, einem Kondensator mit Kapazität, C_i, und einem Schalter S_i, i∊ [0, n], wobei n die Anzahl der Segmente der mit Abgriffen versehenen Verzögerungsleitung ist. Die gesamte Verzögerung der mit Abgriffen versehenen Verzögerungsleitung ist gleich der Summe von Verzögerungen der Segmente mit geschlossenen Schaltern S_i, wobei das Segment i mit geschlossenem Schalter mit einer Verzögerung proportional zu G_i/C_i beiträgt. Verschiedene Gegenwirkleitwerte G_i können durch das Variieren der Versorgungsspannung oder des Vormagnetisierungsstroms (abhängig von den Gegenwirkleitwertschaltungen) erzielt werden.
Eine verrauschte variable Verzögerung könnte selbst mehr Phasenrauschen einführen, als durch die variable Verzögerung kompensiert wird. Für eine Mit Abgriffen versehene Verzögerungsleitung kann der Störpegel, wie in 8 dargestellt, auf einem Minimum gehalten werden, wenn er von einer, auf niedriges Rauschen stabilisierten Versorgungsspannung versorgt wird und durch das Nichtverwenden von mehr Verzögerung als notwendig. Eine Abweichung von Nominalwerten auf Grund von Toleranzen der Fertigungsprozesse könnte auch eine Betrachtung erfordern. Für die meisten Anwendungen sind spezielle für niedriges Rauschen entworfene Umsetzer nicht erforderlich. Ein weiterer Vorteil der Ausführungsform der 8 in Bezug auf Jitterkompensation ist, dass ein separater Mehrbit digital-analog-, D/A, Umsetzer eliminiert werden kann.
Angesichts gleicher Gegenwirkleitwerte, G_i, für alle Umsetzer, könnten die Kondensatoren binäre Werte repräsentieren, d.h. C_i = 2ⁱ C₀, i > 0. Die Schalter S_i, i ≥ 0, können dann ihre binären Entsprechungen (1 für geschlossenen Schalter und 0 für einen offenen Schalter) in einem binären Verzögerungssteuersignal haben. Zumindest ist dies für ein gewünschtes Niveau von Präzision der Fall da, wie oben erklärt, das, von der Verzögerungsleitung erzeugte, Rauschen mit der Anzahl der Segmente ansteigt. Jedoch werden auch andere Alternativen der Repräsentation der Verzögerung von dieser Erfindung ebenso abgedeckt.
Ein großer Vorteil dieser Ausführungsform der variablen Verzögerung, wie in 8 dargestellt, ist, dass die Kondensatoren mit Gatebulk-Kapazitäten von CMOS Transistoren implementiert werden können. Dadurch kann die variable Verzögerung in einem wohl bekannten digitalen CMOS Fertigungsprozess implementiert werden.
Die mit Abgriffen versehene Verzögerungsleitung könnte auch gänzlich digital sein, wie in den Abbildungen 9 und 10 dargestellt. Die Abbildungen zeigen Ausführungsformen von variabler Verzögerung, realisiert mit einer Mit Abgriffen versehene Verzögerungsleitung, die D Flip-Flops «D₀», «D₁», «D₂», ..., «D_n» enthält. Das D Flip-Flop «D₀» ist optional. Jedes D Flip-Flop «D₀», ..., «D_n» wird von einem Taktsignal «Clock» getaktet. Wenn die Flip-Flops an nur einer Flanke (positiv oder negativ) flankengetriggert werden, repräsentiert jedes Flip-Flop eine Verzögerungsschrittgröße von T_clock, wobei T_clock die Zeitperiode des Taktsignals «Clock» ist. Bevorzugt werden die Flip-Flops sowohl an den positiven wie negativen Flanken eines 50% Arbeitszyklustaktsignals getriggert, dargestellt in der 11, wobei die Verzögerungsschrittgröße auf T_clock/2 reduziert wird. In der 11 illustriert ein Vorspannungsnivea, dass das Taktfrequenzsignal NRZ (keine Rückkehr zu Null – no return to Zero) oder RZ (Rückkehr zu Null) sein kann. In den Abbildungen 9 und 10, werden die Schalter S_i, i = 0, 1, 2, ... n, vom Verzögerungssteuersignal gesteuert. In beiden Abbildungen 9 und 10 ist nur einer der Schalter «S₀», «S₁», ..., «S_n» zugleich verbunden.
Die 9 zeigt eine erste Kanonische Form und 10 eine zweite kanonische Form einer gänzlich digitalisierten mit Abgriffen versehenen Verzögerungsleitung.
Die Erfindung ist nicht beabsichtigt, nur auf die oben beschriebenen Ausführungsformen beschränkt zu sein. Änderungen und Modifikationen könnten gemacht werden, ohne von der Erfindung abzuweichen. Sie erfasst alle Modifikationen innerhalb des Geltungsbereichs der folgenden Ansprüche.

Claims

Ein Verfahren zur Jitterkompensation eines Phasenregelkreis-Frequenzsynthesizers, wobei ein variables Verzögerungselement ein Signal zum Phasenfrequenzdetektor im Einklang mit einem Kontrollsignal aus einem Kontrollelement verzögert, darin gekennzeichnet, dass der Phasenregelkreis-Frequenzsynthesizer ein ΣΔ-kontrollierter Phasenregelkreis-Frequenzsynthesizer ist, wobei das Kontrollelement die erforderliche Jitterkompensation berechnet, worin die erforderliche Jitterkompensation aus einem Signal bestimmt wird, verfügbar von einem ΣΔ Modulator, und wobei die den Jitter kompensierende Verzögerungsvariable mit Hilfe einer mit Abgriffen versehene Verzögerungsleitung realisiert wird.
Das Verfahren entsprechend dem Anspruch 1, darin gekennzeichnet, dass jeder einer Vielzahl von ganzzahligen Teilern gemäß einem fraktionierten Muster ausgewählt wird, die fraktionierte Gewichtung der ganzzahligen Teiler repräsentierend, das vom ΣΔ Modulator aus einem fraktionierten Eingabeeinstellwert erzeugt wird.
Das Verfahren entsprechend den Ansprüchen 1 oder 2, darin gekennzeichnet, dass ein Bruch einer ersten und zweiten ganzen Zahl das ein binäres fraktioniertes Muster bestimmt wird, zum Auswählen der ersten oder zweiten ganzen Zahl, erzeugt vom ΣΔ Modulator aus einem fraktionierten Eingabeeinstellwert erzeugt wird.
Das Verfahren entsprechend dem Anspruch 1, darin gekennzeichnet, dass das Kontrollsignal zum Kontrollieren der mit Abgriffen versehene Verzögerungsleitung durch Integrieren und Skalieren eines Fehlersignals bestimmt wird, das die Differenz eines den Bruch repräsentierenden Signals und einem das fraktionierte Muster tragenden Signals ist.
Das Verfahren entsprechend jedem der Ansprüche 1 bis 4, darin gekennzeichnet, dass die mit Abgriffen versehene Verzögerungsleitung eine Vielzahl von Kondensatoren mit Kapazitäten proportional zu aufeinander folgenden Potenzen von 2 enthält.
Das Verfahren entsprechend den Ansprüchen 4 oder 5, darin gekennzeichnet, dass das Kontrollsignal eine binäre Nummer mitführt, deren Bitrepräsentation Kondensatoren der mit Abgriffen versehene Verzögerungsleitung mit den entsprechenden Kondensatoren verbindet oder trennt, die den Bitpositionen der binären Repräsentation entsprechen.
Das Verfahren entsprechend jedem der Ansprüche 1 bis 4, darin gekennzeichnet, dass die mit Abgriffen versehene Verzögerungsleitung eine Vielzahl von seriell verbundenen Verzögerungselementen enthält.
Das Verfahren entsprechend dem Anspruch 1, darin gekennzeichnet, dass das Kontrollsignal ein Repräsentation zum Verbinden und Trennen eines Verzögerungselementes der mit Abgriffen versehenen Verzögerungsleitung entweder zum Eingang oder zum Ausgang der mit Abgriffen versehenen Verzögerungsleitung mitführt.
Das Verfahren entsprechend dem Anspruch 8, darin gekennzeichnet, dass das Kontrollsignal eine Bitrepräsentation zum Verbinden und Trennen eines Verzögerungselementausgangs mit dem Ausgang der mit Abgriffen versehenen Verzögerungsleitung mitführt.
Das Verfahren entsprechend dem Anspruch 8, darin gekennzeichnet, dass das Kontrollsignal eine Bitrepräsentation zum Verbinden und Trennen eines Verzögerungselementeingangs mit dem Eingang der mit Abgriffen versehenen Verzögerungsleitung mitführt.
Das Verfahren entsprechend jedem der Ansprüche 1 bis 10, darin gekennzeichnet, dass das Ausgangssignal der mit Abgriffen versehenen Verzögerungsleitung Eingabe zum Phasenfrequenzdetektor ist.
Das Verfahren entsprechend jedem der Ansprüche 1 bis 11, darin gekennzeichnet, dass zumindest eines der Signale – einem Referenzfrequenzsignal, – einem frequenzgeteilten Ausgabesignal eines spannungskontrollierten Oszillators, – einem frequenzgeteilten Ausgabesignal des Frequenzsynthesizers, Eingabe zu der mit Abgriffen versehenen Verzögerungsleitung ist und von ihr verzögert wird.
Das Verfahren entsprechend jedem der Ansprüche 1 bis 10, darin gekennzeichnet, dass das Ausgangssignal der mit Abgriffen versehenen Verzögerungsleitung Eingabe in die frequenzteilenden Schaltungen ist.
Das Verfahren entsprechend jedem der Ansprüche 1 bis 10 und 13, darin gekennzeichnet, dass zumindest eines der Signale – einem Ausgangssignal eines spannungskontrollierten Oszillators, und – einem Ausgangssignal des Frequenzsynthesizers Eingabe zur mit Abgriffen versehenen Verzögerungsleitung ist und von ihr verzögert wird.
Ein Phasenregelungs-Frequenzsynthesizer mit Jitterkompensation mit Hilfe einer variablen Verzögerung, ein Signal an einen Phasenfrequenzdetektor im Einklang mit einem Kontrollsignal aus einem Kontrollelement verzögernd, darin gekennzeichnet, dass der Phasenregelkreis-Frequenzsynthesizer ein ΣΔ-kontrollierter Phasenregelkreis-Frequenzsynthesizer ist, und das Kontrollelement die geforderte Jitterkompensation aus einem Signal, verfügbar aus einem ΣΔ Modulator, bestimmt, und dass die variable Verzögerung mit Hilfe einer mit Abgriffen versehenen Verzögerungsleitung realisiert wird.
Der Frequenzsynthesizer entsprechend dem Anspruch 15, gekennzeichnet durch den ΣΔ Modulator zum Erzeugen oder ein Speicherelement für die vorher erzeugte Speicherung eines fraktionierten Musters, die fraktionierte Gewichtung einer Vielzahl von ganzzahligen Teilern repräsentierend, wobei das fraktionierte Muster einen ganzzahligen Teiler aus der Vielzahl der ganzzahligen Teiler auswählt, um jeweils aktive zu sein.
Der Frequenzsynthesizer entsprechend dem Anspruch 15 oder 17, gekennzeichnet durch den ΣΔ Modulator zum Erzeugen oder ein Speicherelement für die vorher erzeugte Speicherung eines binären fraktionierten Musters zur Bestimmung eines Bruches einer ersten und einer zweiten ganzen Zahl, wobei das binäre fraktionierte Muster die erste oder die zweite ganze Zahl auswählt und das binäre fraktionierte Muster aus einem fraktionierten Eingabeeinstellwert erzeugt oder wiederhergestellt wird.
Der Frequenzsynthesizer entsprechend dem Anspruch 15, gekennzeichnet durch einen Integrator, ein Fehlersignal integrierend und skalierend, das die Differenz zwischen einem den Bruch repräsentierenden Signal und einem das binäre fraktionierte Muster mitführenden Signal ist, wobei das Ausgangssignal des Integrators ein Signal zum Kontrollieren der mit Abgriffen versehenen Verzögerungsleitung ist.
Der Frequenzsynthesizer entsprechend jedem der Ansprüche 15 bis 18, darin gekennzeichnet, dass die mit Abgriffen versehene Verzögerungsleitung eine Vielzahl von Kondensatoren mit Kapazitäten proportional der aufeinander folgenden Potenz von 2 enthält.
Der Frequenzsynthesizer entsprechend dem Anspruch 18 oder 19, gekennzeichnet durch Schalter zum Verbinden oder Trennen von Kondensatoren der mit Abgriffen versehenen Verzögerungsleitung, worin entsprechende Kapazitäten, die der Bitposition einer binären Repräsentation einer binären Zahl entsprechen, verbunden oder getrennt werden, wobei die binäre Zahl von einem oder mehreren Kontrollsignalen mitgeführt wird.
Der Frequenzsynthesizer entsprechend jedem der Ansprüche 15 bis 18, gekennzeichnet durch die mit Abgriffen versehenen Verzögerungsleitung, die eine Vielzahl von seriell verbundenen Verzögerungselementen enthält.
Der Frequenzsynthesizer entsprechend dem der Anspruch 18 oder 21, gekennzeichnet durch einen oder mehrere Schalter zum Verbinden oder Trennen eines oder mehrerer Verzögerungselemente mit dem Eingang oder Ausgang der mit Abgriffen versehenen Verzögerungsleitung entsprechend einer Bitrepräsentation, wobei die Bitrepräsentation von einem Kontrollsignal mitgeführt wird.
Der Frequenzsynthesizer entsprechend dem der Anspruch 22, gekennzeichnet durch einen oder mehrerer Schalter, wobei jeder einen Verzögerungselementausgang mit dem Ausgang der mit Abgriffen versehenen Verzögerungsleitung verbindet oder von ihm trennt.
Der Frequenzsynthesizer entsprechend dem der Anspruch 22, gekennzeichnet durch einen oder mehrere Schalter, wobei jeder einen Verzögerungselementeingang mit dem Eingang der mit Abgriffen versehenen Verzögerungsleitung verbindet oder von ihm trennt.
Der Frequenzsynthesizer entsprechend jedem der Ansprüche 15 bis 24, darin gekennzeichnet, dass das Ausgangssignal der mit Abgriffen versehenen Verzögerungsleitung Eingabe zum Phasen- oder Frequenzdetektor ist.
Der Frequenzsynthesizer entsprechend jedem der Ansprüche 15 bis 25, darin gekennzeichnet, dass zumindest eines der Signale – einem Referenzfrequenzsignal, – einem frequenzgeteilten Ausgabesignals eines spannungskontrollierten Oszillators, – einem frequenzgeteilten Ausgangssignal des Frequenzsynthesizers, Eingabe zur mit Abgriffen versehenen Verzögerungsleitung ist und von ihr verzögert wird.
Der Frequenzsynthesizer entsprechend jedem der Ansprüche 15 bis 26, darin gekennzeichnet, dass das Ausgabesignal der mit Abgriffen versehenen Verzögerungsleitung Eingabe in die Frequenz teilenden Schaltungen ist.
Der Frequenzsynthesizer entsprechend jedem der Ansprüche 15 bis 27 und darin gekennzeichnet, dass zumindest eines der Signale – einem Ausgangssignal eines spannungskontrollierten Oszillators, und – einem Ausgangssignal des Frequenzsynthesizers Eingabe zur mit Abgriffen versehenen Verzögerungsleitung ist und von ihr verzögert wird.
Ein Funkverkehrssystem, gekennzeichnet durch Mittel zum Ausführen des Verfahrens von jedem der Ansprüche 1 bis 14.
Ein Funkverkehrssystem, gekennzeichnet durch eine oder mehrere Frequenzsynthesizer entsprechend zu jedem der Ansprüche 15 bis 28.