DE60225426T2

DE60225426T2 - Fraktional-n-frequenzsynthesizer mit fraktional-kompensationsverfahren

Info

Publication number: DE60225426T2
Application number: DE60225426T
Authority: DE
Inventors: Hyungki Sungdong Gu HUH; Eunseok Song; Kang Yoon Youngdeungpo Gu LEE; Yido Seocho Gu KOO; Jeongwoo Lee; Joonbae Park; Kyeongho Lee
Original assignee: GCT Semiconductor Inc
Current assignee: GCT Semiconductor Inc
Priority date: 2001-03-20
Filing date: 2002-03-20
Publication date: 2009-03-12
Anticipated expiration: 2022-03-21
Also published as: HK1064831A1; EP1371167B1; CN1507717A; WO2002076009A1; DE60225426D1; JP4216075B2; CN100341269C; CA2442721A1; EP1371167A1; ATE388541T1; KR100880422B1; KR20040007473A; JP2004530334A; EP1371167A4

Description

1. Technisches Gebiet der Erfindung
Das Gerät und das Verfahren gemäß der Erfindung können in irgendeinem System benutzt werden, das eine fraktionale oder Bruchzahl-Auflösung einer Bezugsfrequenz erfordert, und die Erfindung bezieht sich im Einzelnen auf einen auf PLL basierenden Frequenzsynthesizer, der von der Fraktional-N-Synthesizer-Bauart mit Abtast- und Halteschaltung ist und in modernen drahtlosen oder drahtgebundenen Kommunikationssystemen Anwendung finden kann.
2. Hintergrund des Standes der Technik
Frequenzsynthesizer werden im typischen Falle in modernen drahtlosen Kommunikationssystemen benutzt, um eine gewünschte Ausgangsfrequenz sowohl im Empfänger als auch im Sender zu erzeugen. Von den verschiedenen auf Phasenregelschleifen (PLL) beruhenden Frequenzsynthesizern sind die Bruchzahl-N-Frequenzsynthesizer für Kommunikationssysteme geeignet, in denen das Kanalintervall klein ist. Eine Bruchzahl-N-Anordnung ermöglicht eine Frequenzauflösung, die ein nicht-ganzzahliger Teil einer Bezugsfrequenz F_REF ist, und ein Ausgangsfrequenzsignal F_OUT bezieht sich auf die Bezugsfrequenz F_REF durch die Beziehung F_OUT – F_REF(N + K/F), wo F die Bruchzahl-Auflösung der Vorrichtung in Bezug auf die Bezugsfrequenz ist. Die Technik der Bruchzahl-N-Anordnung erfordert die Erzeugung eines Teilers, der einen Bruchzahl-Wert und nicht eine ganze Zahl ist. Dies wird durch eine dynamische Änderung des Teilers in der Schleife zwischen den Werten N und N + 1 durchgeführt. Wenn auch F-Zyklen eine Teilung durch N + 1 K mal und durch N F – K mal erfolgt, dann beträgt das durchschnittliche Teilerverhältnis N + K/F.
Der Vorteil der Bruchzahl-N-Anordnung besteht darin, dass die Bezugsfrequenz F_REF nicht durch den Kanalabstand begrenzt ist, und die Schleifenbandbreite kann vergrößert werden. Daher werden Phasenstörungen und Einrastzeit verringert. Jedoch verursacht die Schaltung der Teiler Störsignale im synthesierten Ausgangsfrequenzsignal F_OUT. Diese subharmonischen Werte werden auch als fraktionelle Werte bezeichnet, und sie müssen unter einer bestimmten maximalen annehmbaren Grenze gehalten werden.
Eine bekannte Lösung für eine Bruchzahl-Kompensation versucht, die unerwünschten Störsignale zu reduzieren. Für eine ordnungsgemäße Bruchzahl-Kompensation muss der Bereich des Kompensationsimpulses gleich dem Bereich der Haupt-Ladungspumpen-Bruchzahl-N-Welligkeit sein. Bei einer diesbezüglichen Bruchzahl-Kompensationsschaltung ist der Anteil des Kompensationsstromes statistisch festgelegt. Daher kann die Kompensation des Störsignals nicht dynamischen Bereich der Störsignale zeitlich, im Verlauf und bezüglich der Temperatur nicht folgen.
Eine weiterere bekannte Bruchzahl-Kompensationsschaltung, die im typischen Fall als Fraktional- oder Bruchzahl-N-Synthesizer bezeichnet wird, steuert das Teilerverhältnis durch Benutzung eines Sigma-Delta-(ΣΔ-)Modulators. Ein Modulo-Teiler empfängt ein Ausgangssignal von dem ΣΔ-Modulator. Die Bruchzahl-Störfrequenzen oder das Phasenrauschen werden über das Frequenzspektrum durch die Arbeitsweise des ΣΔ-Modulators verteilt. Jedoch kann der absolute Störpegel über annehmbare Pegel erhöht werden. Ein robusteres und betriebssicheres Bruchzahl-Kompensationsschema, das die spektrale Reinheit nicht vermindert, wird benötigt.
Frequenzsynthesiser, die in modernen drahtlosen Kommunikationssystemen benutzt werden, haben üblicherweise eine Phasenregelschleife (PLL). PLLs benutzen einen spannungsgesteuerten Oszillator (VCO), einen Phasendetektor (PD) und einen Schleifenfilter (LF). Um eine PLL in einer einzigen integrierten Schaltung zu integrieren, nimmt ein großer LF-Kondensator, der zur Stabilisierung der PLL benutzt wird, den größten Teil der Chipfläche der Schaltung ein, weil die im Schleifenfilter LF erforderliche Kapazität oft in der Größenordnung von mehreren Mikrofarad liegt. Da neuere drahtlose Systeme versuchen, die Gesamtheit von Empfänger und Sender (einschließlich der PLL) auf einem einzelnen Chip unterzubringen, stellt die erforderliche Kapazität des LF-Kondensators ein beträchtliches Problem dar.
Ein Lösung im bekannten Stand der Technik zur Verringerung der LF-Kapazität besteht in der Verwendung einer Abtast- und Halteschaltung als Phasendetektor oder Komparator. Der Kondensator in der Abtast- und Halteschaltung hat eine sehr viel kleinere Kapazität als in einem üblichen Schleifenfilter. Der andere Vorteil der Abtast- und Halteschaltung und des Phasendetektors besteht darin, dass der Ausgang keine hochfrequenten Harmonischen der Eingangsfrequenz enthält. Wenn die Phase konstant ist, dann ist auch die Ausgangsspannung konstant. Demgemäß ist der Abtast- und Halte-PD für einen Frequenzsynthesizer anwendbar.
Die US 6,137,372 beschreibt einen PLL-Synthesizer mit einer Abtast- und Halteschaltung, der keinen großen LF-Kondensator benötigt. Der Abtast- und Halte-PLL-Frequenzsynthesizer nach dieser US-Patentschrift benutzt eine Ganzzahl-N-Anordnung, um eine Ausgangsfrequenz zu erzeugen, die ein ganzzahliges Vielfaches einer Bezugsfrequenz ist. Bei einer Ganzzahl-N-Anordnung ist jedoch die Schleifenbandbreite begrenzt, weil die Eingangsbezugsfrequenz gleich dem Kanalabstand sein muss. Demgemäß ist die Abschwächung der nahen Phasenrauschens ebenfalls begrenzt, weil das Phasenrauschen des Oszillators nur innerhalb der Bandbreite der Schleife vermindert wird. Ein weiterer Nachteil der Ganzzahl-N-Anordnung besteht in einer langsamen Einrastzeit, da die Einrastzeit der PLL ebenfalls von der Schleifenbandbreite abhängt.
Zur Erhöhung der Schleifenbandbreite wurden Bruchzahl-N-Architekturen für Frequenzsynthesizer benutzt. 1 veranschaulicht einen bekannten Frequenzsynthesizer, der eine Abtast- und Halteschaltung benutzt. Wie in 1 dargestellt, teilt der Bezugsfrequenzteiler 104 eine Eingangs-Bezugsfrequenz 102 und erzeugt ein geteiltes Bezugssignal 106. Der Phasendetektor (PD) 110 empfängt das geteilte Bezugssignal 106 und einen Ausgang eines Ganzzahl-Teilers 128 und erzeugt ein Ausgangssignal 112 gemäß einem Vergleich hiervon. Eine Abtast- und Halteschaltung 114 empfängt das Ausgangssignal 112 des PD 110. Ein spannungsgesteuerter Oszillator 118 empfängt ein Ausgangssignal 116 der Abtast- und Halteschaltung 114. Ein Ausgangssignal 120 des spannungsgesteuerten Oszillators 118 ist ein Ausgangssignal F_OUT der Frequenzsynthesizer-Schaltung und stellt außerdem ein Eingangssignal des Teilers 128 dar.
Im Betrieb wird das VCO-Ausgangssignal 120 in dem Teiler 128 durch N geteilt und dann mit der geteilten Bezugsfrequenz 106 vom Bezugsteiler 104 verglichen. Ein Phasendetektor (PD) und die Abtast- und Halteschaltung 130 erzeugen ein Steuersignal, das von der festgestellten Phasendifferenz abhängig ist. Das Steuersignal wird dem spannungsgesteuerten Oszillator (VCO) zugeführt, der die Ausgangsfrequenz F_OUT erzeugt.
2(a) ist eine Darstellung eines bekannten Phasendetektors und der Abtast- und Halteschaltung 130. Wie in 2(a) dargestellt, empfängt eine Ladungspumpe 206 ein Ausgangssignal 204 eines Phasendetektors 202. Ein Ausgangssignal 214 der Ladungspumpe 206 wird von der Abtast- und Halteschaltung 114 an einem Eingang empfangen, der mit einem ersten Knoten n1 verbunden ist. In der Abtast- und Halteschaltung 114 ist eine Bezugsspannung V_ref 210 mit dem ersten Knoten n1 über einen ersten Schalter 212 verbunden. Ein Abtastkondensator 220 ist zwischen einer Erd-Bezugsspannung 222 und den ersten Knoten n1 angeordnet. Ein zweiter Schalter 224 ist zwischen den ersten Knoten n1 und einen zweiten Knoten n2 geschaltet, der mit einem Ausgangsanschluss 234 verbunden ist. Ein Haltekondensator 230 ist zwischen der Erd-Bezugsspannung und den zweiten Knoten n2 geschaltet. Die Kapazität des Abtastkondensators 220 und des Haltekondensators 230 ist sehr viel kleiner als die Kapazität eines typischen Schleifenfilters. Bevor der Phasenvergleich in dem Phasendetektor 202 erfolgt, wird der Schalter SW1 geschlossen, und der Abtastkondensator wird auf die Bezugsspannung V_ref geladen. Die Ladungspumpe 206, die dem Phasendetektor 202 folgt, vergrößert oder verringert die Spannung des Abtastkondensators 220 gegenüber der Bezugsspannung V_ref gemäß der festgestellten Phasendifferenz im Phasenvergleich. Wenn der Phasenvergleich abgeschlossen ist, wird die Ladung des Abtastkondensators 220 auf den Haltekondensator 230 über den zweiten Schalter SW2 übertragen.
2(b) ist ein Zeitdiagramm des Einrastzustandes in einem bekannten Abtast- und Halte-Ganzzahl-N-Frequenzsynthesizer. Wie in 2(b) dargestellt, besteht eine Beziehung zwischen dem Bezugsfrequenzsignal und dem Teilerausgang (d. h. dem geteilten VCO-Ausgang), und dies ist eine konstante Phasendifferenz T, wenn die Phase in dem typischen Schleifenfilter-Phasenregelkreis ausgerichtet ist. Daher ist die Phasenregelschaltung PLL vom Abtast- und Haltetyp nicht zur Anwendung als Takt- oder Datenrückgewinnungsschaltung geeignet, bei der die Phase zwischen dem Eingangs-Bezugssignal und dem VCO-Ausgang ausgerichtet sein muss. Der Phasendetektorausgang und die Spannung des Abtastkondensators sind ebenfalls in 2(b) dargestellt. Bei dem Ganzzahl-N-Frequenzsynthesizer ist jedoch diese Phasenausrichtung nicht erforderlich, und die PLL vom Abtast- und Haltetyp ist anwendbar, solange die Phasenrauschcharakteristik erfüllt ist. Wie aus 2(b) ersichtlich, wird angenommen, dass die Phase des Bezugsfrequenzsignals der Phase des Teilerausgangs um die Zeit T voreilt, und der Phasendetektor erzeugt ein UP(HOCH-)-Signal (1) bei jedem Phasenvergleich, um die Spannung (Vsample) des Abtastkondensators mit einer festen Rate gegenüber der Bezugsspannung (V_ref) zu erhöhen. Demgemäß wird die Spannung am Haltekondensator (Vhold) und die Ausgangsfrequenz des spannungsgesteuerten Oszillators konstant gehalten.
Wie oben beschrieben, hat jedoch ein Ganzzahl-N-Frequenzsynthesizer eine schmalere Schleifenbandbreite als ein Bruchzahl-N-Frequenzsynthesizer. Um die Schleifenbandbreite über die Kanalabtastung zu erhöhen, umfasst der Bruchzahl-N-Synthesizer einen variablen Modulo aufweisenden programmierbaren Teiler, der durch einen Akkumulator gesteuert wird. Der Akkumulator ändert das Teilungsverhältnis des variablen programmierbaren Teilers regelmäßig, um das gewünschte Bruchzahl-Teilungsverhältnis zu erzeugen. Demgemäß ist die Steuerspannung des VCO in dem Bruchzahl-N-Frequenzsynthesizers nicht konstant, aber der zeitliche Durchschnittswert der Steuerspannung ist von Bedeutung. Demgemäß kann der bekannte Bruchzahl-N-Synthesizer keine Abtast- und Halteschaltung zum Ersatz des Schleifenfilters verwenden.
2(c) ist ein Zeitdiagramm, das die Probleme und Nachteile einer Abtast- und Halteschaltung in einem bekannten Bruchzahl-N-Synthesizer veranschaulicht. Wie in 2(c) dargestellt, haben Bezugsfrequenz und Teilerausgang keine konstante aufeinander ausgerichtete Phasendifferenz, wie sie in dem Phasendetektorausgang von 2(b) dargestellt ist. Der Phasendetektorausgang und die Abtast- und Halteausgangsspannung und der Zustand des Bruchzahl-Akkumulators sind ebenfalls dargestellt. In 2(c) soll angenommen werden, dass das Bruchzahl-Verhältnis 3/8 (K = 3, N = 8) ist, wobei N der Teilungsfaktor ist. Der Zustand des Bruchzahl-Akkumulators ändert sich gemäß dem Bruchzahl-Verhältnis. Deshalb ändert sich auch die Phase des Teilerausgangs gegenüber dem Bezugsfrequenzsignal und der Breite des UP-Impulses des Phasendetektors. Die Größe der Spannungsändeung des Abtastkondensators (Vsample) ist nicht festgelegt, und die Spannung des Haltekondensators (Vhold) zeigt eine Bruchzahl-Welligkeit, die die spektrale Reinheit der synthesierten Frequenz beeinträchtigt.
Die EP-0907252 beschreibt eine Phasenregelschleife mit einem verbesserten Kompromiss zwischen der Einrastzeit und dem Leistungsverbrauch, wobei eine Teilerschaltung im Rückführungspfad vorgesehen.
Die vorstehende Beschreibung wird eingeführt, um die Lehren der Erfindung und ihren technischen Hintergrund zu verstehen.
ZUSAMMENFASSUNG DER ERFINDUNG
Der Erfindung liegt die Aufgabe zugrunde, wenigstens die vorstehenden Probleme und/oder die erwähnten Nachteile zu beseitigen, und die nachstehend beschriebenen Vorteile zu erreichen.
Ein weiteres Ziel der Erfindung besteht darin, einen auf einer Phasenregelschleife basierenden Bruchzahl-N-Synthesizer zu schaffen.
Ein weiteres Ziel der Erfindung besteht darin, eine Bruchzahl-Kompensationsschaltung und ein Verfahren zu schaffen, die bzw. das zwei Phasendetektoren enthält.
Ein weiteres Ziel der Erfindung besteht darin, eine Bruchzahl-Störkompensationsschaltung zu schaffen, die dynamisch Bruchzahl-Störungen oder eine Ladungspumpen-Welligkeit kompensiert, wenn die Ladungspumpe arbeitet.
Ein weiteres Ziel der Erfindung besteht darin, einen auf einer Phasenregelschleife basierenden Bruchzahl-N-Synthesizer und ein Verfahren zu schaffen, der bzw. das mehrere Phasendetektoren benutzt, um dynamisch Störsignale aufzuheben.
Ein weiteres Ziel der vorliegenden Erfindung besteht darin, einen auf einer Phasenregelschleife beruhenden Bruchzahl-N-Synthesizer zu schaffen, der in veränderbarer Weise wenigstens einen Ausgang von mehreren Phasendetektoren verzögert, um Bruchzahl-Störsignale zu verringern.
Ein weiteres Ziel der vorliegenden Erfindung besteht darin, eine Bruchzahl-Kompensationsschaltung zu schaffen, die eine Ladungspumpe benutzt, die aus N Ladungspumpen zusammengesetzt ist, so dass eine Anzahl von N Ladungspumpen, die während eines Phasenvergleichs arbeiten, durch eine Bruchzahl-Akkumulator-stufe bestimmt wird.
Ein weiteres Ziel der vorliegenden Erfindung besteht darin, eine Bruchzahl-Kompensationsschaltung und ein Verfahren zu schaffen, die bzw. das eine Abtast- und Halteschaltung in einem Schleifenfilter aufweist.
Ein weiteres Ziel der vorliegenden Erfindung besteht darin, einen auf einer Phasenregelschleife beruhenden Bruchzahl-N-Synthesizer und ein Verfahren zu schaffen, der bzw. das mehrere Phasendetektoren zur dynamischen Kompensation von Störsignalen und eine Abtast- und Halteschaltung verwendet.
Ein weiteres Ziel der vorliegenden Erfindung besteht darin, eine Bruchzahl-Kompensationsschaltung zu schaffen, die eine Ladungspumpen-Stufe verwendet, die aus N Ladungspumpen zusammengesetzt ist, die mit einer Abtast- und Halteschaltung in einem Schleifenfilter gekoppelt sind, so dass eine Anzahl von N-Ladungspumpen, die während eines Phasenvergleichs arbeiten, durch eine Bruchzahl-Akkumulatorstufe bestimmt ist.
Ein Vorteil der Bruchzahl-N-Architektur und des Verfahrens gemäß der vorliegenden Erfindung besteht darin, dass eine Bezugsfrequenz nicht durch den Kanalabstand beschränkt ist und Schleifenbandbreiten vergrößert werden können.
Ein weiterer Vorteil der Bruchzahl-N-Architektur und des erfindungsgemäßen Verfahrens besteht darin, dass subharmonische Störsignale oder Bruchzahl-Störsignale niedrig gehalten werden können.
Ein weiterer Vorteil der Bruchzahl-N-Architektur und des Verfahren nach der Erfindung besteht darin, dass eine Störsignalauslöschung dynamisch erfolgen kann.
Ein weiterer Vorteil der Bruchzahl-N-Architektur und des erfindungsgemäßen Verfahren besteht darin, dass die Notwendigkeit eines Kompensationstrom-Abgleichs vermieden wird.
Ein weiterer Vorteil der Bruchzahl-N-Architektur und des erfindungsgemäßen Verfahren besteht darin, dass sie bzw. es robust gegenüber Umgebungsänderungen ist.
Ein weiterer Vorteil der Bruchzahl-N-Architektur und des erfindungsgemäßen Verfahren besteht darin, dass die Schaltungsgröße vermindert wird.
Ein weiterer Vorteil einer Bruchzahl-N-Architektur und des erfindungsgemäßen Verfahren besteht darin, dass die Notwendigkeit eines großen Schleifenfilterkondensators vermieden wird.
Ein weiterer Vorteil einer Bruchzahl-N-Architektur und des erfindungsgemäßen Verfahren besteht darin, dass eine Abtast- und Halteschaltung in die Phasenregelschleife eingeführt werden kann, um eine stabile Steuerspannung zu erhalten.
Zum vollständigen oder teilweisen Erreichen der vorstehenden Ziele ist gemäß dem Zweck der vorliegenden Erfindung, wie sie hier verwirklicht und allgemein beschrieben ist. eine Phasenregelschleife vorgesehen, die Folgendes umfasst: einen ersten Phasendetektor, der ein Eingangssignal und ein erstes Teilersignal empfängt und ein erstes Vergleichssignal ausgibt, einen zweiten Phasendetektor, der das Eingangssignal und ein zweites Teilersignal empfängt und ein zweites Vergleichssignal ausgibt, eine Schaltung, die das erste und zweite Vergleichssignal empfängt und als Antwort auf die Vergleichssignale ein Ausgangssignal erzeugt, einen spannungsgesteuerten Oszillator, der das Ausgangssignal von der Schaltung empfängt und ein vorgegebenes Frequenzsignal erzeugt, und einen programmierbaren Modulo-Teiler, das vorgegebene Frequenzsignal empfängt und das erste Teilersignal sowie das zweite Teilersignal erzeugt, indem er das vorgegebene Frequenzsignal selektiv durch einen ersten oder einen zweiten Wert teilt, wobei das erste und das zweite Teilersignal die gleiche Frequenz und eine Phasendifferenz aufweisen, die eine Periode des vorgegebenen Frequenzsignals von dem spannungsgesteuerten Oszillator ist.
Zum vollständigen oder teilweisen Erreichen der vorstehenden Ziele wird gemäß dem Zweck der vorliegenden Erfindung, wie sie hier verwirklicht und allgemein beschrieben ist, ein Verfahren zur Erzeugung von Frequenzsignalen geschaffen, das Folgendes umfasst:

(a) Teilen eines von einem Oszillator abgegebenen Frequenzsignals, um ein erstes Teilersignal (310) zu erzeugen;
(b) Teilen des von dem Oszillator abgegebenen Frequenzsignals, um ein zweites Teilersignal zu erzeugen, das ungleich dem ersten Teilersignal ist, wobei das erste und das zweite Teilersignal durch ein selektives Teilen des Frequenzsignals durch einen ersten oder einen zweiten Wert erzeugt werden und die gleiche Frequenz und eine Phasendifferenz aufweisen, die eine Periode des von dem Oszillator abgegebenen Frequenzsignals ist;
(c) Vergleichen des ersten Teilersignals und eines Bezugssignals, um ein erstes Steuersignal zu erzeugen;
(d) Vergleichen des zweiten Teilersignals und eines Bezugssignals, um ein zweites Steuersignal zu erzeugen; und
(e) Regeln des Oszillators auf der Grundlage des ersten Steuersignals und des zweiten Steuersignals.

Weitere Vorteile, Ziele und Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung, und sie sind für den Fachmann klar. Die Ziel und Vorteile der Erfindung können durch die in den beiliegenden Patentansprüchen angegebenen Merkmale verwirklicht und erreicht werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Nachstehend werden Ausführungsbeispiele der Erfindung anhand der Zeichnung beschrieben. In der Zeichnung zeigen:
1 zeigt ein Ausführungsbeispiel eines Ganzzahl-N-Frequenzsynthesizers, der eine Abtast- und Halteschaltung benutzt;
2(a) zeigt einen Phasendetektor und eine Abtast- und Halteschaltung gemäß 1;
2(b) zeigt ein Zeitdiagramm des Einrastzustandes eines bekannten Ganzzahl-N-Frequenzsynthesisers mit Abtast- und Halteschaltung;
2(c) zeigt ein Zeitdiagramm einer Abtast- und Halteschaltung in einem bekannten Bruchzahl-N-Synthesiser;
3 ist ein Schaltbild, das ein bevorzugtes Ausführungsbeispiel eines Frequenzsynthesizers mit einer Phasenregelschleife (PLL) gemäß der Erfindung zeigt;
4 ist ein Schaltbild, das ein bevorzugtes Ausführungsbeispiel eines programmierbaren Modulo-Teilers gemäß 3 zeigt;
5 ist ein Schaltbild, das eine Phasendetektorschaltung mit einem Ladungpumpen-Block mit einer Ladungspumpen-Stufe zeigt, die den Phasendetektoren folgt;
6 ist ein Diagramm, das ein Steuer-Zeitdiagramm einer Ladungspumpe gemäß 5 zeigt;
7 ist ein Schaltbild, das ein anderes Ausführungsbeispiel einer Phasendetektorschaltung mit einem Ladungspumpenblock zeigt, wobei eine Anzahl von Ladungspumpen auf N verkleinert ist, verglichen mit einer Gesamtzahl von 2N-Ladungspumpen in 5;
8(a) und 8(b) zeigen Zeitdiagramme von Phasennacheilung und -voreilung einer geteilten Bezugsfrequenz und einer geteilten VCO-Frequenz;
9 zeigt ein Zeitdiagramm eines Kompensationsschemas gemäß einem bevorzugten Ausführungsbeispiel der Erfindung;
10 ist ein Diagramm, das ein weiteres bevorzugtes Ausführungsbeispiel eines Frequenzsynthesizers zeigt, die einer Phasenregelschleife (PLL) mit einer Verzögerung in einer Phasendetektorschaltung einschließt;
11 ist ein Schaltbild, das ein weiteres bevorzugtes Ausführungsbeispiel einer Phasendetektorschaltung mit einer Verzögerung zeigt;
12 ist ein Zeitdiagramm, das die Wirkungen der Einführung einer Verzögerung in eine Phasendetektorschaltung zeigt;
13 ist ein Schaltbild, das ein Beispiel eines digitalen Steuerkreises zeigt, bei dem mehrere Verzögerungsanzapfungen in die Schaltung eingefügt sind, die die Verzögerung bestimmen;
14 ist ein Schaltbild, das ein Beispiel einer Analogschaltung zeigt, bei der die Steuerspannung die Verzögerung in jeder Verzögerungszelle und die Gesamtverzögerung in der Schaltung steuert;
15 ist ein Schaltbild, das eine Abtast- und Halteschaltung zeigt, bei der jeder Ladungspumpen-Ausgang mit einem Abtastkondensator gekoppelt ist;
16 ist ein Zeitdiagramm, das ein bevorzugtes Ausführungsbeispiel eines Verfahrens zum Betrieb eines Abtast- und Halteschaltungs-Bruchzahl-N-Frequenzsynthesizers gemäß der Erfindung zeigt;
17 ist ein Schaltbild, das ein weiteres bevorzugtes Ausführungsbeispiel eines Abtast- und Halteschaltungs-Bruchzahl-N-Frequenzsynthesizers mit einer Detektorschaltung zur Einstellung einer Bezugsspannung gemäß der Erfindung zeigt;
18 ist ein Schaltbild, das einen Teil eines weiteren bevorzugten Ausführungsbeispiels eines Bruchzahl-N-Synthesisers zeigt, der eine Detektorschaltung zur Einstellung eine Bezugsspannung gemäß der Erfindung einschließt;
19 ist ein Zeitdiagramm, das ein weiteres bevorzugtes Ausführungsbeispiel eines Verfahrens zum Betrieb eines Abtast-Halteschaltungs-Bruchzahl-N-Frequenzsynthesisers zeigt, wenn die Bezugsspannung an die gewünschte Steuerspannung gemäß der Erfindung angepasst ist.
AUSFÜHRLICHE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSBEISPIELE
3 zeigt ein Schaltbild, das ein bevorzugtes Ausführungsbeispiel einer Bruchzahl-Kompensationsschaltung gemäß der vorliegenden Erfindung zeigt. Wie in 3 dargestellt, umfasst ein Frequenzsynthesizer 300 eine Phasenregelschleife (PLL), die eine Phasendetektorschaltung 342, einen Schleifenfilter 328, einen spannungsgesteuerten Oszillator (VCO) 330 und einen programmierbaren Modulo-Teiler 336 aufweist, der an einen Akkumulator 340 gekoppelt ist. In dem Frequenzsynthesizer 300 wird eine Bezugsfrequenz 302 einem Bezugsfrequenzteiler 304 zugeführt. Der Ausgang des Frequenzteilers 304 wird auf zwei Phasendetektorzuführungsleitungen 306 und 308 verzweigt. Die beiden Phasendetektorverzweigungen 306 und 308 bilden den Eingang der Phasendetektoren 314 und 324 der Phasendetektorschaltung 342. Die Ausgänge 316 und 322 der Phasendetektoren 314 und 324 sind in einen Eingang 320 des Schleifenfilters (LF) 328 eingekoppelt. Ein Ausgang 329 des Schleifenfilters 328 ist in den spannungsgesteuerten Oszillator (VCO) 330 eingeführt. Die Phasendetektorschaltung 342 enthält die beiden Phasendetektoren 314 und 324, die vorzugsweise zwei Ladungspumpenblöcke (nicht dargestellt) aufweisen. Die Ausdrücke „Ladungpumpe", „Ladungspumpenblock" und „CP" beziehen sich auf den gleichen Typ von Schaltung, und sie werden abwechselnd darin benutzt. Wenn mehr als eine Ladungspumpe genannt ist, werden gelegentlich CP1 und CP2 benutzt.
Der programmierbare Modulo-Teiler 336 teilt ein Ausgangsfrequenzsignal F_OUT 332 des VCO 330 abwechselnd durch N und durch N + 1 in Abhängigkeit von dem Steuersignal 338 vom Akkumulator 340. Jedes der zwei geteilten VCO-Signale V_DIV1, und V_DIV2 von dem programmierbaren Modulo-Teiler dienen als zweite Eingänge 310, 312 der Phasendetektoren 314 und 324. Die beiden geteilten VCO-Signale F_DIV1 und F_DIV2 310 und 312, die durch den programmierbaren Modulo-Teiler 336 erzeugt wurden, haben vorzugsweise die gleiche Frequenz und eine Phasendifferenz, die eine Periode von VCO (1/F_OUT) ist. N gleiche (nicht gezeigte) Ladungspumpen sind vorzugsweise an jeden Phasendetektor 314 und 324 angekoppelt. Der Akkumulator 340 steuert die Anzahl von Ladungspumpen, die eingeschaltet werden, bevor der Phasenvergleich in den Phasendetektoren 314 und 324 zwischen der Eingangsbezugsfrequenz F_REF und der geteilten VCO Taktfrequenz F_Div1 und F_Div2 erfolgt. Demgemäß liefert der Akkumulator 340 Freigabe- oder Einschaltsignale 318, 326 an die Phasendetektoren 314, 324.
4 ist ein Schaltbild, das ein bevorzugtes Ausführungsbeispiel eines programmierbaren Modulo-Teilers 400 zeigt (z. B. wird ein Eingangssignal durch N + 1 oder durch N geteilt, was zwei geteilte VCO-Ausgänge V_DIV1 und V_DIV2 416 und 422 erzeugt. Der programmierbare Modulo-Teiler 400 kann als programmierbarer Modulo-Teiler 336 gemäß 3 benutzt werden. Der programmierbare Modulo-Teiler 400 kann drei Flip-Flops 412, 420, 434 und zwei Logikgatter 402, 428 aufweisen. Da die drei Flip-Flops 412, 420 und 434 vorzugsweise durch ein identisches Ausgangssignal 436 getaktet werden, das vorzugsweise das Ausgangsfrequenzsignal F_OUT 336 ist, ist die Phasendifferenz zwischen F_DIV1 und F_DIV2 416 und 424 eine Periode der VCO-Frequenz (T_VCO = 1/F_OUT).
Wie aus 4 ersichtlich, empfängt ein ODER-Gatter 402 einen Eingang 404 von dem dritten Flip-Flop 434 und empfängt einen Eingang 406 von dem zweiten Flip-Flop 420. Das erste Flip-Flop 412 empfängt und verarbeitet einen Ausgang 408 des ersten ODER-Gatters 402 gemäß dem F_OUT-Signal 436. Das zweite Flip-Flop 420 empfängt und verarbeitet einen Ausgang 414 von dem ersten Flip-Flop 412 gemäß dem F_OUT-Signal 436. Zusätzlich zu dem Eingang 406 von dem zweiten Flip-Flop 420 empfängt das zweite ODER-Gatter 428 ein Modulo-Steuersignal als Eingang 426. Das dritte Flip-Flop 434 empfängt und verarbeitet ein Ausgangssignal 430 vom zweiten ODER-Gatter 428 gemäß dem F_OUT-Signal 436. Die Ausgangssignale 414 und 400 des ersten und zweiten Flip-Flops 412, 420 sind vorzugsweise die geteilten VCO-Signale F_DIV1 und F_DIV2 422 von dem programmierbaren Modulteiler 400.
5 ist ein Diagramm, das ein bevorzugtes Ausführungsbeispiel eines Phasendetektor- und Ladungspumpenkreises 500 zeigt. Wie aus 5 ersichtlich, können Phasendetektor und Ladungspumpenkreis 500 beispielsweise als einer der Phasendetektoren 314 und 324 in den Phasendetektorkreis 342 gemäß 3 benutzt werden. Der Ladestrom oder der Entladestrom, der von jeder Ladungspumpe an den LF (nicht dargestellt) geliefert wird, ist vorzugsweise bestimmt als I/N, wobei I der Strom eines typischen Bruchzahl-N-Frequenzsynthesizers ist. Ein Freigabesignal (EN) 515 wird durch den entsprechenden Akkumulator (nicht dargestellt), wie den Akkumulator 340 gemäß dem Status des Bruchzahl-Akkumulators erzeugt und bestimmt, ob die Ladungspumpe 534 freigeschaltet wird. Wie in 5 dargestellt, sind vorzugsweise N Ladungspumpen 534 an den Phasendetektor 506 angekoppelt, die ein Freigabesignal von einem Akkumulator erhält.
Wie in 5 dargestellt, vergleicht ein Phasendetektor 506 einen F_REF-Eingang 502 als eine geteilte Bezugsfrequenz und einen F_DIV-Eingang 504 um in Abhängigkeit von dem Vergleich zwei Ausgänge 508 und 510 zu erzeugen, die jeweils von einer Ladungspumpenschaltung 534 empfangen werden. Ein erstes UND-GATTER 518 der Ladungspumpe 534 empfängt ein „UP"-(Aufwärts-)Signal 512 und das „EN"-(Freigabe-)Signal 515. Ein zweites UND-Gatter 520 empfängt ein „DN"-(Abwärts-)Signal 514 und das „EN"-Signal 515. Vorzugsweise ist das Ausgangssignal 508 das „UP"-Signal 512 und das Ausgangssignal 510 ist das „DN"-Signal 514. Ein erster Schalter 526 und eine erste Stromquelle 522 sind in Reihe zwischen einer Leistungsspannungsquelle und einem Ausgangsanschluss 530 geschaltet. Der Zustand des ersten Schalters 526 (z. B. offen oder geschlossen) wird durch ein Ausgangssignal 540 von dem ersten UND-Gatter 518 gemäß dem Vergleich im entsprechenden Phasendetektor und dem Freigabesignal EN gesteuert. Ein zweiter Schalter 528 und eine zweite Stromquelle 524 sind in Reihe zwischen dem Ausgangsanschluss 530 und einer geerdeten Referenzspannung geschaltet. Der Zustand des zweiten Schalters 528 wird vorzugsweise durch ein Ausgangssignal 542 von dem zweiten UND-Gatter 520 gesteuert. Demgemäß werden die erste Stromquelle 522 und die zweite Stromquelle 524 selektiv an die einzige Ausgangsklemme 530 der Ladungspumpe 534 angeschlossen. Ein Ausgang 532 der N Ladungspumpen 534 der Phasendetektor- und Ladungspumpenschaltung 500 wird durch den Schleifenfilter (nicht dargestellt) empfangen. Ausgangsanschlüsse 530 von den N Ladungspumpen 534 werden gekoppelt, um den Ausgang 432 an den Schleifenfilter zu liefern. Jedoch soll die Erfindung hierauf nicht beschränkt sein.
Die Zeitsteuerbeziehungen eines Ladungspumpenblockes sind in 6 beschrieben, wo die Bruchzahl mit 3/8 (K = 3, N = 8) angenommen wird. Demgemäß teilt der Modulo-Teiler durch 8(N) fünfmal und durch 9(N + 1) dreimal aus 8 Zyklen. Die in 6 dargestellte Zeitsteuerbeziehung kann für den Ladungspumpenblock benutzt werden, der jedem Phasendetektor 314, 324 gemäß 3 zugeordnet ist. Demgemäß könnte die Phasendetektorschaltung 342 2(N = 8) oder 16 Ladungspumpen-Stufen 534 umfassen.
Die in 6 dargestellte Schwingungsformen sind die geteilte Bezugsfrequenzspannung 602 und die Spannung der Ausgänge des programmierbaren Modulo-Teilers 604 und 606 (z. B. 310, 312). Die Zahl der freigeschalteten Ladungspumpen für CP1 und CP2 (z. B. innerhalb PD 314 und PD 324) ist bei 608 gezeigt, und der Zustand des fraktionellen Akkumulators ist bei 610 gezeigt. Der Teilerzustand des Synthesizers ist durch 612 angezeigt. Wie in 6 dargestellt, wird die Anzahl von Ladungspumpen CP1 und CP2, die während des Phasenvergleichs freigegeben sind, durch den Zustand des Akkumulators 610 bestimmt. Die Gesamtzahl von Ladungspumpen, die freigeschaltet werden, ist immer als der Divisionsfaktor N fixiert.
Ein weiteres bevorzugtes Ausführungsbeispiel eines Phasendetektorkreises mit einem Ladungspumpenblock mit N Ladungspumpen ist in 7 dargestellt. Wie aus 7 erkennbar, empfängt ein Ladungspumpenblock 700 den Ausgang 706 des ersten Phasendetektors PD1, der als eine Reihe von ersten Eingängen nach den Schaltern 726, 728, 730, ..., 732 dient. Der Ausgang 708 des zweiten Phasendetektors PD2 dient als Reihe von zweiten Eingängen nach den Schaltern 726, 728, 730, ..., 732. Jeweilige Schalterausgänge 734, 736, 738, ..., 740 der Schalter 726, 728, 730 und 732 dienen als Eingänge für die Ladungspumpen 742, 744, 746, ..., 748. Ausgänge 750, 752, 754, ..., 756 der vorzugsweise N Ladungspumpen 742, 744, 746, ..., 748 sind in ein Ausgangssignal 758 eingekoppelt, um mit dem Schleifenfilter (nicht dargestellt) verbunden zu werden. In dem Ladungspumpenblock 700 ist die Zahl der Ladungspumpen auf N vermindert, im Vergleich mit der Gesamtheit von 2N Ladungspumpen gemäß 5, wenn der Akkumulator die Verbindung der Phasendetektoren PD1 und PD2 nach den Ladungspumpen 726, 728, 730, ..., 732 steuert, wie in 7 dargestellt.
Die Phasenbeziehung zwischen einer geteilten Bezugsfrequenz und einer geteilten VCO-Frequenz ist in 8(a) und 8(b) dargestellt. 8(a) veranschaulicht eine relative Phasenverzögerung des geteilten Bezugssignals und 8(b) zeigt eine relative Phasenvoreilung der geteilten Bezugssignals. Beispielsweise können die 8(a) und 8(b) eine Phasenbeziehung zwischen den geteilten Bezugsfrequenzen 306 und den geteilten VCO-Frequenzen 310, 312 des Frequenzsynthesizers 300 gemäß 3 zeigen. Wie aus 8(a) und 8(b) ersichtlich, umfassen die relativen Spannungs-Schwingungsformen die Bezugsfrequenz 802, den Teilerausgang 804, den Teilerausgang 806, den PD1-Ausgang 808 und den PD2-Ausgang 810. Die Anzahl von freigeschalteten Ladungspumpen 812 und 816 mit dem Teilungsfaktor N und dem fraktionellen Akkumulatorzustand 814 sind ebenfalls relativ zu den Schwingungsformen angezeigt.
In 8(a) bewirken beide Ausgänge 808 und 810 der Phasendetektoren gemäß einer Phasenverzögerung des geteilten Bezugssignals F_REF 802, dass alle Ladungspumpen den Schleifenfilter entladen (z. B. erzeugen sie ein „DOWN"-Signal), um die VCO-Ausgangsfrequenz zu vermindern. In 8(b) bewirkt umgekehrt eine Phasenvoreilung der geteilten Bezugsfrequenz, dass beide die Ausgänge 808 und 810 der Phasendetektoren alle die Ladungspumpen entladen (z. B. erzeugen sie ein „UP"-Signal), und es wird der spannungsgesteuerte Oszillator veranlasst, seine Ausgangsfrequenz zu erhöhen. Im Einrastzustand wird die Phase der geteilten Bezugsspannung (F_REF) 802 zwischen zwei geteilte VCO-Frequenzen F_DIF1 und F_DIV2 804 und 806 geführt, was bedeutet, dass ein Phasendetektor PD1 ein „DOWN"-Signal und der andere PD2 ein „UP"-Signal erzeugt. Demgemäß entladen im Einrastzustand die Ladungspumpen, die mit PD1 verbunden sind, den Schleifenfilter, und die Ladungspumpen, die mit PD2 verbunden sind, laden den Schleifenfilter, um vorzugsweise die Schleifenfilterspannung konstant zu halten.
9 ist ein Zeitdiagramm, das die Bruchzahl-Kompensation gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Beispielsweise kann 9 eine Phasenbeziehung zwischen der geteilten Bezugsfrequenz 306 und den geteilten VCO-Frequenzen 310, 312 des Frequenzsynthesizers 300 gemäß 3 zeigen. In 9 wird angenommen, dass die Bruchzahl 3/8 (K = 3, N = 8) ist, wie die oben in Verbindung mit 6 beschrieben wurde. Wie in 9 dargestellt, sind hier die relativen Spannungs-Schwingungsformen der geteilten Bezugsfrequenz 902, der Teilerausgang 904, der Teilerausgang 906, der PD1-Ausgang 908, der PD2-Ausgang 910 und die Steuerspannung 918 ersichtlich. Teile der Amplitude 920, 922 und 924 der Steuerspannung 918 sind der Übersichtlichkeit wegen in 9 vergrößert. Die Anzahl der freigeschalteten Ladungspumpen 912 und 916 und der Zustand des Bruchzahl-Akkumulators 914 sind ebenfalls relativ zur Schwingungsform angezeigt.
Im eingerasteten Zustand eines Frequenzsynthesizers gemäß 9 bilden die Ladungspumpen (CP1), die an die PD1 angeschlossen sind, immer eine Stromsenke für den Schleifenfilter, während jene (CP2), die an PD2 angeschlossen sind, immer eine Stromquelle für den Filter liefern. Der Anteil des Entladestroms durch die CP1 ist durch die folgende Gleichung gegeben: Qdischarge = Idischarge·Tdischarge = {(N – K)·(I/N)}·(I/N)}·{(K/N)·TVCO} (Eq. 1)
Dabei stellt K den Akumulatorzustand dar. Ahnlich wie in der Gleichung Eq. 1 ist der Anteil des Ladestroms durch CP2 gegeben durch die folgende Gleichung: Qcharge = Icharge·Tcharge = {K·(I/N)}·[{(N – K)/N}·TVCO] (Eq. 2)
Aus den Gleichungen (Eq. 1) und (Eq. 2) ergibt sich, dass Q_Ladung und Q_Entladung immer die gleichen sind. Demgemäß kompensieren sich Ladestrom und Entladestrom einander, um die Schleifenfilterausgangsspannung im eingerasteten Zustand konstant zu halten. Die Schleifencharakteristik des Phasenregelkreises hält vorzugsweise die Phasenbeziehung aufrecht, um die obigen Gleichungen zu befriedigen, und die Schleifenfilterspannung wird vorzugsweise konstant gehalten, unabhängig von Umgebungsänderungen, wie z. B. Temperatur. Demgemäß wird die Bruchzahl-Störung dynamisch kompensiert. Weiter ist kein Kompensationsstrom-Abgleich erforderlich. Weiter zeigt die geringe Störung der Schleifenfilterspannung während des Phasenvergleichs in 9 eine vernachlässigbare Bruchzahl-Störung und Phasenrauschen im Vergleich mit der bekannten Bruchzahl-N Technik, weil keine Änderung der Durchschnittspegels der Steuerspannung vorhanden ist, und dies während einer sehr kurzen Zeitperiode der VCO-Frequenz auftritt.
Jedoch sind die bevorzugten Ausführungsbeispiele gemäß der Erfindung nicht auf den obigen Fall beschränkt, und es ist auch nicht beabsichtigt, sie hierauf zu beschränken. Beispielsweise wäre es möglich durch Änderung der Phasendifferenz zwischen den dividierten Signalen und der Zahl der benutzten Ladungspumpen andere Kombinationen zu benutzen, um die fraktionelle Kompensation eines Bezugssignals zu bewirken.
Ein weiteres Ausführungsbeispiel eines Frequenzsynthesizers mit einer Phasenregelschleife gemäß der Erfindung ist in 10 dargestellt. Wie in 10 dargestellt, empfängt ein Frequenzsynthesizer 1000 eine Bezugsfrequenz 1002, das ist ein Eingang nach einem ersten und einem zweiten Phasendetektor 1010 bzw. 1012. Der erste Phasendetektor 1010 empfängt eine erste geteilte VCO-Frequenz 1004 und der zweite Phasendetektor 1012 empfängt auch eine zweite geteilte VCO-Frequenz 1008. Die Verzögerung 1018 empfängt einen Ausgang 1014 des ersten Detektors 1010 und vorzugsweise Ausgänge des gleichen nach einer vorbestimmten Verzögerung. Die erste Ladungspumpe 1022 empfängt einen Ausgang 1020 des Verzögerungblocks 1018, und die zweite Ladungspumpe 1024 empfängt direkt den Ausgang 1016 des zweiten Phasendetektors 1012. Der Ausgang 1026 der ersten Ladungspumpe 1022 und der Ausgang 1028 der zweiten Ladungspumpe 1024 sind miteinander gekoppelt und dienen als Eingang 1030 für jedes Schleifenfilter, beispielsweise des Schleifenfilters 328. Vorzugsweise sind VCO 330, der programmierbare Modulo-Teiler 336 und der Akkumulator 340 mit dem Schleifenfilter 328 und einem Phasendetektorkreis 1050 gekoppelt. Bei dem bevorzugten Ausführungsbeispiel gemäß 10 wird durch Einführung einer Verzögerung an den Ausgang eines ersten und zweiten Phasendetektors 1010 und 1012 die Störung in der Schleifenfilterspannung 1030 weiter reduziert. Wie in 10 dargestellt, wird der Ausgang 1014 des ersten Phasendetektors 1010 verzögert, um die Störung der Schleifenfilterspannung zu vermindern oder zu vermeiden. Jedoch ist die vorliegende Erfindung hierauf nicht beschränkt.
Beispielsweise kann der Verzögerungsblock 1018 gemäß 10 vor den ersten Phasendetektor 1010 gesetzt werden, um vorzugsweise den gleichen Effekt zu erzielen, wie er oben beschrieben wurde. Wie in 11 dargestellt, umfasst ein weiteres bevorzugtes Ausführungsbeispiel einer Phasendetektorschaltung 1100 für einen Frequenzsynthesizer einen ersten Verzögerungsblock 1106, der den Bezugsfrequenzeingang 1002 und einen zweiten Verzögerungblock 1108 enthält, der die erste geteilte VCO-Frequenz 1004 empfängt. Der erste Phasendetektor 1010 empfängt einen Ausgang 1110 des ersten Verzögerungsblocks 1106 und einen Ausgang 1112 des zweiten Verzögerungsblocks 1108. Der zweite Phasendetektor 1012 und die zweite Ladungspumpe 1024 arbeiten wie oben beschrieben. Jedoch empfängt die erste Ladungspumpe 1022 einen Ausgang 1114 direkt von dem ersten Phasendetektor 1010. Ein Ausgang 1126 von der ersten Ladungspumpe 1022 und ein Ausgang 1128 von der zweiten Ladungspumpe 1024 werden kombiniert und dienen als Eingang 1130 für das nicht-dargestellte Schleifenfilter.
Die Arbeitsweise und die Wirkungen der Verzögerungen, die bei den bevorzugten Ausführungsbeispielen erzeugt werden, sind in den 10 und 11 dargestellt und sie werden im Folgenden beschrieben. Wie aus 12 ersichtlich, wird der Spannungsausgang eines ersten Phasendetektors durch die Schwingungsform 1202 repräsentiert, ein verzögerter Ausgang des ersten Phasendetektors wird durch die Schwingungsform 1204 repräsentiert, und ein Ausgang eines zweiten Phasendetektors wird durch die Schwingungsform 1206 repräsentiert. Ein Spannungssteuersignal wird durch die Schwingungsform 1208 repräsentiert, wobei die dargestellte Amplitude der Übersichtlichkeit wegen in den Abschnitten 1212, 1214 und 1216 übertrieben dargestellt ist. Außerdem ist ein Zustand eines Bruchzahl-Akkumulators durch 1210 gezeigt.
Wie aus 12 ersichtlich, sind „DOWN"-Signal von PD1 und „UP"-Signal von PD2 einander überlappt. Der Ladestrom und der Entladestrom werden gleichzeitig dem Schleifenfilter zugeführt, und sie kompensieren sich, wodurch die Spitzenwertveränderung der Schleifenfilterspannung reduziert wird. Solange das verzögerte Signal PD1 1204 und PD2-Signal 1206 einander überlappen, ist die Arbeitsweise der bevorzugten Ausführungsbeispiele der 10 und 11 wirksam, um die Schleifenfilterspannung zu reduzieren. Bevorzugte Ausführungsbeispiele der Erfindung sollen jedoch nicht in der Weise beschränkt werden. Beispielsweise könnte die Verzögerung in dem PD2-Signal oder in dem PD1- und dem PD2-Signal bewirkt werden. Außerdem kann eine optimale oder vorgeschriebene Verzögerung gemäß dem Teilungsverhältnis eingestellt werden, beispielsweise durch Steuerung des Akkumulators.
Die 13 und 14 stellen Schaltbilder dar, die beispielsweise Verzögerungssteuerkreise darstellen. 13 stellt eine digitale Steuerschaltung 1300 dar, wo in Reihe geschaltete Verzögerungsteile 1304, 1312, 1320 und 1328 zwischen einen Eingangsanschluss 1302 und einen Ausgangsanschluss 1340 gekoppelt sind. Eine Anzahl von Verzögerungsteilen 1304, 1312, 1320 und 1328 sind in die Schaltung eingeschaltet und bestimmen eine vorbeschriebene Verzögerung zwischen dem Eingangssignal IN und einem Ausgangssignal OUT. Die digitale Verzögerungssteuerschaltung 1300 empfängt das zu verzögernde Signal als Eingangssignal IN am Eingangsanschluss 1302. Die Verzögerungstags können beispielsweise aus einem Inverter bestehen. Mehrere Schalter 1332, 1334, 1336, 1338 sind jeweils zwischen die Ausgänge der Verzögerungstags 1304, 1312, 1320 und 1328 und dem Ausgangsanschluss 1340 geschaltet. Die An-/Aus-Zustände der Schalter 1332, 1334, 1336 und 1338 werden vorzugsweise durch das Steuersignal 1350 bestimmt. Auf diese Weise wird eine Gesamtverzögerung der digitalen Verzögerungssteuerschaltung 1300 durch den Zustand der Schalter 1332, 1334, 1336 und 1338 gesteuert.
14 zeigt eine Analog-Verzögerungssteuerschaltung, wo eine Steuerspannungssteuerung die Verzögerung einer jeden Verzögerungsstelle steuert, wodurch eine Gesamtverzögerung der Schaltung eingestellt wird. Wie in 14 dargestellt, empfängt eine analoge Verzögerungssteuerschaltung 1400 ein Eingangssignal IN an einem Eingangsanschluss 1402, der mit einer ersten Verzögerungszelle 1404 verbunden ist. Verzögerungszellen 1412, 1416 und 1422 sind in Reihe zwischen die erste Verzögerungszelle 1404 und einen Ausgangsanschluss 1426 verbunden. Die Verzögerungszellen 1404, 1412, 1416 und 1422 empfangen jeweils eine Steuerspannung CONTROL 1428, die eine Verzögerung bestimmt, welche durch jede der Verzögerungszellen bestimmt wird, und so bestimmt die Steuerspannung 1428 eine kumulativ vorgeschriebene Verzögerung zwischen dem Eingangssignal IN und dem Ausgangssignal OUT. Wie oben beschrieben, können mehr oder weniger Verzögerunstaps oder Verzögerungszellen die beispielsweisen Verzögerungsschaltungen bilden.
Wie oben beschrieben, haben die bevorzugten Ausführungsbeispiele eines Frequenzsynthesizers verschiedene Vorteile. Ein Frequenzsynthesizer, der einen Phasenregelkreis (PLL) gemäß der bevorzugten Ausführungsbeispiele umfasst, bildet eine Bruchzahl-Störkompensationsschaltung, um dynamisch Ladungspumpen-Welligkeiten zu kompensieren, immer wenn eine Ladungspumpe arbeitet. Bei den bevorzugten Ausführungsbeispielen erzeugt ein programmierbarer Teiler zwei Ausgangssignale, die vorzugsweise geteilte Signale von einem spannungsgesteuerten Oszillator bilden (VCO), mit dem gleichen Teilungsverhältnis für den Eingang von zwei Phasendetektoren von PLL. Demgemäß ist eine Phasendifferenz des geteilten VCO-Signals vorzugsweise eine Periode des VCO-Ausgangs. In einem eingerasteten Zustand eines Frequenzsynthesizers erscheinen die Phasen der entsprechenden Bezugssignale zwischen diesen Teilersignalen. Gemäß einem bevorzugten Ausführungsbeispiel werden zwei Phasendetektoren (PD) benutzt, von denen jeder einen Eingangsanschluss besitzt, der einen oder mehrere geteilte VCO-Signale des Teilers empfängt. Ein zweiter Eingangsanschluss eines jeden Phasendetektors ist so verbunden, dass er ein Bezugssignal erhält. Daher erzeugt ein PD ein „UP"-Signal und das andere ein „DOWN"-Signal in der Einraststufe.
Ein Ladungspumpenblock kann N gleiche Ladungspumpenstufen enthalten und er sich mit jedem Phasendetektorausgangsanschluss verbunden. Der Ausgangsanschluss einer jeden Ladungspumpe ist in den Schleifenfilter kombiniert. Die Zahl von Ladungspumpen, die während eines Phasenvergleichs arbeiten, wird durch eine Bruchzahl-Akkumulatorstufe bestimmt. Im Einrastzustand ist der Anteil von Ladestrom und Entladestrom immer der gleiche, und sie kompensieren gegenseitig. Demgemäß tritt keine Bruchzahl-Welligkeit auf. Demgemäß vermeiden bevorzugte Ausführungsbeispiele gemäß der vorliegenden Erfindung die Notwendigkeit eines Kompensationstrom-Abgleichs. Die Bruchzahl-Kompensation ist dynamisch und robust gegenüber Umgebungsänderungen, wie z. B. Alterung, Verfahren und Temperatur. Die bevorzugten Ausführungsbeispiele eines Frequenzsynthesizers können durch Änderung in der Phasendifferenz der geteilten Signale des programmierbaren Teilers erzeugt werden und durch die Zahl von aktivierten Ladungspumpen.
15 ist ein Diagramm, das ein bevorzugtes Ausführungsbeispiel einer Abtast- und Halteschaltung 1500 veranschaulicht, wo mehrere Phasendetektoren jeweils mit einem Abtastkondensator gekoppelt sind. Wie in 15 dargestellt, empfängt eine erste Ladungspumpe 1506 einen Eingang von einem ersten Phasendetektor PD1 und eine zweite Ladungspumpe 1508 empfängt einen Eingang von einem zweiten Phasendetektor PD2. Ein Ausgang 1510 der ersten Ladungspumpe 1506 und ein Ausgang 1512 der zweiten Ladungspumpe 1508 sind miteinander an einen Eingang 1514 einer Abtast- und Halteschaltung 1536 angeschlossen, die mit einem ersten Knoten N1 verbunden ist. Bei der Abtast- und Halteschaltung 1536 wird eine Bezugsspannung V_ref 1516 mit dem ersten Knoten N1 über einen ersten Schalter 1518 gekoppelt. Ein erster Kondensator 1520, d. h. ein Abtastkondensator, ist zwischen die geerdete Bezugsspannung 1522 und den ersten Knoten N1 geschaltet. Ein zweiter Schalter 1522 ist zwischen den ersten Knoten N1 und einen zweiten Knoten N2 geschaltet, der mit einem Ausgang 1534 verbunden ist. Ein zweiter Kondensator 1530, d. h. ein Haltekondensator, ist zwischen die geerdete Bezugsspannung 1522 und den zweiten Knoten N2 geschaltet. Die Kapazität des Abtastkondensators 1520 und die Kapazität des Haltekondensators 1530 ist sehr viel geringer, als dies bei einem typischen Schleifenfilterkondensator der Fall ist. Bevor ein Phasenvergleich in den Phasendetektoren PD1 und PD2 erfolgt, wird der erste Schalter 1518 geschlossen, und der Abtastkondensator 1520 wird auf die Bezugsspannung V_ref 1516 aufgeladen. Die Ladungspumpenblöcke 1506 und 1508 folgen den Phasendetektoren PD1 und PD2 und vergrößern oder verringern die Spannung am Abtastkondensator 1520 von der Bezugsspannung V_ref 1516 gemäß der festgestellten Phasendifferenz in dem Phasenvergleich. Wenn der Phasenvergleich vollendet ist, dann wird die Änderung im Abtastkondensator 1520 vorzugsweise auf den Haltekondensator 1530 über den zweiten Schalter 1524 übertragen.
16 ist ein Zeitdiagramm, das die Bruchzahl-Kompensationsverfahren des Abtast- und Halteschaltungs-Bruchzahl-N-Frequenzsynthesizers gemäß der vorliegenden Erfindung zeigt. Beispielsweise kann 16 eine Phasenbeziehung zwischen der geteilten Bezugsfrequenz 306 und den geteilten VCO-Frequenzen 310, 312 des Frequenzsynthesizers 300 gemäß 3 zeigen, der eine Abtast- und Halteschaltung aufweist, die das Io ersetzt. In 16 wird angenommen, dass die Bruchzahl 3/8 (K = 3, N = 8) ist. Der Zustand K des Akkumulators bestimmt die Zahl von Ladungspumpen, die während des Phasenvergleichs arbeiten. Beispielsweise werden (N – K) Ladungspumpen von PD1 und K und K-Ladungspumpen von PD2 freigeschaltet. Die Gesamtzahl der freigeschalteten Ladungspumpen beträgt immer N. In 16 sind die relative Spannungsschwingungsform der geteilten Bezugsfrequenz 1602, der Teilerausgang 1 1604, der Teilerausgang 2 1606, der PD1-Ausgang 1608, der PD2-Ausgang 1610 und die Steuerspannung 1620 dargestellt. Die Zahl der freigeschalteten Ladungspumpen 1616 und 1618 und der Zustand des Bruchzahl- Akkumulators 1614 sind ebenfalls relativ zu den Schwingungsformen angegeben. In 16 wird eine Phasenvoreilung des geteilten Bezugssignals 1602 gleichmäßig kompensiert durch Veränderung der Zahl der freigeschalteten Ladungspumpen entsprechend PD1 und PD2, so dass eine Ladung von PD1 und PD2 nach der Steuerspannung (Vhold) von der Bezugsspannung (Vsample) ansteigt, um einen konsistenten Wert zu kombinieren.
Wie oben in Verbindung mit 7 beschrieben, wird eine Gesamtzahl von N Ladungspumpen eingeführt, und ein Schalter wird durch einen Akkumulator gesteuert, der vorzugsweise die Zahl der Ladungspumpen bestimmt, die mit PD1 und PD2 verbunden sind. Wie in 16 dargestellt, ist die Menge der Ladung, die von der Ladungspumpe bei jedem Vergleich abgezogen wird, gegeben durch die folgende Gleichung: QTOTAL = ICP1·TCP1 + ICP2·TCP2 = [{(N – K)·(I/N)}·{T1 – (K/N)·TVCO}] + [K·(I/N)·{(T1 – (k/N)·TVCO) + TVCO}] = I·T1 = konstant (Eq. 3)
Daher ist die Spannungsänderung der Steuerspannung oder des Abtastkondensators konstant, und die Spannung des Haltekondensators wird konstant gehalten. Infolge dessen zeigt der synthesierte Ausgang eine gute spektrale Reinheit. Wenn das Teilungsverhältnis sich ändert, um eine andere Frequenz zu erzeugen, ändert sich die Phasendifferenz T₁ zwischen dem Bezugssignal und dem geteilten Ausgang ändert sich, was die Steuerspannung bestimmt. Weiter eilt das Bezugsignal den geteilten Signalen 1604 und 1606 voraus. Jedoch ist die vorliegende Erfindung nicht hierauf beschränkt. Wenn die Phase des Bezugssignals dem geteilten Signal nachläuft, kann die Spannung des Abtastkondensators von der Bezugsspannung V_ref abgesenkt werden. Außerdem kann gemäß den bevorzugten Ausführungsbeispielen der Erfindung diese in unterschiedlicher Weise verwirklicht werden, beispielsweise durch Änderung der Phasendifferenz der beiden Teilerausgangssignale und der Zahl der Ladungspumpen in jedem Phasendetektor.
Ein weiteres Ausführungsbeispiel eines Bruchzahl-N-Frequenzsynthesizers mit Abtast- und Halteschaltung weist eine Phasenregelschleife gemäß der vorliegenden Erfindung auf, wie dies in 17 dargestellt ist. Wie aus 17 ersichtlich, empfängt ein Frequenzsynthesizer 1700 eine Bezugsfrequenz 1702, die einen Eingang für den ersten und zweiten Phasendetektor 1710 bzw. 1712 darstellt. Der erste Phasendetektor 1710 empfängt auch eine erste geteilte VCO-Frequenz 1704, und der zweite Phasendetektor 1712 empfängt auch eine zweite geteilte VCO-Frequenz 1708. Ein gerasteter Detektor 1718 und ein erster Ladungspumpenblock 1722 empfangen einen Ausgang 1714 des ersten Phasendetektors 1710. Der verrastete Detektor 1718 und die zweite Ladungspumpe 1724 empfangen einen Ausgang 1716 des zweiten Phasendetektors 1712. Ein Ausgang 1726 der ersten Ladungspumpe 1722 und ein Ausgang 1728 der zweiten Ladungspumpe 1724 werden miteinander gekoppelt und dienen als Eingang 1730 einer Abtast- und Halteschaltung 1740, beispielsweise der Abtast- und Halteschaltung 1536.
Vorzugsweise sind VCO 330, der programmierbare Modulo-Teiler 336 und der Akkumulator 340 oder dergleichen an die gleiche Abtast- und Halteschaltung 1740 und den Phasendetektor 1710 und 1712 angekoppelt.
Gemäß dem bevorzugten Ausführungsbeispiel nach 17 empfängt ein Digital-Analog-Wandler (DAC) 1732 einen Eingang 1720 von dem Einrast-Detektor 1718 und erzeugt einen Ausgang 1734, der von der Abtast- und Halteschaltung 1740 empfangen wird. Vorzugsweise ist der Ausgang 1734 eine Bezugsspannung V_ref, die benutzt wird, um den Abtastkondensator zu initialisieren.
Bei dem Abtast- und Haltephasenregelkreis kann die Schleife möglicherweise nicht die gewünschte Frequenz erzeugen, wenn die Bezugsspannung ursprünglich zu weit von der verrasteten Steuerspannung entfernt liegt. Der Frequenzsynthesizer 1700 gemäß der vorliegenden Erfindung weist einen Einrastdetektor auf, so dass die Schleife die gewünschte Frequenz erzeugt, selbst wenn die Bezugsspannung ursprünglich zu weit weg von der gerasteten Steuerspannung liegt. Wie in 17 dargestellt, kann ein Detektorkreis 1750 den Einrastdetektor 1718 und den DAC-Wandler 1732 aufweisen. Der Einrastdetektor 1718 überwacht vorzugsweise den Ausgang eines jeden Phasendetektors 1710 und 1712. Wenn beispielsweise beide Ausgänge von PD1 und PD2 das Spannungssignal ansteigen lassen (z. B. „UP"-Signale), dann eilt das Bezugssignal 1702 den geteilten Signalen 1704 und 1706 voraus. In diesem Falle steigt die Bezugsspannung 1734 (z. B. V_ref) an, um die Spannungsdifferenz zwischen der Bezugsspannung und der gewünschten Spannung zu minimieren. Wenn beide Ausgänge von PD1 und PD2 abfallende Spannungssignale sind (z. B. „DOWN"-Signale), dann läuft das Bezugssignal 1702 den geteilten Signalen 1704 und 1708 hinterher. In diesem Fall vermindert der DAC-Wandler 1732 die Bezugsspannung 1734. In dem Falle, in dem ein Phasendetektor ein ansteigendes Signal erzeugt und ein anderer Phasendetektor ein abfallendes Signal erzeugt (d. h. wenn PD1 ein DOWN-Signal und PD2 ein UP-Signal erzeugt), dann liegt die Bezugsspannung 1734 sehr nahe an der gewünschten Steuerspannung. Jedoch ist die Erfindung nicht auf diese Anordnung beschränkt.
18 veranschaulicht ein System zur Einstellung der Bezugsspannung gemäß einem anderen Ausführungsbeispiel der Erfindung. Wie in 18 dargestellt, umfasst ein anderes bevorzugtes Ausführungsbeispiel eine Detektorschaltung 1850, einen Analog-Digital-Wandler (ADC) 1820 und einen Digital-Analog-Wandler (DAC) 1830. Der erste Phasendetektor 1710, der zweite Phasendetektor 1712, die erste Ladungspumpe 1722, die zweite Ladungspumpe 1724 und die Abtast- und Halteschaltung 1740 wurden oben beschrieben. Demgemäß wird hierfür eine Beschreibung entbehrlich. Ein Ausgang 1810 der Abtast- und Halteschaltung 1740 wird an einen VCO-Wandler (nicht dargestellt) und einen Analog-Digital-Wandler 1820 übertragen. Ein Ausgang 1822 des Analog-Digital-Wandlers 1820 wird von dem Digital-Analog-Wandler 1830 empfangen. Der ADC 1820 bestimmt die Steuerspannung zur Kompensation einer vorbeschriebenen Spannung und setzt vorzugsweise die Bezugsspannung 1840 (z. B. V_ref) durch das DAC 1830 ein. Jedoch ist die vorliegende Erfindung hierauf nicht beschränkt. Beispielsweise kann die Detektorschaltung 1850 auf durch die Detektorschaltung 1750 ersetzt werden, wenn der DAC-Wandler 1732 mit seinem Ausgang gesteuert wird, bis er mit einer vorbestimmten Steuerspannung vergleichbar ist, die den Rastdetektor 1718 benutzt, der das Ausgangssignal 1810 von der Abtast- und Halteschaltung 1740 empfängt.
19 veranschaulicht ein Zeitdiagramm, das ein Bruchzahl-Kompensationsverfahren eines Bruchzahl-N-Frequenzsynthesizers der Abtast- und Haltetype zeigt, wenn die Bezugsspannung in der Abtast- und Halteschaltung angepasst ist auf die gewünschte Steuerspannung. Beispielsweise zeigt 19 eine Phasenbeziehung zwischen der geteilten Bezugsfrequenz 306 und den geteilten VCO-Frequenzen 310, 312 des Frequenzsynthesizers 300 nach 3. In 19 wird angenommen, dass die Bruchzahl 3/8 ist (K = 3, N = 8), wie oben beschrieben. Die Bezugsspannungs-Schwingungsformund die geteilte Bezugsfrequenz 1902, der Teilerausgang 1 1904, der Teilerausgang 2 1906, der PD1-Ausgang 1908, der PD2-Ausgang 1910 und die Steuerspannung 1980 sind hierbei dargestellt. Die Zahl der freigeschalteten Ladungspumpen 1912 und 1916 und der Bruchzahl-Akkumulatorzustand 1614 werden auch relativ zu den Schwingungsformen angegeben.
Wie in 19 dargestellt, liegt das Bezugssignal zwischen den geteilten Signalen. So senken die Ladungspumpen CP1, die mit PD1 gekoppelt sind, jeweis Strom von der Abtast- und Halteschaltung, während die anderen CP2, die mit PD2 gekoppelt sind, jeweils Strom nach der Abtast- und Halteschaltung des Frequenzsynthesizers liefern. Ein Anteil der Ladung und der Entladung ist genau über die Gleichung 3 angepasst und die Steuerspannung wird konstant gehalten. Gemäß der Gleichung 3 wird der Entladestrom durch das CP1 gegeben durch die folgende Gleichung: Qdischarge = Idischarge·Tdischarge = {(N – K)·(I/N)}·(I/N)}·{(K/N)·TVCO} (Eq. 1)
Dabei repräsentiert K den Akumulatorzustand. Ahnlich wie Gleichung Eq. 1 wird der Ladestrom durch CP2 gegeben durch die folgende Gleichung: Qcharge = Icharge·Tcharge = {K·(I/N)}·[{(N – K)/N}·TVCO] (Eq. 2)
Aus den Gleichungen (1) und (2) ergibt sich, dass Q_charge und Q_discharge immer gleich sind.
Wie oben beschrieben, haben bevorzugte Ausführungsbeispiele eines Frequenzsynthesizers gemäß der vorliegenden Erfindung verschiedene Vorteile. Bevorzugte Ausführungsbeispiele des Phasenregelkreis-, PLL-, Frequenzsynthesizers weisen eine Abtast- und Halteschaltung bei einem Synthesizer der N-Type auf. Die bevorzugten Ausführungsbeispiele vermindern die Größe einer Schaltung und die Leistungserfordernisse, weil eine Abtast- und Halteschaltung einen Schleifenfilterkondensator bei dem Frequenzsynthesizer der N-Type ersetzt. Ein Frequenzsynthesizer weist einen Phasenregelkreis PLL gemäß dem bevorzugten Ausführungsbeispiel auf, der eine fraktionelle Störkompensationsschaltung besitzt, um dynamisch Ladungspumpenwelligkeiten zu kompensieren, wenn eine Ladungspumpe arbeitet. Bei dem bevorzugten Ausführungsbeispiel erzeugt ein programmierbarer Teiler zwei Ausgangssignale, die vorzugsweise geteilte Signale von einem spannungsgesteuerten Oszillator VCO sind, wobei eine Phasendifferenz eine Periode des VCO-Ausgangs ist. Im gerasteten Zustand des Frequensynthesizers tritt die Phase der entsprechenden Bezugssignale zwischen den beiden Teilungssignalen auf. Bei dem vorliegenden Ausführungsbeispiel werden die beiden Phasendetektoren (PD) benutzt, und jeder empfängt das Bezugssignal und eines der beiden geteilten VCO-Signale, so dass ein Phasendetektor eine ansteigende Spannung und ein anderer Phasendetektor eine absteigende Spannung im gerasterten Zustand liefern kann.
Ein Ladungspumpenblock kann N gleiche Ladungspumpenstufen aufweisen, und er kann mit einem oder beiden Phasendetektorausgangsanschlüssen verbunden werden, und ein Ausgang einer jeden Ladungspumpe wird in der Abtast- und Halteschaltung kombiniert. In dem verrasteten Zustand wird der Anteil von Ladestrom und Entladestrom im Wesentlichen miteinander kompensiert. Demgemäß treten keine fraktionellen Wellungen auf. Demgemäß ist die fraktionelle Kompensation dynamisch und robust gegenüber Umwelteinflüssen wie Halterung der Schaltung, Verfahren und Temperatur bei diesen bevorzugten Ausführungsbeispielen der Erfindung. Bevorzugte Ausführungsbeispiele mit einem Frequenzsynthesizer können unter Benutzung einer Vielzahl von Phasendetektoren und einer Abtast- und Halteschaltung und einer gleichförmigen stabilen VCO-Steuerschaltung erreicht werden.

Claims

Phasenregelkreis, der Folgendes umfasst: einen ersten Phasendetektor (314), der ein Eingangssignal und ein erstes Teilsignal (310) empfängt und ein erstes Vergleichssignal (316, 1014, 1026, 1510) ausgibt, einen zweiten Phasendetektor (324), der das Eingangssignal und ein zweites Teilsignal (312) empfängt und ein zweites Vergleichssignal (322, 1016, 1028, 1512) ausgibt, eine Schaltung (328, 1536), die das erste und das zweite Vergleichssignal empfängt und als Reaktion auf die Vergleichssignale ein Ausgangssignal (328, 1534) erzeugt, einen spannungsgesteuerten Oszillator (330), der das Ausgangssignal von der Schaltung empfängt und ein vorgegebenes Frequenzsignal (332) erzeugt, und einen programmierbaren Betragteiler (336), der das vorgegebene Frequenzsignal empfängt und das erste Teilsignal (310) sowie das zweite Teilsignal (312) erzeugt, indem er das vorgegebene Frequenzsignal selektiv durch einen ersten oder einen zweiten Wert teilt, wobei das erste und das zweite Teilsignal die gleiche Frequenz aufweisen, wobei der Phasenregelkreis dadurch gekennzeichnet ist, dass das erste und das zweite Teilsignal eine Phasendifferenz aufweisen, bei der es sich um eine Periode des vorgegebenen Frequenzsignals aus dem spannungsgesteuerten Oszillator handelt.
Phasenregelkreis nach Anspruch 1, der des Weiteren mehrere parallele Schalter (726, 728, 730, 732) umfasst, die von einer Steuerleitung betätigt werden, wobei jeder Schalter eine entsprechende Ladungspumpe von mehreren Ladungspumpen (742, 744, 746, 748) in Abhängigkeit von der Position des jeweiligen Schalters mit dem gewählten ersten oder zweiten Vergleichssignal koppelt.
Phasenregelkreis nach Anspruch 2, bei dem jede der Ladungspumpen (742, 744, 746, 748) für die Schaltung einen vorgegebenen Strombetrag liefert oder verbraucht.
Phasenregelkreis nach Anspruch 1, bei dem der erste Phasendetektor Folgendes umfasst: einen Phasendetektorabschnitt (PD1, PD2) mit einem ersten und einem zweiten Ausgangsanschluss und einen Ladungspumpenabschnitt mit mehreren Ladungspumpstufen (742, 744, 746, 748).
Phasenregelkreis nach Anspruch 4, bei dem jede der Ladungspumpstufen Folgendes umfasst: eine erste Stromquelle (522) und einen ersten Schalter (526), die in Reihe zwischen eine erste vorgegebene Spannung und einen Ladungspumpen-Ausgangsanschluss (530) geschaltet sind, eine zweite Stromquelle (524) und einen zweiten Schalter (528), die in Reihe zwischen eine zweite vorgegebene Spannung und den Ladungspumpen-Ausgangsanschluss (530) geschaltet sind, ein erstes Logikgatter (518) mit einem ersten Eingang, der an den ersten Ausgangsanschluss des Phasendetektorabschnittes gekoppelt ist, einem zweiten Eingang, der ein Steuersignal empfängt, und einem Ausgangsanschluss, der an den ersten Schalter (526) gekoppelt ist, und ein zweites Logikgatter (520) mit einem ersten Eingang, der an den zweiten Ausgangsanschluss des Phasendetektorabschnittes gekoppelt ist, einem zweiten Eingang, der das Steuersignal empfängt, und einem Ausgangsanschluss, der an den zweiten Schalter (528) gekoppelt ist.
Phasenregelkreis nach Anspruch 5, bei dem es sich bei dem ersten und dem zweiten Logikgatter (518, 520) um UND-Gatter handelt, wobei ein Ausgangswert des ersten und des zweiten UND-Gatters den ersten oder den zweiten Schalter (526, 528) auswählt, um den Ladungspumpen-Ausgangsanschluss (530) an die erste oder die zweite Stromquelle (522, 524) zu koppeln.
Phasenregelkreis nach Anspruch 1, der des Weiteren eine Signalverzögerungseinrichtung (1018) umfasst, die angekoppelt ist, um das erste oder das zweite Vergleichssignal, das von dem ersten beziehungsweise dem zweiten Phasendetektor (314, 324) ausgegeben wird, zu verzögern.
Phasenregelkreis nach Anspruch 1, der des Weiteren eine Signalverzögerungseinrichtung (1018) umfasst, die an den ersten oder den zweiten Phasendetektor (314, 324) gekoppelt ist.
Phasenregelkreis nach Anspruch 8, bei dem es sich bei der Signalverzögerungseinrichtung (1018) um eine digitale oder eine analoge Verzögerungssteuerschaltung handelt.
Phasenregelkreis nach Anspruch 1, bei dem der programmierbare Betragteiler Folgendes umfasst: ein erstes Logikgatter (402), ein zweites Logikgatter (428), das ein Steuersignal empfängt, ein erstes Flipflop (412), das so angekoppelt ist, dass es ein Ausgangssignal von dem ersten Logikgatter und ein Taktsignal aus dem Ausgangsanschluss des spannungsgesteuerten Oszillators empfängt, ein zweites Flipflop (420), das so angekoppelt ist, dass es ein Ausgangssignal von dem ersten Flipflop empfängt, wobei das erste und das zweite Logikgatter ein Ausgangssignal von dem zweiten Flipflop empfangen, und ein drittes Flipflop (434), das so angekoppelt ist, dass es ein Ausgangssignal von dem zweiten Logikgatter (428) empfängt, wobei das erste, das zweite und das dritte Flipflop das vorgegebene Frequenzsignal als Taktsignal empfangen, ein Ausgangssignal des dritten Flipflops von dem ersten Logikgatter (402) empfangen wird und es sich bei den Ausgangssignalen des ersten und des zweiten Flipflops (412, 420) um die Teilsignale handelt.
Phasenregelkreis nach Anspruch 1, der des Weiteren eine Erfassungsschaltung (1750) umfasst, die angekoppelt ist, um eine Bezugsspannung in der Schaltung zu regulieren.
Phasenregelkreis nach Anspruch 1, bei dem es sich bei der Schaltung um eine Abtast-Halte-Schaltung (1536, 1740) handelt, die Folgendes umfasst: einen ersten Schalter (1518) und einen ersten Kondensator (1520), die an einem ersten Knoten (n1) in Reihe zwischen eine erste und eine zweite vorgegebene Bezugsspannung geschaltet sind, wobei der erste Knoten so angekoppelt ist, dass er das erste und das zweite Vergleichssignal (1510, 1512) empfängt. einen zweiten Kondensator (1530), der zwischen die zweite Bezugsspannung und einen zweiten Knoten (n2) gekoppelt ist, und einen zweiten Schalter (1524), der zwischen den ersten und den zweiten Knoten gekoppelt ist.
Phasenregelkreis nach Anspruch 12, der des Weiteren eine Erfassungsschaltung (1750) umfasst, die die erste vorgegebene Bezugsspannung einstellt.
Phasenregelkreis nach Anspruch 13, bei dem die Erfassungsschaltung Folgendes umfasst: einen Einrastdetektor (1718), der die Vergleichssignale von dem ersten und dem zweiten Phasendetektor (314, 324) empfängt, und einen Digital-Analog-Wandler (1732), der als Reaktion auf ein Steuersignal von dem Einrastdetektor (1718) einen Spannungspegel der ersten vorgegebenen Bezugsspannung reguliert.
Phasenregelkreis nach Anspruch 13, bei dem die Erfassungsschaltung Folgendes umfasst: einen Analog-Digital-Wandler (1820), der den Ausgangswert von der Abtast-Halte-Schaltung (1536, 1740) empfängt, und einen Digital-Analog-Wandler (1830), der als Reaktion auf ein Steuersignal von dem Analog-Digital-Wandler (1820) einen Spannungspegel der ersten vorgegebenen Bezugsspannung reguliert.
Phasenregelkreis nach Anspruch 13, bei dem die Erfassungsschaltung Folgendes umfasst: einen Einrastdetektor (1718), der das Ausgangssignal von der Abtast-Halte-Schaltung (1740) empfängt, und einen Digital-Analog-Wandler (1830), der als Reaktion auf ein Steuersignal von dem Einrastdetektor (1718) einen Spannungspegel der ersten vorgegebenen Bezugsspannung reguliert.
Phasenregelkreis nach Anspruch 1, bei dem der erste Phasendetektor (314) und der zweite Phasendetektor (324) den gleichen Aufbau aufweisen.
Phasenregelkreis nach Anspruch 1, der des Weiteren Folgendes umfasst: einen Akkumulator (340), bei dem ein erster Ausgangsanschluss an den zweiten Eingangsanschluss des programmierbaren Betragteilers (336) und ein zweiter Ausgangsanschluss an die dritten Eingangsanschlüsse der Phasendetektoren gekoppelt ist.
Phasenregelkreis nach Anspruch 18, wobei sich der Phasenregelkreis in einem mobilen Endgerät befindet und es sich bei dem mobilen Endgerät um ein Mobiltelefon, einen elektronischen Assistenten (PDA), ein digitales Audiowiedergabegerät, eine Internet-Vorrichtung, eine Fernbedienung oder einen Laptop handelt.
Phasenregelkreis nach Anspruch 18, der des Weiteren mehrere Schalter (726, 728, 730, 732) umfasst, die von einer Steuerleitung betätigt werden, wobei jeder Schalter eine entsprechende Ladungspumpe von mehreren Ladungspumpen (742, 744, 746, 748) einem Steuersignal von dem Akkumulator (340) entsprechend an einen Ausgangsanschluss des gewählten ersten Phasendetektors (314) oder zweiten Phasendetektors (324) koppelt.
Phasenregelkreis nach Anspruch 18, bei dem der programmierbare Betragteiler Folgendes umfasst: ein erstes Logikgatter (518), ein zweites Logikgatter (520), das ein Steuersignal empfängt, ein erstes Flipflop (412), das so angekoppelt ist, dass es ein Ausgangssignal von dem ersten Logikgatter (518) und ein Taktsignal aus dem Ausgangsanschluss des spannungsgesteuerten Oszillators (330) empfängt, ein zweites Flipflop (420), das so angekoppelt ist, dass es ein Ausgangssignal von dem ersten Flipflop (412) empfängt, wobei das erste und das zweite Logikgatter ein Ausgangssignal von dem zweiten Flipflop (420) empfangen, und ein drittes Flipflop (434), das so angekoppelt ist, dass es ein Ausgangssignal von dem zweiten Logikgatter (520) empfängt, wobei das erste, das zweite und das dritte Flipflop das vorgegebene Frequenzsignal als Taktsignal empfangen, ein Ausgangssignal des dritten Flipflops (434) von dem ersten Logikgatter (518) empfangen wird und die Ausgangssignale des ersten und des zweiten Flipflops (412, 420) dem ersten und dem zweiten Teilsignal (310, 312) entsprechen.
Phasenregelkreis nach Anspruch 18, bei dem die Schaltung eine Abtast-Halte-Schaltung (1536, 1740) enthält, die Folgendes umfasst: einen ersten Schalter (1518) und einen ersten Kondensator (1520), die an einem ersten Knoten in Reihe zwischen eine erste und eine zweite vorgegebene Bezugsspannung geschaltet sind, wobei der erste Knoten (n1) so angekoppelt ist, dass er ein Signal empfängt, das mindestens auf dem ersten oder dem zweiten Vergleichssignal von den Ausgangsanschlüssen der Phasendetektoren basiert, einen zweiten Kondensator (1530), der zwischen die zweite Bezugsspannung und einen zweiten Knoten (n2) gekoppelt ist, und einen Schalter (1524), der zwischen den ersten und den zweiten Knoten gekoppelt ist.
Phasenregelkreis nach Anspruch 22, der des Weiteren eine Erfassungsschaltung (1750) umfasst, die die erste vorgegebene Bezugsspannung einstellt.
Phasenregelkreis nach Anspruch 23, bei dem die Erfassungsschaltung Folgendes umfasst: einen Einrastdetektor (1718), der die Vergleichssignale von dem ersten und dem zweiten Phasendetektor empfängt, und einen Digital-Analog-Wandler (1830), der als Reaktion auf ein Steuersignal von dem Einrastdetektor (1718) einen Spannungspegel der ersten vorgegebenen Bezugsspannung reguliert.
Phasenregelkreis nach Anspruch 24, bei dem die Erfassungsschaltung Folgendes umfasst: einen Analog-Digital-Wandler (1820), der ein Ausgangssignal von der Abtast-Halte-Schaltung eingibt, und einen Digital-Analog-Wandler (1830), der als Reaktion auf ein Steuersignal von dem Analog-Digital-Wandler (1820) einen Spannungspegel der ersten vorgegebenen Bezugsspannung reguliert.
Phasenregelkreis nach Anspruch 1, bei dem es sich bei dem ersten Wert um eine ganze Zahl N und bei dem zweiten Wert um N + 1 handelt.
Phasenregelkreis nach Anspruch 18, bei dem der erste Phasendetektor (314) an eine erste Anzahl Ladungspumpen und der zweite Detektor (324) an eine zweite Anzahl Ladungspumpen gekoppelt ist und der Akkumulator (340) aus der ersten und der zweiten Anzahl Ladungspumpen eine Anzahl Ladungspumpen steuert, die aktiviert werden sollen.
Phasenregelkreis nach Anspruch 27, bei dem die Anzahl der zu aktivierenden Ladungspumpen auf der Grundlage eines Zustandes des Akkumulators (340) gesteuert wird.
Verfahren für das Erzeugen von Frequenzsignalen, das Folgendes umfasst: (a) Teilen eines von einem Oszillator ausgegebenen Frequenzsignals, um ein erstes Teilsignal (310) zu erzeugen, (b) Teilen des von dem Oszillator ausgegebenen Frequenzsignals, um ein zweites Teilsignal (312) zu erzeugen, das ungleich dem ersten Teilsignal ist, wobei das erste und das zweite Teilsignal über ein selektives Teilen des Frequenzsignals durch einen ersten oder einen zweiten Wert erzeugt werden und die gleiche Frequenz aufweisen, (c) Vergleichen der Phasen des ersten Teilsignals (310) und eines Bezugssignals, um ein erstes Steuersignal (PD1, 1510) zu erzeugen, (d) Vergleichen der Phasen des zweiten Teilsignals (312) und eines Bezugssignals, um ein zweites Steuersignal (PD2, 1512) zu erzeugen, und (e) Regeln des Oszillators auf der Grundlage des ersten Steuersignals (PD1, 1510) und des zweiten Steuersignals (PD2, 1512), wobei das Verfahren dadurch gekennzeichnet ist, dass das erste und das zweite Teilsignal eine Phasendifferenz aufweisen, bei der es sich um eine Periode des von dem Oszillator ausgegebenen Frequenzsignals handelt.
Verfahren nach Anspruch 29, bei dem das erste Steuersignal (PD1, 1510) die Ladung eines Kondensators (1520) einer Abtast-Halte-Schaltung erhöht und das zweite Steuersignal (PD2, 1512) die Ladung des Kondensators (1520) der Abtast-Halte-Schaltung verringert, wobei der Oszillator auf der Grundlage eines Ausgangswertes der Abtast-Halte-Schaltung reguliert wird.