DE60200050T2

DE60200050T2 - Schaltung zur Detektion von Störungen der Periodendauer in einem Taktsignal

Info

Publication number: DE60200050T2
Application number: DE60200050T
Authority: DE
Inventors: Hisanori Kawasaki-shi Senba
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2001-02-23
Filing date: 2002-01-31
Publication date: 2004-09-16
Anticipated expiration: 2022-02-01
Also published as: US6545508B2; EP1237282A1; SG96682A1; EP1237282B1; DE60200050D1; US20020118046A1; HK1047356A1; KR20020069143A; JP2002251227A

Description

Die Erfindung betrifft eine Überwachungsschaltung zum Bestimmen, ob die Periode eines Taktsignals kürzer als ein vorbestimmter zulässiger Bereich geworden ist.
Prozessoren, die synchron zu einem durch eine Takterzeugungsschaltung erzeugten Taktsignal arbeiten und die verschiedene Verarbeitungsarten durchführen, werden derzeit z. B. in Form von MPUs (Mikroprozessoreinheiten) implementiert.
Allerdings sind solche Prozessoren wie MPUs so gestaltet, daß sie synchron zu einem Taktsignal mit einer vorbestimmten Periode arbeiten, und unterliegen daher Überlauf, wenn die Periode dieses Taktsignals kürzer als die vorbestimmte Periode geworden ist.
Die SU-A-1798919 offenbart eine Vorrichtung zum Überwachen von Taktsignalen. Die Vorrichtung verfügt über ein erstes D-Flipflop, eine Verzögerungsleitung und ein zweites D-Flipflop, die in einem Ring konfiguriert sind; eine Verzögerungsleitung, eine Rücksetzleitung und eine Ausgangsleitung. Die Vorrichtung wird durch Zuführen einer '1' zur Rücksetzleitung zurückgesetzt, wodurch das erste D-Flipflop gesetzt und das zweite D-Flipflop zurückgesetzt wird. Ein Synchronisationssignal wird zum Takteingang des ersten D-Flipflops geführt. Die zu überwachende Impulsfolge wird zum Takteingang des zweiten D-Flipflops geführt. Ein Zustandssignal wird vom Ausgang des ersten D-Flipflops abgeleitet.
Mit der Erfindung soll eine Taktüberwachungsschaltung mit Vorteilen gegenüber solchen bekannten Schaltungen bereitgestellt werden.
Erfindungsgemäß bereitgestellt wird eine Taktüberwachungsschaltung mit einer ersten Flipflopschaltung zum Zwi schenspeichern und Ausgeben eines Eingangssignals, wenn ein vorgegebener Übergang eines Taktsignals zwischen seinen beiden Logikpegeln auftritt, einer zweiten Flipflopschaltung zum Zwischenspeichern und Ausgeben des Ausgangssignals der ersten Flipflopschaltung, wenn ein vorgegebener Übergang des Taktsignals zwischen seinen beiden Logikpegeln auftritt, einer Verzögerungseinrichtung zum Verzögern des Ausgangssignals der zweiten Flipflopschaltung um ein Zeitintervall, das kürzer als eine vorbestimmte Periode des Taktsignals ist, und zum Ausgeben des resultierenden Signals als Eingangssignal zur ersten Flipflopschaltung, und einer Gatterschaltung zum Empfangen des Ausgangssignals der ersten Flipflopschaltung und des Ausgangssignals der zweiten Flipflopschaltung und zum Ausgeben eines Signals mit einem ersten Logikpegel, wenn die Periode des Taktsignals gleich oder größer als das vorbestimmte Zeitintervall ist, und zum Ausgeben eines Signals mit einem zweiten Logikpegel, wenn die Periode des Taktsignals kürzer als das vorbestimmte Zeitintervall ist, und ferner mit einer dritten Flipflopschaltung zum Zwischenspeichern des Ausgangssignals der Gatterschaltung bei einer Taktung, die gegenüber der Zwischenspeicherung der zweiten Flipflopschaltung verzögert ist, wenn ein vorgegebener Übergang des Taktsignals zwischen seinen beiden Logikpegeln auftritt.
Die Gatterschaltung ist so angeordnet, daß sie die Ausgangssignale der ersten und zweiten Flipflopschaltung empfängt und ein Ausgangssignal bereitstellt, dessen Logikpegel davon abhängt, ob die Periode der Eingangstaktsignale die vorbestimmte Periode ist. Eine Verkürzung der Periode des Taktsignals kann somit gemäß dem Logikpegel des Ausgangssignals der Taktüberwachungsschaltung detektiert werden.
Zu einer speziellen Verarbeitungsvorrichtung, die exemplarisch zu beschreiben ist, gehört die o. g. Taktüberwachungsschaltung. Bei Detektion eines fehlerhaften Zustands bzw. einer Anomalität im Taktsignal durch die Taktüberwachungsschaltung wird diese Anomalität einer Steuerschaltung mitgeteilt, die den Betrieb des Prozessors steuert, wodurch der Betrieb des Prozessors angehalten wird.
Vorteilhaft kann die Erfindung somit eine Taktüberwachungsschaltung bereitstellen, die leicht und genau detektieren kann, daß die Periode eines Taktsignals kürzer als eine vorbestimmte Periode geworden ist.
Daher läßt sich die Erfindung in einer Datenverarbeitungsvorrichtung verwenden, die mit der o. g. Taktüberwachungsschaltung ausgerüstet ist und die Überlauf einer Verarbeitungsschaltung verhindern kann, wenn die Periode des Taktsignals kürzer als die vorbestimmte Periode geworden ist.
Vorteilhaft wird danach Überlauf in der Verarbeitungsschaltung infolge von Anomalitäten des Taktsignals gestoppt.
Mit der folgenden Beschreibung und den Zeichnungen wird die Erfindung als Beispiel offenbart, die in den beigefügten Ansprüchen gekennzeichnet ist, deren Inhalt den hierdurch angestrebten Schutzumfang bestimmen. Es zeigen:
1 ein schematisches Blockschaltbild einer Datenverarbeitungsvorrichtung;
2 ein Schaltbild des Aufbaus der Taktüberwachungsschaltung von 1;
3 ein Zeitdiagramm des Betriebs der Taktüberwachungsschaltung von 2; und
4 ein Blockschaltbild des Aufbaus eines Datenverarbeitungssystems.
In 1 ist eine Datenverarbeitungsvorrichtung gezeigt, die eine Ausführungsform der Erfindung verwendet und die aufweist: einen Rücksetzeingangsanschluß 102, mehrere Dateneingangs-/-ausgangsanschlüsse 103, eine Takterzeugungsschaltung 104, eine Mikroprozessoreinheit (MPU) 105 zur Datenverarbeitung, eine Taktüberwachungsschaltung 106 und eine Betriebssteuerschaltung 107.
Der Rücksetzeingangsanschluß 102 ist mit der MPU 105 und der Taktüberwachungsschaltung 106 verbunden, und der Dateneingangs-/-ausgangsanschluß 103 ist mit der MPU 105 verbunden. Ferner ist die MPU 105 mit der Takterzeugungsschaltung 104 und auch mit der Betriebssteuerschaltung 107 verbunden. Die Taktüberwachungsschaltung 106 ist auch mit der Takterzeu gungsschaltung 104 und mit der Betriebssteuerschaltung 107 verbunden.
Die Takterzeugungsschaltung 104 ist z. B. mit einem (nicht gezeigten) Quarzoszillator versehen und so angeordnet, daß sie ein Taktsignal mit einer vorbestimmten Periode T erzeugt. Ein Computerprogramm zur Verarbeitungssteuerung, z. B. Software oder Firmware, ist in der MPU 105 installiert, und die MPU 105 arbeitet geeignete Verarbeitungsschritte synchron zum Taktsignal ab, das durch die Takterzeugungsschaltung 104 erzeugt wird.
Deutlich ist, daß die MPU 105 Verarbeitungsschritte gemäß den verschiedenen Arten von Daten abarbeitet, die von Dateneingangs-/-ausgangsanschlüssen 103 zugeführt werden, und die resultierenden Daten von Dateneingangs-/-ausgangsanschlüssen 103 ausgibt. Somit kann der Datenprozessor mit (nicht gezeigten) externen Vorrichtungen über die Dateneingangs-/-ausgangsanschlüsse 103 kommunizieren und kann verschiedene Arten von Datenverarbeitungsschritten gemäß dieser Kommunikation abarbeiten.
Bei Anliegen eines Rücksetzsignals als Eingabe am Rücksetzeingangsanschluß 102 wird das Rücksetzsignal zur MPU 105 und zur Taktüberwachungsschaltung 106 geführt, wodurch die MPU 105 und die Taktüberwachungsschaltung 106 zurückgesetzt werden.
Die Taktüberwachungsschaltung 106 überwacht die Periode des durch die Takterzeugungsschaltung 104 erzeugten Taktsignals. Wird die Periode des Taktsignals kürzer als ein vorbestimmtes Referenzzeitintervall, stellt die Taktüberwachungsschaltung 106 ein Taktanomalitätssignal für die Betriebssteuerschaltung 107 bereit. Empfängt die Betriebssteuerschaltung 107 das Taktanomalitätssignal von der Taktüberwachungsschaltung 106, hält sie die durch die MPU 105 durchgeführte Verarbeitung zwangsweise an.
Gemäß 2 verfügt die Taktüberwachungsschaltung dieser Ausführungsform über einen Rücksetzeingangsanschluß 111, einen Takteingangsanschluß 112, einen Signalausgangsanschluß 113, eine Flipflip- (im folgenden kurz FF) Schaltung 114, ei ne Signalverzögerungsschaltung 115, eine FF-Schaltung 116, eine Exklusiv-ODER-Schaltung 117, ein Inverterelement 118, ein Inverterelement 119 und eine FF-Schaltung 120.
Der Rücksetzeingangsanschluß 111 ist mit dem Rücksetzanschluß der FF-Schaltung 114, dem Setzanschluß der FF-Schaltung 116 und dem Rücksetzanschluß der FF-Schaltung 120 verbunden. Der Takteingangsanschluß 112 ist mit den Taktanschlüssen der FF-Schaltung 114 und FF-Schaltung 116 und mit dem Taktanschluß der FF-Schaltung 120 über das Inverterelement 119 verbunden. Der Signaleingangsanschluß der FF-Schaltung 114 und der Signalausgangsanschluß der FF-Schaltung 116 sind über ein Rückkoppltingssignal 121 miteinander verbunden. Außerdem sind der Signalausgangsanschluß der FF-Schaltung 114 und der Signaleingangsanschluß der FF-Schaltung 116 über die Signalverzögerungsschaltung 115 verbunden.
Die Signalausgangsanschlüsse der FF-Schaltung 114 und FF-Schaltung 116 sind jeweils mit einem jeweiligen Signaleingangsanschluß der Exklusiv-ODER-Schaltung 117 verbunden. Der Signalausgangsanschluß der Exklusiv-ODER-Schaltung 117 ist mit dem Signaleingangsanschluß der FF-Schaltung 120 über das Inverterelement 118 verbunden. Der Signalausgangsanschluß der FF-Schaltung 120 ist mit dem Signalausgangsanschluß 113 verbunden, und der Signalausgangsanschluß 113 ist mit der Betriebssteuerschaltung 107 (1) verbunden.
Die FF-Schaltung 114 wird durch das Rücksetzsignal zurückgesetzt. Die FF-Schaltung 114 ist so angeordnet, daß sie ein Ausgangssignal Q₂ der FF-Schaltung 116 als Eingangssignal D₁ empfängt. Danach führt sie eine Zwischenspeicherung des Eingangssignals D₁ bei der steigenden Flanke eines Eingangstaktsignals CLK durch und führt ein Ausgangssignal Q₁ als Eingangssignal zur Signalverzögerungsschaltung 115.
Die Signalverzögerungsschaltung 115 besteht aus zwei Inverterelementen, die in Reihe verbunden sind. Die Signalverzögerungsschaltung 115 verzögert das Ausgangssignal Q₁ von der FF-Schaltung 114 um ein vorbestimmtes Zeitintervall und führt ein Eingangssignal D₂ zur FF-Schaltung 116. Diese Verzögerungszeit muß kürzer als die Periode des normalen Taktsi gnals und länger als die minimale Periode des Taktsignals eingestellt sein, bei der die MPU 105 normal arbeiten kann.
Die FF-Schaltung 116 ist so angeordnet, daß sie durch das Rücksetzsignal zurückgesetzt wird, das Eingangssignal D₂ empängt, das Eingangssignal D₂ bei der steigenden Flanke des empfangenen Taktsignals CLK zwischenspeichert und ein Ausgangssignal Q₂ als Ausgabe bereitstellt. Das Ausgangssignal Q₂ wird als Eingangssignal D₁ zur FF-Schaltung 114 geführt. Die Exklusiv-ODER-Schaltung 117 führt eine Exklusiv-ODER-Verknüpfung des Ausgangssignals Q₁ von der FF-Schaltung 114 mit einem Ausgangssignal Q₂ von der FF-Schaltung 116 durch und stellt das resultierende Signal als Ausgabe bereit. Das Inverterelement 118 dient zum Invertieren des Ausgangssignals der Exklusiv-ODER-Schaltung 117 und führt das resultierende Signal als Eingangssignal D, zur FF-Schaltung 120.
Die FF-Schaltung 120 ist so angeordnet, daß sie durch das Rücksetzsignal zurückgesetzt wird, das Eingangssignal D, empfängt, das vom Inverter 118 ausgegeben wird, das Eingangssignal D₃ bei der steigenden Flanke des Taktsignals CLK zwischenspeichert, das durch das Inverterelement 119 invertiert wurde, und ein Ausgangssignal Q, als Ausgabe bereitstellt. Das Ausgangssignal Q, der FF-Schaltung 120 wird zur Betriebssteuerschaltung 107 über den Signalausgangsanschluß 113 geführt.
Anhand von 3 wird im folgenden der Betrieb dieser Ausführungsform beschrieben. Nach Empfang eines Taktsignals mit einer vorbestimmten Periode T am Takteingangsanschluß 112 zur Zeit t, wird das Ausgangssignal Q₂ (Eingangssignal D₁) der FF-Schaltung 116 durch die FF-Schaltung 114 bei der steigenden Flanke des Taktsignals CLK zwischengespeichert und als Ausgangssignal Q₁ erzeugt.
Das Ausgangssignal Q₁ der FF-Schaltung 114 wird durch die Signalverzögerungsschaltung 115 um ein vorbestimmtes Zeitintervall verzögert. Die FF-Schaltung 116 empfängt das verzögerte Signal, d. h. das Eingangssignal D₂, bei der steigenden Flanke des Taktsignals CLK und stellt das Signal als Ausgangssignal Q₂ bereit.
Ist die Periode des Taktsignals CLK länger als die Verzögerungszeit der Signalverzögerungsschaltung 115, wird das Ausgangssignal Q₁ der FF-Schaltung 114 ein Signal, das die invertierte Logik des Ausgangssignals Q₂ der FF-Schaltung 116 ist. Außerdem wird das Ausgangssignal Q₂ der FF-Schaltung 116 ein Signal, das die invertierte Logik des Ausgangssignals Q₁ der FF-Schaltung 114 ist. Folglich wird das Ausgangssignal der Exklusiv-ODER-Schaltung 117 auf einem logischen Tiefpegel gehalten.
Sind aber der Betrieb der FF-Schaltung 114 und der Betrieb der FF-Schaltung 116 nicht ganz genau synchronisiert, tritt Spike-Rauschen im Ausgangssignal D₃ der Exklusiv-ODER-Schaltung 117 auf, auch wenn die Periode des Taktsignals CLK länger als die Verzögerungszeit der Signalverzögerungsschaltung 115 ist. In einer Taktüberwachungsschaltung als Ausführung der Erfindung empfängt aber die FF-Schaltung 120 als ihr Eingangssignal D₃ das Ausgangssignal der Exklusiv-ODER-Schaltung 117, das durch das Inverterelement 118 invertiert wurde, und durch Anpassen des Logikpegels des Ausgangssignals Q₃ an den Logikpegel des Eingangssignals D, an der steigenden Flanke des Taktsignals CLK, das durch das Inverterelement 119 invertiert wird. Das Spike-Rauschen, das im Ausgangssignal D₃ der Exklusiv-ODER-Schaltung 117 infolge des Taktungsfehlers zwischen der FF-Schaltung 114 und der FF-Schaltung 116 auftritt, wird beseitigt.
Ist die Periode des Taktsignals CLK kürzer als die Verzögerungszeit der Signalverzögerungsschaltung 115 zur Zeit t₂, werden das Ausgangssignal Q₁ der FF-Schaltung 114 und das Ausgangssignal Q₂ der FF-Schaltung 116 zwischen der Zeit t₂ und der Zeit t₃ beide tiefpeglig. Somit wird das Eingangssignal D, der FF-Schaltung 120 hochpeglig. Das Ausgangssignal Q₃ wird ebenfalls hochpeglig, und ein Taktanomalitätssignal wird vom Ausgangsanschluß 113 zur Betriebssteuerschaltung 107 als Ausgabe gesendet. Die Betriebssteuerschaltung 107 empfängt das Taktanomalitätssignal und hält den Betrieb der MPU 105 zwangsweise an, was Überlauf der MPU 105 zuverlässig verhindert.
Kehrt die Periode des Taktsignals CLK zur Zeit t, zu T zurück, arbeitet die Taktüberwachungsschaltung 106 wie zuvor beschrieben.
Da ferner in der Taktüberwachungsschaltung 106 dieser Ausführungsform die Sigralverzögerungsschaltung 115 durch Logikschaltungen gebildet ist, variiert die Verzögerungszeit der Signalverzögerungsschaltung 115 nicht analog, und da die Taktüberwachungsschaltung selbst digitale Schaltungen aufweist, kann die Taktüberwachungsschaltung 106 stabil arbeiten.
Die Erfindung ist nicht auf die zuvor beschriebene Ausführungsform beschränkt und ermöglicht Abwandlungen innerhalb des Schutzumfangs der Erfindung. Obwohl die Signalverzögerungsschaltung 115 durch Logikschaltungen gebildet ist und die Taktüberwachungsschaltung 106 vollständig durch digitale Schaltungen in der zuvor beschriebenen Ausführungsform gebildet ist, kann auch eine analoge Signalverzögerungsschaltung mit z. B. Widerständen und Kondensatoren oder eine Signalverzögerungsschaltung mit einer langen Verdrahtung verwendet werden.
Obwohl ferner eine Anordnung beschrieben wurde, in der ein Datenprozessor in einer Takterzeugungsschaltung eingebaut ist, kann das Datenverarbeitungssystem 200 so gebildet sein, daß es einen Datenprozessor 201 aufweist, in dem keine Takterzeugungsschaltung eingebaut ist, was 4 zeigt.
Das Datenverarbeitungssystem 200 weist eine Hauptvorrichtung 202 auf, die mit dem Datenprozessor 201 als untergeordnete Vorrichtung ausgestattet sein kann, und die Hauptvorrichtung 202 weist eine Takterzeugungsschaltung 104 und einen Taktausgangsanschluß 203 auf. Der Datenprozessor 201 kann einen Takteingangsanschluß 204 aufweisen, und der Takteingangsanschluß 204 und der Taktaungangsanschluß 203 sind dann miteinander verbunden, wenn der Datenprozessor 201 die Hauptvorrichtung 202 aufweist.
Das durch die Takterzeugungsschaltung 104 der Hauptvorrichtung 202 erzeugte Taktsignal wird vom Taktausgangsanschluß 203 zum Takteingangsanschluß 204 des Datenprozes- sors 201 geführt, und jeder der Abschnitte 105 bis 107 der Datenverarbeitungsvorrichtung 201 arbeitet synchron zum Taktsignal.
Wie zuvor beschrieben wurde, wird ein Taktsignal von der Hauptvorrichtung 202 zum Datenprozessor 201 im Datenverarbeitungssystem 200 geführt. Mit einer solchen Konfiguration kann der Datenprozessor 201 aber Hauptvorrichtungen vielfältiger Standards akzeptieren, und ein Taktsignal mit einer Periode, die kürzer als die vorbestimmte Periode ist, wird möglicherweise zum Datenprozessor 201 geführt. Um dies zu vermeiden, weist die Datenverarbeitungsvorrichtung 201 die Taktüberwachungsschaltung 106 und die Betriebssteuerschaltung 107 auf und verhindert so Überlauf der MPU 105.
Obwohl die FF-Schaltung 114 und die FF-Schaltung 116 so gestaltet sind, daß sie bei der steigenden Flanke des Taktsignals CLK arbeiten, und die FF-Schaltung 120 so gestaltet ist, daß sie bei der fallenden Flanke des Taktsignals CLK in der Taktüberwachungsschaltung 106 dieser Ausführungsform arbeitet, können die FF-Schaltung 114 und die FF-Schaltung 116 so gestaltet sein, daß sie bei der fallenden Flanke des Taktsignals CLK arbeiten, und die FF-Schaltung 120 kann so gestaltet sein, daß sie bei der steigenden Flanke des Taktsignals CLK arbeitet. Außerdem können invertierte Ausgangssignale Q als Ausgangssignale der FF-Schaltung 114, FF-Schaltung 116 bzw. FF-Schaltung 120 anstelle der Ausgangssignale Q₁, Q₂ und Q₃ verwendet werden.
Während bevorzugte Ausführungsformen der Erfindung spezifisch beschrieben wurden, dient diese Beschreibung nur zur Veranschaulichung, und es sollte deutlich sein, daß Änderungen und Abwandlungen vorgenommen werden können, ohne vom Schutzumfang der Erfindung gemäß den beigefügten Ansprüchen abzuweichen.

Claims

Taktüberwachungsschaltung (106) mit einer ersten Flipflopschaltung (116) zum Zwischenspeichern und Ausgeben eines Eingangssignals, wenn ein vorgegebener Übergang eines Taktsignals zwischen seinen beiden Logikpegeln auftritt, einer zweiten Flipflopschaltung (114) zum Zwischenspeichern und Ausgeben des Ausgangssignals der ersten Flipflopschaltung (116), wenn ein vorgegebener Übergang des Taktsignals zwischen seinen beiden Logikpegeln auftritt, einer Verzögerungseinrichtung (115) zum Verzögern des Ausgangssignals der zweiten Flipflopschaltung (114) um ein Zeitintervall, das kürzer als eine vorbestimmte Periode des Taktsignals ist, und zum Ausgeben des resultierenden Signals als Eingangssignal zur ersten Flipflopschaltung (116), und einer Gatterschaltung (117) zum Empfangen des Ausgangssignals der ersten Flipflopschaltung (116) und des Ausgangssignals der zweiten Flipflopschaltung (114) und zum Ausgeben eines Signals mit einem ersten Logikpegel, wenn die Periode des Taktsignals gleich oder größer als das vorbestimmte Zeitintervall ist, und zum Ausgeben eines Signals mit einem zweiten Logikpegel, wenn die Periode des Taktsignals kürzer als das vorbestimmte Zeitintervall ist, und ferner mit einer dritten Flipflopschaltung (120) zum Zwischenspeichern des Ausgangssignals der Gatterschaltung (117) bei einer Taktung, die gegenüber der Zwischenspeicherung der zweiten Flipflopschaltung (114) verzögert ist, wenn ein vorgegebener Übergang des Taktsignals zwischen seinen beiden Logikpegeln auftritt.
Schaltung nach Anspruch 1, wobei der positive Ausgangsanschluß der ersten Flipflopschaltung (116) mit dem Eingangsanschluß der zweiten Flipflopschaltung (114) verbunden ist und der Eingangsanschluß der Verzögerungseinrichtung (115) mit dem positiven Ausgangsanschluß der zweiten Flipflopschaltung (114) verbunden ist und wobei die Gatterschaltung (117) eine Exklusiv-ODER-Schaltung aufweist, die eine Exklusiv-ODER-Verknüpfung des Ausgangssignals des positiven Ausgangsanschlusses der ersten Flipflopschaltung (116) mit dem Ausgangssignal des positiven Ausgangsanschlusses der zweiten Flipflopschaltung (114) vornimmt.
Schaltung nach Anspruch 1 oder 2, wobei die Verzögerungseinrichtung (115) eine Logikschaltungseinrichtung aufweist.
Schaltung nach Anspruch 3, wobei die Verzögerungseinrichtung (115) mehrere in Reihe geschaltete Inverterelemente aufweist.
Schaltung nach Anspruch 2, ferner mit einer dritten Flipflopschaltung zum Zwischenspeichern und Ausgeben des Ausgangssignals der Exklusiv-ODER-Schaltung oder des invertierten Signals des Ausgangssignals der Exklusiv-ODER-Schaltung bei einer Taktung, die gegenüber der Zwischenspeicherung der zweiten Flipflopschaltung verzögert ist, wenn ein vorgegebener Übergang des Taktsignals zwischen seinen beiden Logikpegeln auftritt.