JPH0469720A - クロック異常検出装置 - Google Patents
クロック異常検出装置Info
- Publication number
- JPH0469720A JPH0469720A JP2183256A JP18325690A JPH0469720A JP H0469720 A JPH0469720 A JP H0469720A JP 2183256 A JP2183256 A JP 2183256A JP 18325690 A JP18325690 A JP 18325690A JP H0469720 A JPH0469720 A JP H0469720A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- flip
- clock signal
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000005856 abnormality Effects 0.000 title claims abstract description 25
- 238000001514 detection method Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、クロック信号分配部の遅延異常を検出する回
路に関する。
路に関する。
本発明は、クロック信号分配部の遅延異常を検出する手
段において、 許容される位相差の限界に対応する最大遅延と最小遅延
とを比較すべきクロック信号に与えて論理判断させるこ
とにより、 異常を自動的にかつ常時検出することができるようにし
たものである。
段において、 許容される位相差の限界に対応する最大遅延と最小遅延
とを比較すべきクロック信号に与えて論理判断させるこ
とにより、 異常を自動的にかつ常時検出することができるようにし
たものである。
従来のクロック信号の調査は、クロック調整時および通
常動作時に障害が発生してクロック系に疑いがかかった
場合に、オシロスコープなどで直接に信号の位相および
波形を観測することによって行っていた。
常動作時に障害が発生してクロック系に疑いがかかった
場合に、オシロスコープなどで直接に信号の位相および
波形を観測することによって行っていた。
このような従来のクロック信号の調査方法では、直接ク
ロック波形を観測する方法をとっているので、クロック
分配回路がLSIに内蔵されてしまうと分配後のクロッ
クのチエツクが困難であった。
ロック波形を観測する方法をとっているので、クロック
分配回路がLSIに内蔵されてしまうと分配後のクロッ
クのチエツクが困難であった。
また、障害時には、障害発生後に調査することになり、
間欠故障の検出が困難である欠点があった。
間欠故障の検出が困難である欠点があった。
本発明は、このような欠点を除去するもので、クロック
の異常を常時検出することができるクロック異常検出装
置を提供することを目的とする。
の異常を常時検出することができるクロック異常検出装
置を提供することを目的とする。
本発明は、第一のクロック信号どこの第一のクロック信
号と同一の周期をもつ第二のクロック信号とを入力し、
この2つのクロック信号の位相差が許容範囲外であるこ
とを示すクロック異常検出信号を出力するクロック異常
検出装置において、第一のクロック信号のタイミングで
2つの論理レベルを交互に繰り返す第一信号を生成する
第一手段と、この第一信号に上記位相差の許容範囲の上
限に相当の位相遅延を与える第一遅延回路と、上記第一
信号に上記位相差の許容範囲の下限に相当の位相遅延を
与える第二遅延回路と、上記第一遅延回路の出力する信
号に基づき上記第二のクロック信号と上記第一のクロッ
ク信号との位相差が上記位相差の許容範囲の上限以内の
ときに出力レベルが一方のレベルであり、上記位相差の
許容範囲の上限を超えるときに出力レベルが他方のレベ
ルである第二手段と、上記第二遅延回路の出力する信号
に基づき上記第二のクロック信号と上記第一のクロック
信号との位相差が上記位相差の許容範囲の下限以内のと
きに出力レベルが一方のレベルであり、上記位相差の許
容範囲の下限を超えるときに出力レベルが他方のレベル
である第三手段と、上記第二手段の出力する信号と上記
第三手段の出力する信号との排他的論理和演算結果をク
ロック異常検出信号とする論理演算手段とを備えたこと
を特徴とする。
号と同一の周期をもつ第二のクロック信号とを入力し、
この2つのクロック信号の位相差が許容範囲外であるこ
とを示すクロック異常検出信号を出力するクロック異常
検出装置において、第一のクロック信号のタイミングで
2つの論理レベルを交互に繰り返す第一信号を生成する
第一手段と、この第一信号に上記位相差の許容範囲の上
限に相当の位相遅延を与える第一遅延回路と、上記第一
信号に上記位相差の許容範囲の下限に相当の位相遅延を
与える第二遅延回路と、上記第一遅延回路の出力する信
号に基づき上記第二のクロック信号と上記第一のクロッ
ク信号との位相差が上記位相差の許容範囲の上限以内の
ときに出力レベルが一方のレベルであり、上記位相差の
許容範囲の上限を超えるときに出力レベルが他方のレベ
ルである第二手段と、上記第二遅延回路の出力する信号
に基づき上記第二のクロック信号と上記第一のクロック
信号との位相差が上記位相差の許容範囲の下限以内のと
きに出力レベルが一方のレベルであり、上記位相差の許
容範囲の下限を超えるときに出力レベルが他方のレベル
である第三手段と、上記第二手段の出力する信号と上記
第三手段の出力する信号との排他的論理和演算結果をク
ロック異常検出信号とする論理演算手段とを備えたこと
を特徴とする。
ここで、上記第一手段は、上記第一のクロック信号によ
りセットされ、自手段の出力する信号の反転信号により
リセットされるフリップフロップであっても良い。さら
に、」1記第二手段および」1記第三手段のそれぞれは
、上記第二のクロック信号によりセットされ、上記第一
遅延回路の出力する信号および上記第一遅延回路の出力
する信号のそれぞれによりリセットされるフリップフロ
ップであっても良い。
りセットされ、自手段の出力する信号の反転信号により
リセットされるフリップフロップであっても良い。さら
に、」1記第二手段および」1記第三手段のそれぞれは
、上記第二のクロック信号によりセットされ、上記第一
遅延回路の出力する信号および上記第一遅延回路の出力
する信号のそれぞれによりリセットされるフリップフロ
ップであっても良い。
比較される一方のクロック信号のタイミングをもつ「1
」および「0」の論理レベルの信号で、最大遅延パスお
よび最小遅延パスを介して他方のクロック信号でセット
される2つのフリップフロップのリセットする。2つの
クロック信号の位相差が最大遅延および最小遅延に相当
の限度を超すと、2つのフリップフロップのいずれかが
セットされないことに着目して、この2つのフリップフ
ロップの出力する信号の排他的論理和演算を行って異常
検出を行う。
」および「0」の論理レベルの信号で、最大遅延パスお
よび最小遅延パスを介して他方のクロック信号でセット
される2つのフリップフロップのリセットする。2つの
クロック信号の位相差が最大遅延および最小遅延に相当
の限度を超すと、2つのフリップフロップのいずれかが
セットされないことに着目して、この2つのフリップフ
ロップの出力する信号の排他的論理和演算を行って異常
検出を行う。
以下、本発明の一実施例について図面を参照して説明す
る。
る。
図は、本発明の一実施例を示すブロック図である。
この実施例は、図に示すように、第一のクロック信号の
タイミングで2つの論理レベルを交互に繰り返す第一信
号を生成する第一手段であるフリップフロップ10と、
この第一信号に上記位相差の許容範囲の上限に相当の位
相遅延を与える遅延回路40と、上記第一信号に上記位
相差の許容範囲の下限に相当の位相遅延を与える遅延回
路50ど、遅延回路40の出力する信号に基づき上記第
二のタロツク信号と上記第一のクロック信号との位相差
が上記位相差の許容範囲の上限以内のときに出力レベル
が一方のレベルであり、上記位相差の許容範囲の上限を
超えるときに出力レベルが他方のレベルである第二手段
であるフリップフロップ20と、上記第二遅延回路の出
力する信号に基づき上記第二のクロック信号と上記第一
のクロック信号との位相差が上記位相差の許容範囲の下
限以内のときに出力レベルが一方のレベルであり、上記
位相差の許容範囲の下限を超えるときに出力レベルが他
方のレベルである第三手段であるフリップフロップ30
と、上記第二手段の出力する信号と上記第三手段の出力
する信号との排他的論理和演算結果をクロック異常検出
信号とする論理演算手段である排他的論理和回路70と
を備える。
タイミングで2つの論理レベルを交互に繰り返す第一信
号を生成する第一手段であるフリップフロップ10と、
この第一信号に上記位相差の許容範囲の上限に相当の位
相遅延を与える遅延回路40と、上記第一信号に上記位
相差の許容範囲の下限に相当の位相遅延を与える遅延回
路50ど、遅延回路40の出力する信号に基づき上記第
二のタロツク信号と上記第一のクロック信号との位相差
が上記位相差の許容範囲の上限以内のときに出力レベル
が一方のレベルであり、上記位相差の許容範囲の上限を
超えるときに出力レベルが他方のレベルである第二手段
であるフリップフロップ20と、上記第二遅延回路の出
力する信号に基づき上記第二のクロック信号と上記第一
のクロック信号との位相差が上記位相差の許容範囲の下
限以内のときに出力レベルが一方のレベルであり、上記
位相差の許容範囲の下限を超えるときに出力レベルが他
方のレベルである第三手段であるフリップフロップ30
と、上記第二手段の出力する信号と上記第三手段の出力
する信号との排他的論理和演算結果をクロック異常検出
信号とする論理演算手段である排他的論理和回路70と
を備える。
次に、この実施例の動作を説明する。
フリップフロップ10はクロック信号101 によって
動作する。フリップフロップ10の出力データはインバ
ータ60により反転され、再びフリップフロップ10の
入力データとして人力される。したがって、フリップフ
ロップ10はクロック信号101 に同期して「1」、
「0」、「1」、「0」、 の値を交互に出力する。フ
リップフロップ20およびフリップフロップ30はクロ
ック信号201 によって動作する。ここで、クロック
信号101 とクロック信号201は本図以外の通常論
理回路(図示せず)でも使用されており、同一の周期で
一定の位相差を持つように設定されているものとする。
動作する。フリップフロップ10の出力データはインバ
ータ60により反転され、再びフリップフロップ10の
入力データとして人力される。したがって、フリップフ
ロップ10はクロック信号101 に同期して「1」、
「0」、「1」、「0」、 の値を交互に出力する。フ
リップフロップ20およびフリップフロップ30はクロ
ック信号201 によって動作する。ここで、クロック
信号101 とクロック信号201は本図以外の通常論
理回路(図示せず)でも使用されており、同一の周期で
一定の位相差を持つように設定されているものとする。
フリップフ■】ツブ10の出力は遅延回路40を経由し
てフリップフロップ20に入力される。また、フリップ
フロップ10の出力は遅延回路50を経由してフリップ
フロップ30に人力される。遅延回路40はクロック信
号101 とタロツク信号201の間で許容される最大
の信号遅延を発生し、遅延回路50はクロック信号10
1 とクロック信号201の間で許容される最小の信号
遅延を発生ずる。ただし、ここでは簡単のためフリップ
フロップ10の出力分配により発生する遅延、信号線自
体の遅延はゼロであるとする。フリップフロップ20と
フリップフロップ30との出力は排他的論理和回路70
によりチエツクされ、値が同一でない場合はクロック異
常検出信号701を出力する。
てフリップフロップ20に入力される。また、フリップ
フロップ10の出力は遅延回路50を経由してフリップ
フロップ30に人力される。遅延回路40はクロック信
号101 とタロツク信号201の間で許容される最大
の信号遅延を発生し、遅延回路50はクロック信号10
1 とクロック信号201の間で許容される最小の信号
遅延を発生ずる。ただし、ここでは簡単のためフリップ
フロップ10の出力分配により発生する遅延、信号線自
体の遅延はゼロであるとする。フリップフロップ20と
フリップフロップ30との出力は排他的論理和回路70
によりチエツクされ、値が同一でない場合はクロック異
常検出信号701を出力する。
次に、クロック正常時および異常時の動作を説明する。
クロック正常時には、クロック信号101 とクロック
信号201 との位相差は設定通りであるので、フリッ
プフロップ10とフリップフロップ20およびフリップ
フロップ30との間のデータバスの遅延は許容範囲内に
あり、フリップフロップ10の出力データはフリップフ
ロップ20とフリップフロップ30とに同時にセットさ
れる。したがって、フリップフロップ20とフリップフ
ロップ30とは常に同一の値となり、クロック異常検出
信号701は出力されない。
信号201 との位相差は設定通りであるので、フリッ
プフロップ10とフリップフロップ20およびフリップ
フロップ30との間のデータバスの遅延は許容範囲内に
あり、フリップフロップ10の出力データはフリップフ
ロップ20とフリップフロップ30とに同時にセットさ
れる。したがって、フリップフロップ20とフリップフ
ロップ30とは常に同一の値となり、クロック異常検出
信号701は出力されない。
クロック分配回路等の異常によりクロック信号101
とクロック信号201との位相差が設定値より小さくな
った場合は、フリップフロップ10とフリップフロップ
20との間の最大遅延時間が許容範囲を越えてしまい、
フリップフロップ10の出力データはフリップフロップ
20にはセットされず、フリップフロップ30にのみセ
ットされる。したがって、フリップフロップ20の値は
フリップフロップ30の値と逆の値であるので、クロッ
ク異常検出信号701が出力される。同様に、クロック
信号101 とクロック信号201 との位相差が設定
値より大きくなった場合は、フリップフロップ10とフ
リップフロラプ30との間の最小遅延時間が許容範囲を
越えてしまい、フリップフロップ10の出力データはフ
リップフロップ30にはセットされず、フリップフロッ
プ20にのみセットされる。したがって、フリップフロ
ップ20の値とフリップフロップ30の値とが異なるの
で、クロック異常検出信号701が出力される。このよ
うにして、クロック信号101 とクロック信号201
との間の位相差が正常であるか否かの検出が可能にな
る。
とクロック信号201との位相差が設定値より小さくな
った場合は、フリップフロップ10とフリップフロップ
20との間の最大遅延時間が許容範囲を越えてしまい、
フリップフロップ10の出力データはフリップフロップ
20にはセットされず、フリップフロップ30にのみセ
ットされる。したがって、フリップフロップ20の値は
フリップフロップ30の値と逆の値であるので、クロッ
ク異常検出信号701が出力される。同様に、クロック
信号101 とクロック信号201 との位相差が設定
値より大きくなった場合は、フリップフロップ10とフ
リップフロラプ30との間の最小遅延時間が許容範囲を
越えてしまい、フリップフロップ10の出力データはフ
リップフロップ30にはセットされず、フリップフロッ
プ20にのみセットされる。したがって、フリップフロ
ップ20の値とフリップフロップ30の値とが異なるの
で、クロック異常検出信号701が出力される。このよ
うにして、クロック信号101 とクロック信号201
との間の位相差が正常であるか否かの検出が可能にな
る。
本発明は、以上説明したように、論理回路中のフリップ
フロップ間に最大遅延パスと最小遅延パスを設け、その
フリップフロップを通常使用している分配後のクロック
で動作させ、フリップフロップが正常にセットされてい
るか否かを常時チエツクすることでクロック信号の異常
を検出しているので、回路内で実際に使用している分配
後のクロックを常時チエツクできる効果がある。
フロップ間に最大遅延パスと最小遅延パスを設け、その
フリップフロップを通常使用している分配後のクロック
で動作させ、フリップフロップが正常にセットされてい
るか否かを常時チエツクすることでクロック信号の異常
を検出しているので、回路内で実際に使用している分配
後のクロックを常時チエツクできる効果がある。
図は、本発明実施例の構成を示すブロック図。
10.20.30・・・フリップフロップ、40.50
・・・遅延回路、60・・・インバータ、70・・・排
他的論理和回路、101.201・・・クロック信号、
701・・・クロック異常検出信号。
・・・遅延回路、60・・・インバータ、70・・・排
他的論理和回路、101.201・・・クロック信号、
701・・・クロック異常検出信号。
Claims (1)
- 【特許請求の範囲】 1、第一のクロック信号とこの第一のクロック信号と同
一の周期をもつ第二のクロック信号とを入力し、この2
つのクロック信号の位相差が許容範囲外であることを示
すクロック異常検出信号を出力するクロック異常検出装
置において、 第一のクロック信号のタイミングで2つの論理レベルを
交互に繰り返す第一信号を生成する第一手段と、 この第一信号に上記位相差の許容範囲の上限に相当の位
相遅延を与える第一遅延回路と、上記第一信号に上記位
相差の許容範囲の下限に相当の位相遅延を与える第二遅
延回路と、上記第一遅延回路の出力する信号に基づき上
記第二のクロック信号と上記第一のクロック信号との位
相差が上記位相差の許容範囲の上限以内のときに出力レ
ベルが一方のレベルであり、上記位相差の許容範囲の上
限を超えるときに出力レベルが他方のレベルである第二
手段と、 上記第二遅延回路の出力する信号に基づき上記第二のク
ロック信号と上記第一のクロック信号との位相差が上記
位相差の許容範囲の下限以内のときに出力レベルが一方
のレベルであり、上記位相差の許容範囲の下限を超える
ときに出力レベルが他方のレベルである第三手段と、 上記第二手段の出力する信号と上記第三手段の出力する
信号との排他的論理和演算結果をクロック異常検出信号
とする論理演算手段と を備えたことを特徴とするクロック異常検出装置。 2、上記第一手段は、上記第一のクロック信号によりセ
ットされ、自手段の出力する信号の反転信号によりリセ
ットされるフリップフロップである特許請求項1記載の
クロック異常検出装置。 3、上記第二手段および上記第三手段のそれぞれは、上
記第二のクロック信号によりセットされ、上記第一遅延
回路の出力する信号および上記第一遅延回路の出力する
信号のそれぞれによりリセットされるフリップフロップ
である特許請求項1記載のクロック異常検出装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2183256A JPH0469720A (ja) | 1990-07-10 | 1990-07-10 | クロック異常検出装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2183256A JPH0469720A (ja) | 1990-07-10 | 1990-07-10 | クロック異常検出装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0469720A true JPH0469720A (ja) | 1992-03-04 |
Family
ID=16132488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2183256A Pending JPH0469720A (ja) | 1990-07-10 | 1990-07-10 | クロック異常検出装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0469720A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06240993A (ja) * | 1993-02-17 | 1994-08-30 | Konoike Constr Ltd | トンネルのライニング方法 |
KR20020069143A (ko) * | 2001-02-23 | 2002-08-29 | 닛본 덴기 가부시끼가이샤 | 클록 신호 주기 이상의 검출 |
-
1990
- 1990-07-10 JP JP2183256A patent/JPH0469720A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06240993A (ja) * | 1993-02-17 | 1994-08-30 | Konoike Constr Ltd | トンネルのライニング方法 |
KR20020069143A (ko) * | 2001-02-23 | 2002-08-29 | 닛본 덴기 가부시끼가이샤 | 클록 신호 주기 이상의 검출 |
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