DE69832674T2

DE69832674T2 - Phasenregelkreis und Verfahren zur Rückgewinnung eines Taktsignals

Info

Publication number: DE69832674T2
Application number: DE69832674T
Authority: DE
Inventors: Richard X. Plano Gu
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1997-09-29
Filing date: 1998-09-25
Publication date: 2006-07-20
Anticipated expiration: 2018-09-26
Also published as: EP0905909A2; EP0905909B1; US6320921B1; DE69832674D1; EP0905909A3

Description

GEBIET DER ERFINDUNG
Diese Erfindung betrifft im Allgemeinen das Gebiet der Phasenverriegelungsschleifen für Datenübertragunsschaltungen.
HINTERGRUND DER ERFINDUNG
Wie auf dem Fachgebiet wohl bekannt ist, erfordert der Empfang von übertragenen digitalen Signalen in modernen Kommunikationssystemen, ob für Sprache, Video oder Daten, häufig die Erzeugung eines Taktsignals aus den empfangenen digitalen Signalen. Dieser Prozess der Takterzeugung, insbesondere aus einem Datenbitstrom, in dem die Logikzustände von Zyklus zu Zyklus variieren, wird auf dem Fachgebiet als "Taktrückgewinnung" oder "Taktgewinnung" bezeichnet. Das Taktsignal, das aus dem Eingangssignalstrom zurückgewonnen wird, wird üblicherweise verwendet, um eine Signalverarbeitungsschaltungsanordnung am Empfängerende mit dem eingehenden Signal zu synchronisieren.
In herkömmlichen Systemen werden im Allgemeinen Phasenverriegelungsschleifen (PLLs) verwendet um ein Taktsignal aus einem eingehenden Bitstrom zurückzugewinnen. Wie es auf dem Fachgebiet grundlegend ist, umfassen PLLs typischerweise einen Phasen/Frequenz-Detektor, der das eingehende Signal mit dem momentanen Zustand eines erzeugten Taktsignals vergleicht und eine Spannung in Reaktion auf die Phasenbeziehung zwischen den beiden erzeugt. Die Spannung wird nach dem Filtern (z. B. durch Ladungspumpen eines Kondensators in einem Tiefpassfilter) und. Verstärken, wie erwünscht, an einen spannungsgesteuerten Oszillator (VCO) angelegt. Der VCO erzeugt das Taktsignal mit einer Frequenz, die mit der Spannung vom Phasen/Frequenz-Detektor variiert, und leitet dieses Taktsignal zur Verarbeitungsschaltungsanordnung und zum Phasen/Frequenz-Detektor weiter. Wenn sich die Frequenz und die Phase des Taktsignals jener des eingehenden Bitstroms nähern, stabilisiert sich der PLL-Betrieb in einem stationären Zustand (d. h. einem "verriegelten" Zustand).
Die PLL-Konstruktion und -Funktionalität ist relativ unkompliziert, wenn das Eingangssignal selbst periodisch ist. Die PLL-Synchronisation mit einem Eingangsbitstrom mit variierenden Daten ist jedoch etwas komplexer, da das Eingangssignal nicht streng periodisch ist, sondern selbstverständlich von den tatsächlich übertragenen Daten. abhängt. Unter der Annahme eines Tastverhältnisses in der Größenordnung von beispielsweise 50 % erscheint ein Eingangsbitstrom mit allen "1"-Zuständen als periodisches Signal mit der maximalen Frequenz; im Gegenteil ist ein Eingangsbitstrom mit zufälligen (von einem Standpunkt des PLL) "0"- und "1"-Zuständen nicht streng periodisch, sondern erscheint als Zyklen mit variierender Frequuenz. Die Taktrückgewinnungsschaltungsanordnung muss in der Lage sein, sowohl mit einem solchen Eingangsbitstrom zu verriegeln als auch ein relativ stetiges Ausgangstaktsignal aufrechtzuerhalten.
Schwierigkeiten bei der Taktrückgewinnung aus einem Eingangsbitstrom werden in modernen Kommunikationssystemen, insbesondere jenen, die über faseroptische Einrichtungen mit Bitraten im GHz-Bereich arbeiten, verschlimmert. Insbesondere wird die Fähigkeit der Taktrückgewinnungsschaltungsanordnung, schnell mit der zugrundeliegenden Frequenz des Bitstroms zu verriegeln, eine stetige Ausgangstaktfrequenz aufrechtzuerhalten und Rauschen abzuweisen, mit zunehmenden Datenraten wichtiger.
Als weiterer Hintergrund ist eine herkömmliche integrierte Phasen- und Frequenz-Detektorschaltung in Pottbäcker, et al., "A Si Bipolar Phase and Frequency Detector IC for Clock Extraction up to 8 Gb/s", J. Solid State Circuits, Band 27, Nr. 12 (IEEE, Dez. 1992), S. 1747–1751, beschrieben. Wie darin beschrieben, wird ein Kondensator in einer Ladungspumpenweise gemäß der Phasenbeziehung des Eingangssignals zum zurückgewonnenen Takt (sowohl seiner Grund- als auch Quadraturphase) aufgeladen oder entladen. Bei dieser Methode hängen jedoch die Ladungs- und Entladungsimpulse vom Eingangsdatenmuster und nicht nur von seiner Frequenz ab; es wird angenommen, dass diese Abhängigkeit selbst bei einer kleinen Frequenzdifferenz ein Ausrasten verursacht, insbesondere wenn eine Reihe von Bits mit "1"-Pegel empfangen werden. Außerdem wird der Kondensator gemäß dieser Methode in einer diskontinuierlichen Weise aufgeladen und entladen, was sowohl zu einer relativ langsamen "Einrast"-Zeit (oder "Verriegelungs"-Zeit) von einer großen Fehlfrequenz als auch zu einem unkontrollierbaren Jitter bei kleinen Fehlfrequenzen führt.
Eine weitere herkömmliche Taktrückgewinnungsmethode, die als "Drehfrequenzdetektor" bezeichnet wird, ist in Wolaver, Phase-Locked Loop Circuit Design (Prentice Hall, 1991), S. 177–183, beschrieben. Der Drehfrequenzdetektor beruht auf einem Vergleich des Eingangssignals mit den Grund- und Quadraturphasen des zurückgewonnenen Taktsignals, um festzustellen, welcher von vier möglichen Phasenbeziehungs-"Quadranten" jeder Flanke des Eingangssignals entspricht. Die Richtung (d. h. im Uhrzeigersinn oder gegen den Uhrzeigersinn), in der aufeinanderfolgende Eingangssignalflanken durch eine sich wiederholende Sequenz dieser vier Quadranten laufen, gibt an, ob die Eingangsfrequenz größer oder kleiner ist als jene des zurückgewonnenen Takts. Es wurde jedoch beobachtet, dass der Drehfrequenzdetektor ähnlich wie die Pottbäcker-Methode den Tiefpassfilter-Kondensator diskontinuierlich auflädt und entlädt, was wieder zu langen Einrastzeiten und auch Jitter führt. Ferner ist aus der Wolaver-Bezugsquelle ersichtlich, dass der Drehfrequenzdetektor beim Erfassen von Taktabgleitungen und auch bei der Verwendung jeglicher verfügbarer Drehinformation relativ ineffizient ist; diese Ineffizienzen werden in Taktsignalungenauigkeiten und auch in langen Ansprechzeiten widergespiegelt.
EP 0458269 A1 offenbart eine Phasenverriegelungsschleifenschaltung mit einer Steuereinheit zum kontinuierlichen Ansteuern eines Tiefpassfilters in Reaktion auf ein Signal von einem Phasenvergleicher, der eine geteilte Frequenz einer Oszillationsfrequenz mit einer Bezugsfrequenz vergleicht. Die Phasenverriegelungsschleifenschaltung umfasst eine Verriegelungszeit-Verkürzungsschaltung. Die letztere umfasst eine sequentielle Logik, die die Ladungspumpenschaltung in Reaktion auf die Aufwärts/Abwärts-Signale vom Phasenvergleicher steuert. So bald ein Überschreiten im Tiefpassfilterausgang erfasst wird, was bedeutet, dass der letztere eine vorbestimmte Verriegelungsspannung übersteigt, wird die Verriegelungszeit-Verkürzungsschaltung deaktiviert.
KURZZUSAMMENFASSUNG DER ERFINDUNG
Die Erfindung ist in den begleitenden unabhängigen und abhängigen Ansprüchen dargelegt.
Die vorliegende Erfindung schafft einen Frequenz/Phasen-Detektor, in dem die Verriegelungszeit minimiert wird.
Die vorliegende Erfindung schafft ferner einen Frequenz/Phasen-Detektor, in dem die Verriegelungsgenauigkeit mit einer kleinen Verriegelungszeit kombiniert wird.
Die vorliegende Erfindung schafft ferner auch einen Frequenz/Phasen-Detektor, der nicht von den eingehenden Datenzuständen beim Erreichen der Verriegelung abhängt.
Die vorliegende Erfindung schafft außerdem eine Phasenverriegelungsschleifenschaltung mit einem solchen Frequenz/Phasen-Detektor.
Die vorliegende Erfindung kann in einer integrierten Phasenverriegelungsschleifenschaltung mit einer Ladungspumpenschaltung zum Aufladen und Entladen eines Kondensators in Reaktion auf eine Frequenz/Phasen-Detektorschaltung implementiert werden. Die Kondensatorspannung wird an einen Eingang eines spannungsgesteuerten Oszillators angelegt, um den zurückgewonnenen Takt zu erzeugen. Der Frequenz/Phasen-Detektor ist als Zustandsmaschine verwirklicht, die Logiksignale entsprechend der Beziehung des Eingangssignals zu Grund- und Quadraturphasen des zurückgewonnenen Ausgangstaktsignals empfängt. Die Zustandsmaschine erfasst die Drehrichtung einer großen Fehlfrequenz und steuert eine Ladungspumpe, um die Ausgangstaktfrequenz in Reaktion auf die erfasste Richtung schnell zu modulieren, bis eine Änderung der Drehrichtung erfasst wird. Sobald die Änderung der Drehrichtung erfasst ist, wird eine langsamere Modula tion der Taktfrequenz in Reaktion auf die erfasste Phasenbeziehung des Eingangssignals und des zurückgewonnenen Takts bewirkt.
KURZBESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNG
Die vorliegende Erfindung wird nun beispielhaft mit Bezug auf die begleitenden Zeichnungen weiter beschrieben, in denen:
1 ein Schaltplan in Blockform von einer Phasenverriegelungsschleifenschaltung ist;
2 ein Schaltplan in schematischer Form von einer Ladungspumpe und einem spannungsgesteuerten Oszillator in der Phasenverriegelungsschleife von 1 ist;
3 ein Ablaufdiagramm ist, das die potentielle Beziehung eines Eingangsbitstroms zu einem aus diesem zurückgewonnenen Taktsignal ist;
4 ein Kurvenbild ist, das die Richtungsabhängigkeit der Beziehung des Eingangsbitstroms zum zurückgewonnenen Taktsignal darstellt;
5 ein Schaltplan in Blockform von der Frequenz- und Phasen-Detektorschaltungsanordnung der Phasenverriegelungsschleifenschaltung von 1 ist;
6 ein Schaltplan in schematischer Form von der Vergleichslogik in der Frequenz- und Phasen-Detektorschaltungsanordnung ist;
7 ein Schaltplan in schematischer Form von der Schaltungsanordnung zum Erzeugen von Logiksignalen für einen nächsten Operationszustand in der Frequenz- und Phasen-Detektorschaltungsanordnung ist;
8 ein Zustandsdiagramm ist, das die Operation einer Zustandsmaschine in der Frequenz- und Phasendetektorschaltungsanordnung ist;
9 ein Schaltplan in schematischer Form von der Zustandsmaschine in der Frequenz- und Phasen-Detektorschaltungsanordnung ist;
10 ein Ablaufdiagramm ist, das ein Beispiel der Operation der Phasenverriegelungsschleifenschaltung ist.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Mit Bezug zuerst auf 1 wird ein Beispiel einer Phasenverriegelungsschleifenschaltung beschrieben. Die Phasenverriegelungsschleifenschaltung von 1 ist zum Implementieren in einer einzelnen integrierten Schaltung entweder als eigenständige Schaltung oder alternativ in Kombination mit einer anderen Funktionalität wie z. B. jener, die in modernen VLSI-Vorrichtungen implementiert wird, besonders nützlich. Die Phasenverriegelungsschleifenschaltung kann beispielsweise als "Eingangs"-Schaltungsanordnung innerhalb eines Hochleistungs-Mikroprozessors wie z. B. eines Digitalsignalprozessors (DSP) implementiert werden. Alternativ kann die Phasenverriegelungsschleife als Kombination von mehreren diskreten integrierten Schaltungen verwirklicht werden, falls erwünscht.
Wie in 1 dargestellt, umfasst die Phasenverriegelungsschleife eine Frequenz/Phasen-Detektorschaltung 10, ein Ladungspumpenfilter 20 und einen spannungsgesteuerten Oszillator (VCO) 30, die in Reihe geschaltet sind. Insbesondere empfängt die Frequenz/Phasen-Detektorschaltung 10 einen Eingangsbitstrom auf der Leitung IN in Kombination mit einem Taktsignal auf der Leitung CLK vom Ausgang des VCO 30; das Taktsignal auf der Leitung CLK ist ein Taktsignal, das aus dem Eingangsbitstrom auf der Leitung IN erzeugt oder "zurückgewonnen" wird. Die Frequenz/Phasen-Detektorschaltung 10 umfasst eine Grund/Quadratur-Phasenvergleichsschaltung 12 zum Vergleichen der Phase des Eingangsbitstroms mit sowohl der Grund- als auch Quadraturphase des zurückgewonnenen Taktsignals auf der Leitung CLK. Die Frequenz/Phasen-Detektorschaltung 10 überträgt das Ergebnis dieses Vergleichs auf den Leitungen A, C zur Zustandsmaschine 14, wie in 1 dargestellt.
Auf der Basis der Phasenbeziehung des Eingangssignals zum zurückgewonnenen Takt in einem momentanen Zyklus und in vorangehenden Zyklen erzeugt die Zustandsmaschine 14 Signale auf den Leitungen UPC, UPD, DND, DNC, die an das Ladungspumpenfilter 20 auf den Leitungen V_p, V_n angelegt werden. Das Ladungspumpenfilter 20 ist ein Tiefpassfilter mit einem Kondensator, der in Reaktion auf die Signale auf den Leitungen UPC, UPD, DND, DNC von der Zustandsmaschine 14 steuerbar aufgeladen und entladen wird. Die Spannung an diesem Kondensator wird (entweder einzeln oder in Kombination mit einer von dieser abgeleiteten zweiten Spannung) an den VCO 30 angelegt, der wiederum ein periodisches Signal auf der Leitung CLK erzeugt. Wie es auf dem Fachgebiet üblich ist, hängt die Frequenz des Signals auf der Leitung CLK vom Betrag der an den VCO 30 durch die Zustandsmaschine 14 angelegten Spannung ab. Dieses Signal auf der Leitung CLK wird als Rückkopplungssignal an die Frequenz/Phasen-Detektorschaltung 10 zur Verwendung bei dem von dieser durchgeführten Frequenz- und Phasenvergleich angelegt.
Im Betrieb der Phasenverriegelungsschleife lädt das Signal auf einer der Leitungen UPC, DNC je nachdem den Kondensator im Ladungspumpenfilter 20 in einer Weise mit hoher Verstärkung während der anfänglichen Stufen der Verriegelung auf oder entlädt diesen. Die Auswahl dessen, ob der Kondensator aufgeladen oder entladen werden soll, wird durch die Frequenz/Phasen-Detektorschaltung 10 gesteuert und hängt von der Drehrichtung der Phasenbeziehung zwischen dem Eingangsbitstrom auf der Leitung IN und dem zurückgewonnenen Taktsignal auf der Leitung CLK ab. Das zurückgewonnene Taktsignal auf der Leitung CLK wird vom VCO 30 in Reaktion auf das Ausgangssignal des Ladungspumpenfilters 20 erzeugt. Sobald das zurückgewonnene Taktsignal auf der Leitung CLK grob mit der Eingangsfrequenz verriegelt ist, wie durch eine Änderung der Drehrichtung der Eingangs/Ausgangs-Phasenbeziehung angegeben, erzeugt die Zustandsmaschine 14 Signale auf einer oder beiden der Leitungen UPD, DPD, um den Kondensator im Ladungspumpenfilter 20 mit einer signifikant langsameren Rate aufzuladen bzw. zu entladen, um sowohl die Frequenz- als auch die Phasenverriegelung zu erzielen und aufrechtzuerhalten. Folglich ist das Taktsignal auf der Leitung CLK ein periodisches Signal, das vom Eingangsbitstrom auf der Leitung IN "zurückgewonnen" oder "gewonnen" wird.
Mit Bezug nun auf 2 wird nun die detaillierte Konstruktion und Verbindung des Ladungspumpenfilters 20 und des VCO 30 beschrieben. Andere Ausführungen des Ladungspumpenfilters 20 und des VCO 30 können selbstverständlich verwendet werden.
Das Ladungspumpenfilter 20 umfasst, wie vorstehend angegeben, einen Kondensator 25, von welchem eine Platte auf Erdung vorgespannt ist. Die andere Platte des Kondensators 25. am Knoten V_n in 2, wird durch Transistoren 22p, 22n, 24p, 24n steuerbar aufgeladen und entladen. Die Gates der Transistoren 22p, 22n, 24p, 24n werden durch die Spannung auf den Leitungen UPD, DND, UPC, bzw. DNC gesteuert, von denen jede durch die Zustandsmaschine 14 erzeugt wird, um die Spannung am Kondensator 25 am Knoten V_n herzustellen und zu modulieren. In diesem Beispiel sind die Sources der p-Kanal-Transistoren 22p, 24p auf die Leistungsversorgungsspannung V_dd vorgespannt, während die Sources der n-Kanal-Transistoren 22n, 24n auf die Erdung vorgespannt sind; die Drains der Transistoren 22p, 22n, 24p, 24n sind alle zusammen mit dem Kondensator 25 am Knoten V_n verbunden. Zusätzliche Reihentransistoren, deren Gates beispielsweise auf ihre Drains vorgespannt sind, können in jedem Zweig des Ladungspumpenfilters 20 enthalten sein, um die Leitung durch die Transistoren 22, 24 zu steuern, wie es bekannt ist. Die Transistoren 22p, 24p sind jeweils betriebsfähig, um den Kondensator 25 aufzuladen und die Spannung am Knoten V_n anzuheben, wenn sie "DURCHGESCHALTET" werden, während die Transistoren 22n, 24n jeweils betriebsfähig sind, um den Kondensator 25 zu entladen und die Spannung am Knoten V_n zu senken, wenn sie "DURCHGESTEUERT" werden.
Die Transistoren 22p, 22n sind jedoch in ihrer Ansteuerfähigkeit wesentlich schwächer als die Transistoren 24p, 24n. Die Verstärkung der Transistoren 24p, 24n (vorzugsweise durch ihr Kanalbreiten/-längen-Verhältnis bestimmt) kann beispielsweise signifikant größer sein, wie z. B. zehnmal größer, als jeweils die Verstärkung der Transistoren 22p, 22n. Die Beziehung ermöglicht, dass die Leitungen UPC, DNC, wenn sie aktiv angesteuert werden, den Kondensator 25 schnell aufladen bzw. entladen, und die Leitungen UPD, DND, wenn sie aktiv sind, den Kondensator 25 langsam aufladen bzw. entladen. Die doppelte Rate der Steuerung der Spannung am Knoten V_n sorgt für eine schnelle und genaue Verriegelung der Phasenverriegelungsschleife.
Der Kondensator 25 ist auch am Knoten V_n mit dem Gate des n-Kanal-Pulldown-Transistors 28 verbunden. Die Source des Transistors 28n liegt auf Erdung und sein Drain ist mit dem Drain und dem Gate des p-Kanal-Transistors 28p am Knoten V_p verbunden; die Source des Transistors 28p ist mit der Leistungsversorgungsspannung V_dd verbunden. Durch die Operation der Transistoren 28p, 28n folgt die Spannung am Knoten V_p der Spannung am Knoten V_n derart, dass die Spannung am Knoten V_p abfällt, wenn die Spannung am Knoten V_n ansteigt, und umgekehrt.
Die Spannungen an den Knoten V_p, V_n werden zum VCO 30 weitergeleitet, um die Oszillationsfrequenz des zurückgewonnenen Taktsignals auf der Leitung CLK zu steuern, wie nun beschrieben wird. Der VCO 30 ist als ungeradzahlige Reihe von Invertern 32₀ bis 32_n (d. h. n ist gerade) angeordnet, deren jeweilige Umschaltzeiten durch die Spannungen an den Knoten V_p, V_n vom Ladungspumpenfilter 20 gesteuert werden. Der Eingang von jedem der Inverter 32 ist mit dem Ausgang des vorangehenden Inverters verbunden, mit der Ausnahme des Inverters 32₀ , der das Ausgangstaktsignal auf der Leitung CLK an seinem Eingang empfängt. In Anbetracht dessen, dass die Anzahl von Invertern 32 im VCO 30 ungerade ist, arbeitet der VCO 30 im Wesentlichen als Ringoszillator mit einer durch die Schaltzeiten der Inverter 32 und somit durch die Spannungen auf den Leitungen V_p, V_n, die durch das Ladungspumpenfilter 20 angesteuert werden, festgelegten Frequenz.
Als Beispiel umfasst der Inverter 32₀ einen p-Kanal-Transistor 34p und einen n-Kanal-Transistor 34n, deren Gates den Zustand der Leitung CLK (vom Inverter 32_n ) empfangen. Der Inverter 32₀ umfasst auch einen p-Kanal-Transistor 36, dessen Gate die Spannung am Knoten V_p empfängt, und einen n-Kanal-Transistor 38, dessen Gate die Spannung am Knoten V_n empfängt. Die Source/Drain-Pfade der Transistoren 34p, 36, 38, 34n sind zwischen der Leistungsversorgungsspannung V_dd und der Erdung in Reihe geschaltet. Der Ausgangsknoten Q₀ des Inverters 32₀ befindet sich an der gemeinsamen Drainverbindung zwischen den Transistoren 36, 38 und wird auf das logische Komplement des Zustandes der Leitung CLK an den Gates der Transistoren 34p, 34n angesteuert. Die Umschaltzeit des Inverters 32₀ hängt von den Spannungen an den Knoten V_n, V_p ab. Eine relativ hohe Spannung am Knoten V_n macht beispielsweise den Transistor 38 relativ leitend; diese Spannung setzt den Knoten V_p relativ niedrig, was auch den Transistor 36 relativ leitend macht. Wenn die Transistoren 36, 38 relativ stark "DURCHGESCHALTET" werden (d. h. einen relativ geringen Source/Drain-Widerstand aufweisen), ist die Umschaltzeit des Inverters 32₀ relativ schnell, aber wenn die Transistoren 36, 38 relativ geringfügig "DURCHGESCHALTET" werden (d. h. mehr Source/Drain-Widerstand aufweisen), ist die Umschaltzeit des Inverters 32₀ relativ langsam.
Wie vorstehend angemerkt und wie in 2 für den Inverter 32_n dargestellt, ist jeder der restlichen Inverter 32₁ bis 32_n im VCO 30 ähnlich konstruiert und arbeitet ähnlich wie der Inverter 32₀ . In dieser Hinsicht weist jeder Inverter 32_i im VCO 30 einen Eingang an den Gates der Transistoren 34p, 34n darin auf, der den Ausgangsknoten Q_i-1 vom vorangehenden Inverter 32_i-1 empfängt und den Ausgangsknoten Q_i an den Drains seiner Transistoren 36, 38 auf einen komplementären Zustand von jenem seines Eingangs ansteuert. Außerdem werden die Reihentransistoren 36, 38 jeweils durch die Spannungen an den Knoten V_p, V_n so gesteuert, dass die Umschaltzeit jedes Inverters 32 in der für den Inverter 32₀ vorstehend beschriebenen Weise gesteuert wird. Da die Oszillationsfrequenz durch die Zeit, die erforderlich ist, damit ein Übergang durch die Inverter 32 zirkuliert, und somit durch die Summe der Umschaltzeiten der Inverter 32 im VCO 30 bestimmt wird, steuert die Spannung am Knoten V_n am Kondensator 25 im Ladungspumpenfilter 20 die Frequenz des Taktsignals auf der Leitung CLK. Wie nachstehend im einzelnen beschrieben wird, steuert der Frequenz/Phasen-Detektor 10 das Aufladen und Entladen des Kondensators 25 und folglich die Frequenz des Taktsignals auf der Leitung CLK in einer besonders günstigen Weise, um eine schnelle und genaue Frequenzverriegelung zu erhalten.
Mit Bezug als nächstes auf 3 wird nun das Konzept der Dreh-Frequenz/Phasen-Erfassung, wie von der Phasenverriegelungsschleifenschaltung verwendet, beschrieben. 3 stellt ein Beispiel eines Eingangsbitstroms auf der Leitung IN und seiner Beziehung zu einem Beispiel eines zurückgewonnenen Taktsignals auf der Leitung CLK dar; in diesem Beispiel entspricht der Eingangsbitstrom auf der Leitung IN einer Reihe von "1"-Datenzuständen und nähert sich an sich einem periodischen Signal. Das Taktsignal auf der Leitung CLK entspricht einer Grundphase; 3 stellt auch auf der Leitung CLKQ eine Quadraturphase (d. h. eine um 90° nacheilende Phase) des Taktsignals auf der Leitung CLK dar.
Mit Bezug auf 5 werden Logiksignale I1, I2 durch die Grund/Quadratur-Phasenvergleichsschaltung 12 so erzeugt, dass sie dem Logikpegel des Taktsignals auf den Leitungen CLK bzw. CLKQ zum Zeitpunkt einer Flanke (entweder steigend oder fallend) des Eingangssignals auf der Leitung IN entsprechen. 3 stellt eine Reihe von Logikpegeln für jedes der Logiksignale I1, I2 für die Impulse der Taktsignale auf der Leitung IN, CLK, CLKQ dar, die auch darin dargestellt sind.
Wie in der vorstehend erörterten Wolaver-Bezugsquelle beschrieben, kann die Beziehung zwischen den Frequenzen der verglichenen Takte (d. h. der Polarität der Fehlfrequenz) durch Bestimmen der Richtung der Drehung des Fortschritts von Werten der Logiksignale I1, I2 um den Ursprung des in 4 dargestellten Graphen bestimmt werden. In diesem Fall sind die verglichenen Takte das Taktsignal auf der Leitung CLK und das Eingangssignal auf der Leitung IN. 4 stellt die Quadranten dar, die den gepaarten Werten der Logiksignale I1, I2, entsprechend den Zuständen der Grund- und der Quadraturphase des Taktsignals auf den Leitungen CLK bzw. CLKQ mit jeder Flanke des Signals auf der Leitung IN zugeordnet sind. Wie in 3 dargestellt, ist, wenn die Frequenz f_CLK des zurückgewonnenen Takts auf der Leitung CLK geringer ist als die Frequenz f_IN des Eingangssignals auf der Leitung IN, die Drehung des Fortschritts der gepaarten Logiksignale I1, I2 gegen den Uhrzeigersinn; der Fortschritt der Logiksignale I1, I2 von der dritten zur vierten Flanke des Eingangssignals auf der Leitung IN ist beispielsweise von (0,0) zu (1,0), was im Graphen von 4 gegen den Uhrzeigersinn ist. Wenn im Gegenteil die Frequenz f_CLK des zurückgewonnenen Takts auf der Leitung CLK größer ist als die Frequenz f_IN des Eingangssignals auf der Leitung IN, ist die Drehung; des Fortschritts der gepaarten Logiksignale I1, I2 im Uhrzeigersinn, wie durch den Fortschritt der Logiksignale I1, I2 von der dreizehnten und vierzehnten Flanke des Eingangssignals auf der Leitung IN von (1,1) zu (1,0) offensichtlich, im Graphen von 4 im Uhrzeigersinn. Wie aus diesen Beispielen ersichtlich ist, sind die Fortschritte im Uhrzeigersinn und gegen den Uhrzeigersinn häufig durch diagonale Fortschritte (d. h. (0,1) zu (1,0) und (0,0) zu (1,1)) getrennt, was bei der Bestimmung der Polarität der Fehlfrequenz ignoriert werden kann.
Mit Bezug nun auf 5 wird nun die Konstruktion der Grund/Quadratur-Phasenvergleichsschaltung 12 im einzelnen beschrieben. Wie in 5 dargestellt, umfasst die Grund/Quadratur-Phasenvergleichsschaltung 12 ein Paar von durch doppelte Flanken ausgelösten D-Zwischenspeichern 40, 42 von denen jeder die Leitung IN als seinen Takteingang empfängt. Der Zwischenspeicher 40 empfängt die Leitung CLK an seinem D-Eingang und erzeugt ein Logiksignal I1 an seinem Q-Ausgang; der Zwischenspeicher 42 empfängt an seinem D-Eingang das Signal CLKQ, das von der Leitung CLK über eine 90°-Verzögerungsstufe 41 erzeugt wird, und erzeugt das Logilsignal I2 an seinem Q-Ausgang. Die Logiksignale I1, I2, wie von den Zwischenspeichern 40 bzw. 42 erzeugt, werden an die Eingänge der Vergleichslogik 44 zusammen mit den Logiksignalen auf den Leitungen X1, X2 von der Logik 46 für den nächsten Zustand angelegt, die dem Zustand der Logiksignale I1, I2 von einer vorherigen Flanke des Signals auf der Leitung IN entsprechen, wie nachstehend beschrieben wird. Die Vergleichslogik 44 erzeugt die Ergebnisse des Vergleichs der Logiksignale I1, I2, wie von der jüngsten Flanke des Eingangssignals auf der Leitung IN erzeugt, mit den Logiksignalen X1, X2, um festzustellen, ob der Fortschritt in einer Richtung im Uhrzeigersinn oder gegen den Uhrzeigersinn stattfindet. Die Vergleichslogik 44 überträgt die Ergebnisse ihres Vergleichs zur Zustandsmaschine 14 auf den Leitungen A, C; die Logik 46 für den nächsten Zustand empfängt auch den Zustand der Leitungen A, C sowie den Zustand auf der Leitung B und andere Signale von der Vergleichslogik 44, auf der Basis dessen sie die nächsten Zustandssignale auf den Leitungen X1, X2 zum Anlegen an die Vergleichslogik 44 für die nächste Eingangssignalflanke erzeugt.
Die Grund/Quadratur-Phasenvergleichsschaltung 12 umfasst auch eine Initialisierungsschaltung 48, die Anfangszustände der Logiksignale I1, I2, X1, X2 erzeugt, bevor ein zurückgewonnenes Taktsignal auf der Leitung CLK erzeugt wurde. Die Initialisierungsschaltung 48 initialisiert einfach die Leitungen I1, I2, X1, X2 auf willkürliche Zustände, von welchen die Drehung der Frequenzbeziehung auf den Leitungen CLK und IN erfasst werden kann. Die Leitungen X1, X2 können beispielsweise auf einen "0"-Zustand und die Leitungen I1, I2 auf einen "1"-Zustand entsprechend einer diagonalen Frequenzbeziehungsdrehung initialisiert werden.
Mit Bezug nun auf 6 wird die Konstruktion der Vergleichslogik 44 nun im einzelnen beschrieben. Wie aus der folgenden Beschreibung ersichtlich ist, erzeugt die Vergleichslogik 44 Signale auf den Leitungen A, C, B, um Drehungen gegen den Uhrzeigersinn, im Uhrzeigersinn bzw. diagonale Drehungen gemäß der in 4 dargestellten Konvention anzugeben. Die Signale auf den Leitungen A, C steuern die Zustandsmaschine 14, die wiederum den Betrieb des Ladungspumpenfilters 20 und des VCO 30 steuert, um das zurückgewonnene Taktsignal auf der Leitung CLK zu erzeugen. Das diagonale Signal auf der Leitung B wird von der Logik 46 für den nächsten Zustand verwendet, um die Logiksignale X1, X2 für die nächste Flanke des Signals auf der Leitung IN abzuleiten.
Unter Rückbezug auf 4 kann die geeignete Vergleichslogik leicht abgeleitet werden, um die Drehrichtung des Fortschritts der Eingangssignale aus einem Vergleich der jüngsten Logiksignale I1, I2 mit den vorherigen Flankenlogiksignalen X1, X2 zu bestimmen. Diese Beziehung ist folgendermaßen:
Der Fortschritt zu einem. identischen Zustand in aufeinanderfolgenden Flanken des Eingangssignals auf der Leitung IN wird nicht als gültiges Ereignis betrachtet, da dies geschieht, wenn die Frequenzbeziehung des Eingangssignals und des zurückgewonnenen Taktsignals außerhalb des erwarteten Verriegelungsbereichs liegt.
Ein Beispiel einer logischen Realisierung der Vergleichslogik 44 ist in 6 dargestellt. Wie in 6 gezeigt, empfängt die Vergleichslogik 44 die Logiksignale I1, I2, X1, X2 an den Eingängen von Exklusiv-ODER-Gattern 60A, 62A, 60C, 62C und an den Eingängen von Exklusiv-NICHT-ODER-Gattern 60B, 62B. In diesem Beispiel empfängt das Exklusiv-ODER-Gatter 60A entsprechend der vorstehenden Tabelle das Logiksignal I1 und das Komplement des Logiksignals X2 (von einem Inverter 61) an seinen Eingängen, das Exklusiv-ODER-Gatter 62A empfängt die Logiksignale I2, X1 an seinen Eingängen, das Exklusiv-ODER-Gatter 60C empfängt die Logiksignale I1, X2 an seinen Eingängen und das Exklusiv-ODER-Gatter 62C empfängt das Logiksignal I2 und das Komplement des Logiksignals X1 (von einem Inverter 61). Die Ausgangssignale der Exklusiv-ODER-Gatter 60A, 62A werden an ein NICHT-ODER-Gatter 64A angelegt, dessen Ausgang wiederum mit dem D-Eingang des durch eine doppelte Flanke ausgelösten Zwischenspeichers 66A verbunden ist; ebenso werden die Ausgangssignale der Gatter 60C, 62C an die Eingänge eines NICHT-ODER-Gatters 64C angelegt, dessen Ausgang mit dem D-Eingang des Zwischenspeichers 66C verbunden ist. Das Exklusiv-NICHT-ODER-Gatter 60B empfängt die Logiksignale I1, X1 an seinen Eingängen und das Exklusiv-NICHT-ODER-Gatter 62B empfängt die Logiksignale I2, X2 an seinen Eingängen; die Ausgangssignale der Gatter 60B, 62B werden an die Eingänge des NICHT-ODER-Gatters 64B angelegt, dessen Ausgang mit dem D-Eingang des Zwischenspeichers 66B verbunden ist. Die Zwischenspeicher 66A, 66C, 66B werden alle durch die getakteten Flanken auf der Leitung IN nach einer Verzögerung durch die Verzögerungsstufe 63 getaktet, um die Erzeugung und Ausbreitung der Eingangssignale auf den Leitungen I1, I2 zu ermöglichen. Der Zwischenspeicher 66A steuert das Signal auf der Leitung A an seinem Q-Ausgang an, der Zwischenspeicher 66C steuert die Leitung C mit seinem Q-Ausgangssignal an und der Zwischenspeicher 66B steuert die Leitung B mit seinem Q-Ausgangssignal an, jeweils nach dem Takten durch die verzögerte Flanke des Eingangssignals auf der Leitung IN.
Im Betrieb empfängt die Vergleichslogik 44 die momentanen Flankenlogiksignale I1, I2 und die vorherigen Flankenlogiksignale X1, X2 und führt die durch die Gatter 60, 62, 64 angegebenen logischen Kombinationen durch. Das Ausgangssignal des NICHT-ODER-Gatters 64A ist beispielsweise in Reaktion darauf hoch, dass das Logiksignal I1 sich im gleichen Zustand befindet wie das Komplement des Logiksignals X2, in Kombination damit, dass sich das Logiksignal I2 auf demselben Zustand befindet wie das Logiksignal X1; in diesem Fall sind die Ausgangssignale beider Exklusiv-ODER-Gatter 60A, 62A niedrig, was bewirkt, dass das Ausgangssignal des NICHT-ODER-Gatters 64A hoch ist. Dieser Zustand wird nach der verzögerten Flanke des Eingangssignals auf der Leitung IN in den Zwischenspeicher 66A getaktet, wonach das Gatter 66A die Leitung A auf einen hohen Pegel setzt, was eine Drehung gegen den Uhrzeigersinn anzeigt (siehe 4). Es wird in Erwägung gezogen, dass Fachleute die Funktionsweise der Vergleichslogik 44 für die anderen vorstehend angegebenen Fortschritte verstehen, und an sich wird eine spezielle Beschreibung einer solchen Funktionsweise aus dieser Beschreibung weggelassen.
Wie in 6 gezeigt, werden bestimmte der an die Gatter 60, 62 angelegten Signale zur Logik 46 für den nächsten Zustand weitergeleitet. Es wird selbstverständlich in Erwägung gezogen, dass die momentanen Zustände der Logiksignale I1, I2 zur Verwendung als Logiksignale X1, X2 in Kombination mit der nächsten Flanke des Eingangssignals einfach in Zwischenspeichern gespeichert werden können. In Anbetracht der hohen Datenraten und Frequenzen, mit denen die Grund/Quadratur-Phasenvergleichsschaltung 12 arbeiten muss, einschließlich bis zu in der Größenordnung von GHz, ist jedoch eine direkte Erzeugung des nächsten Zustandes der Logiksignale X1, X2 aus den Logiksignalen X1, X2 des momentanen Zustands bevorzugt.
Mit Bezug nun auf 7 in Kombination mit 6 wird nun die Konstruktion und Funktionsweise der Logik 46 für den nächsten Zustand im einzelnen beschrieben. Die Logik 46 für den nächsten Zustand ist als Gruppen von Durchgangsgattern 68, 70 zum Durchlassen eines ausgewählten Eingangszustandes als Logiksignale X1 bzw. X2 angeordnet. Jedes der Durchgangsgatter 68, 70 ist als CMOS-Durchgangsgatter mit parallelen p-Kanal- und n-Kanal-Transistoren, die durch komplementäre Signale (invertierte Zustände, die durch die Inverter 71 in der Logik 46 für den nächsten Zustand erzeugt werden) gesteuert werden, konstruiert. In diesem Beispiel empfängt das Durchgangsgatter 68A das Signal 01A (das X2, dem Komplement des Logiksignals X2, entspricht) von einem Eingang des Exklusiv-ODER-Gatters 60A und wird durch das Gegenuhrzeigersinn-Signal A gesteuert. Ebenso empfängt das Durchgangsgatter 68C das Signal 01C (entsprechend dem Logiksignal X2) vom Eingang des Exklusiv-ODER-Gatters 60C und wird durch das Uhrzeigersinn-Signal C gesteuert. Das Durchgangsgatter 68E empfängt X1, das Komplement des Logiksignals X1, und wird durch das diagonale Signal E gesteuert. Das Signal E wird vom UND-Gatter 69 erzeugt, das das diagonale Logiksignal B an einem Eingang und das Ausgangssignal des NICHT-ODER-Gatters 67 am anderen Eingang empfängt. Das NICHT-ODER-Gatter 67 empfängt die Uhrzeigersinn- und Gegenuhrzeigersinn-Signale C, A an seinen Eingängen; folglich ist das diagonale Signal E in Reaktion darauf aktiv, dass das diagonale Signal B aktiv ist, in Kombination damit, dass sowohl das Gegenuhrzeigersinn- als auch das Uhrzeigersinnsignal A bzw. C inaktiv sind. Die Ausgangsseiten der Durchgangsgatter 68A, 68C, 68E sind in einer ODER-Verknüpfungsweise miteinander verbunden und steuern das Logiksignal X1.
Wie in 7 dargestellt, wird das Logiksignal X2 im Wesentlichen identisch wie das Logiksignal X1 durch Durchgangsgatter 70A, 70C, 70E erzeugt. Das Durchgangsgatter 70A empfängt das Signal 02A (d. h. das Logiksignal X1) und wird durch das Gegenuhrzeigersinn-Signal A gesteuert, das Durchgangsgatter 70C empfängt das Signal 02C (d. h. X1) und wird durch das Uhrzeigersinn-Signal C gesteuert und das Durchgangsgatter 70E empfängt das Signal X2 und wird durch das diagonale Signal E gesteuert.
Die Funktionsweise der Logik 46 für den nächsten Zustand beim Erzeugen der Logiksignale X1, X2 von ihren vorherigen Werten ist für den geschulten Leser leicht ersichtlich. Im Uhrzeigersinn- und im Gegenuhrzeigersinn-Fall sind die Logiksignale X1, X2 zu den momentanen Eingangssignalen I1, I2 identisch, in Anbetracht dessen, dass die entsprechenden Exklusiv-ODER-Gatter in diesen Fällen Ausgangssignale mit niedrigem Pegel haben (was auf Gleichheit an den Eingängen hindeutet). Im diagonalen Fall werden die Logiksignale X1, X2 einfach gegenüber ihrem vorherigen Zustand invertiert. An sich werden die Logiksignale X1, X2 in einer solchen Weise schnell erzeugt, um eine Zwischenspeicherung der momentanen Logiksignale I1, I2 zu vermeiden, was einen robusten Betrieb mit hohen Datenraten ermöglicht.
Wie im Vorangehenden beschrieben und mit Bezug auf 1, erzeugt die Grund/Quadratur-Phasenvergleichsschaltung 12 somit Signale auf den Leitungen A, C, die angeben, ob eine Drehung gegen den Uhrzeigersinn oder im Uhrzeigersinn der Phasenbeziehung zwischen dem Eingangssignal auf der Leitung IN und dem zurückgewonnenen Taktsignal auf der Leitung CLK erfasst wurde. Die Zustandsmaschine 14 empfängt die Leitungen A, C und erzeugt auf der Basis des momentanen Zustands und der Geschichte der Leitungen A, C Signale auf einer der Leitungen UPC, UPD, DND, DNC, die an das Ladungspumpenfilter 20 angelegt werden und dieses steuern. Die Zustandsmaschine 14 umfasst eine sequentielle Logik zum Erzeugen dieser Signale in einer Weise, die nun in Bezug auf 8 im einzelnen beschrieben wird.
8 ist ein Zustandsdiagramm, das die Funktionsweise der Zustandsmaschine 14 beim Erzeugen von Ladungspumpen-Steuersignalen auf den Leitungen UPC, UPD, DND, DNC darstellt. Es wird in Erwägung gezogen, dass ein üblicher Fachmann mit Bezug auf diese Beschreibung leicht die Konstruktion der Zustandsmaschine 14 realisieren kann.
Der Zustand 72 ist eine Initialisierungsstufe, in der sich die Zustandsmaschine 14 vor der Verriegelung des zurückgewonnenen Taktsignals vom Eingangsbitstrom befindet. Während dieser Zeit, wie vorstehend in Bezug auf 6 beschrieben, initialisiert die Initialisierungsschaltungsanordnung 48 die Zustände der Leitungen X1, X2, I1, I2; außerdem wird der VCO 30 vorzugsweise durch einen lokalen Kristalloszillator initialisiert, um ein Signal auf der Leitung CLK zu erzeugen, das nahe der Mitte des Verriegelungsbereich-Frequenzbereichs liegt. Die Zustandsmaschine 14 bleibt im Initialisierungszustand 72, bis die Grund/Quadratur-Phasenvergleichsschaltung 12 eine Phasenbeziehungsdrehung entweder gegen den Uhrzeigersinn oder im Uhrzeigersinn erfasst und dasselbe durch einen aktiven Zustand auf den Leitungen A bzw. C angibt. In diesem Beispiel schiebt eine erfasste Drehung gegen den Uhrzeigersinn, die dadurch angegeben wird, dass die Leitung A hoch gesetzt wird (A = 1), die Zustandsmaschine 14 in den Zustand 74 vor, während eine erfasste Drehung im Uhrzeigersinn, die dadurch angegeben wird, dass die Leitung C hoch gesetzt wird (C = 1), die Zustandsmaschine 14 in den Zustand 78 vorschiebt.
Im Betrieb wird bei der Erfassung einer Drehung gegen den Uhrzeigersinn in den Zustand 74 eingetreten, was dadurch eingeleitet wird, dass die Leitung A hochgesetzt wird. Im Zustand 74 bewirkt die Zustandsmaschine 14 ein schnelles Aufladen des Kondensators 25 im Ladungspumpenfilter 20 durch Aktivieren eines aktiven Zustands auf der Leitung UPC. Mit Rückbezug auf 2 bezieht sich das kontinuierliche Aufladen des Kondensators 25, das von der Zustandsmaschine 14 bewirkt wird, auf das Anlegen eines im Wesentlichen stationären aktiven niedrigen Pegels auf der Leitung; UPC, was den p-Kanal-Transistor 24p "DURCHSCHALTET", um die Platte des Kondensators 25 am Knoten V_n von der Leis tungsversorgungsspannung V_dd aufzuladen. Im Zustand 74 werden die Leitungen UPD, DND, DNC inaktiv gehalten (die Leitung UPD ist hoch und die Leitungen DND, DNC niedrig), so dass die Transistoren 22p, 22n, 24n "GESPERRT" werden. Dieses Aufladen dient zum schnellen Erhöhen der Spannung am Knoten V_n und zum Verringern der Spannung am Knoten V_p, was wiederum die Frequenz des zurückgewonnenen Taktsignals auf der Leitung CLK, das vom VCO 30 erzeugt wird, erhöht. Der im Wesentlichen stationäre aktive niedrige Pegel auf der Leitung UPC im Zustand 74 kann einfach durch Halten der Leitung UPC auf einem niedrigen Pegel, wie nachstehend beschrieben wird, oder alternativ durch Beaufschlagen der Leitung UPC mit Impulsen mit einem niedrigen Logikpegel mit einem relativ hohen Tasrverhältnis bewirkt werden. Die Zustandsmaschine 14 bleibt im Zustand 74 in Reaktion auf jede wiederholte erfasste Drehung gegen den Uhrzeigersinn (A = 1); außerdem bleibt die Zustandsmaschine 14 im Zustand 74 (und in allen Zuständen 72 bis 80 von 8) nach jedem Ereignis, in dem keine Drehung erfasst wird (d. h. A = 0 und C = 0).
Der Übergang vom Zustand 74 geschieht nur bei der Erfassung einer Phasenbeziehungsdrehung im Uhrzeigersinn, die dadurch angezeigt wird, dass die Leitung C durch die Grund/Quadratur-Phasenvergleichsschaltung 12 aktiv angesteuert wird. In diesem Fall macht die Zustandsmaschine 14 einen Übergang in den Zustand 80, wie in 8 dargestellt. Die Erfassung einer Drehung im Uhrzeigersinn nach einer im Wesentlichen kontinuierlichen Aufladung des Ladungspumpenfilters 20 im Zustand 74 gibt eine Überkorrektur der Erhöhung der Frequenz des zurückgewonnenen Taktsignals auf der Leitung CLK auf eine Frequenz, die größer ist als jene des Eingangsbitstroms auf der Leitung IN, an. Folglich erzeugt die Zustandsmaschine 14 im Zustand 80 ein aktives Signal auf der Leitung DND, das in diesem Fall ein hoher Logikpegel ist, was die Phasenkorrektur des Taktsignals beginnt, das vom VCO 30 erzeugt wird. Mit Rückbezug auf 2 schaltet dieses Signal den relativ schwachen Transistor 22n "DURCH", während die Transistoren 24p, 24n, 22p "GESPPERRT" werden, was den Kondensator 25 langsam in Richtung Erdung entlädt und die Spannung am Knoten V_n verringert. Diese Wirkung verringert langsam die Frequenz des zurückgewonnenen Taktsignals, das vom VCO 30 erzeugt wird. Wie in 8 dargestellt, bleibt die Zustandsmaschine 14 im Zustand 80, solange keine Phasenbeziehungsdrehungen gegen den Uhrzeigersinn erfasst werden (d. h. solange nur diagonale Drehungen oder zusätzliche Drehungen im Uhrzeigersinn erfasst werden).
Die Zustandsmaschine 14 führt einen Übergang vom Zustand 80 in den Zustand 76 bei der Erfassung einer Drehung gegen den Uhrzeigersinn durch, wie durch einen aktiven Zustand auf der Leitung A offensichtlich. Im Zustand 76 setzt die Zustandsmaschine 14d die Leitung UPD auf aktiv (auf einen niedrigen Logikpegel), was den Kondensator 25 des Ladungspumpenfilters 20 langsam durch den schwachen Transistor 22p auflädt, was die Spannung am Knoten V_n anhebt und die Frequenz des zurückgewonnenen Taktsignals auf der Leitung CLK langsam erhöht. Wie in 8 dargestellt, bleibt die Zustandsmaschine 14 in den feinen Korrekturzuständen 76, 80, um die Phasendrehungen gegen den Uhrzeigersinn bzw. im Uhrzeigersinn zu korrigieren, wobei je nachdem aktive Signale an die Leitungen UPD, DND angelegt werden. In diesem Zustand verursacht die Erfassung einer Drehung gegen den Uhrzeigersinn (A = 1), dass die Zustandsmaschine 14 in den Zustand 76 eintritt oder in diesem bleibt und ein aktives Signal auf der Leitung UPD ausgibt, während die Erfassung einer Drehung im Uhrzeigersinn (C = 1) bewirkt, dass die Zustandsmaschine 14 in den Zustand 80 eintritt oder in diesem bleibt und ein aktives Signal auf der Leitung DND ausgibt.
Wenn sich die Zustandsmaschine 14 im Gegenteil in einem Initialisierungszustand 72 befindet und eine Phasenbeziehungsdrehung im Uhrzeigersinn erfasst wird (C = 1), führt die Zustandsmaschine 14 einen anfänglichen Übergang in den Zustand 78 durch. Im Zustand 78 setzt die Zustandsmaschine 14 die Leitung DNC auf aktiv (auf einen hohen Logikpegel), um den Kondensator 25 auf die Erdung über den Transistor 24n mit hoher Verstärkung zu entladen. Die Zustandsmaschine 14 bleibt im Zustand 78, bis eine Phasenbeziehungsdrehung gegen den Uhrzeigersinn erfasst wird (A = 1), zu welchem Zeitpunkt die Zustandsmaschine 14 einen Übergang in den Zustand 76 durchführt, was den feinen Phasenkorrekturprozess durch langsameres Aufladen des Kondensators 25 beginnt. Der feine Korrekturprozess der Zustände 76, 80 beginnt dann und fährt fort in Reaktion auf die Erfassung der Phasendrehungen gegen den Uhrzeigersinn bzw. im Uhrzeigersinn.
Mit Bezug nun auf 9 wird eine beispielhafte Realisierung der Zustandsmaschine 14 beschrieben. Wie vorstehend angemerkt, wird diese Konstruktion der Zustandsmaschine 14 nur als Beispiel vorgesehen, da es in Erwägung gezogen wird, dass Fachleute mit Bezug auf diese Patentbeschreibung leicht die Zustandsmaschine 14 in alternativen Realisierungen implementieren können.
Wie in 9 dargestellt, werden die Leitungen A, C von der Zustandsmaschine 14 an den Eingängen der NICHT-UND-Gatter 82 zw. 84 empfangen. Die NICHT-UND-Gatter 82, 84 bilden zusammen mit den NICHT-UND-Gattern 86, 88 eine kombinatorische Logik, die die Gegenuhrzeigersinn- und Uhrzeigersinn-Signale auf den Leitungen A, C in Kombination mit dem früheren Zustand der Zustandsmaschine 14, wie auf den Leitungen Y1, Y2, Y3 an den Ausgängen der D-Zwischenspeicher 92, 94 bzw. 96 angegeben, verarbeitet. In diesem Beispiel empfängt das NICHT-UNLi-Gatter 82 auch die Leitung Y3 an einem anderen Eingang und das NICHT-UND-Gatter 84 empfängt die Leitung Y2 und das Komplement der Leitung Y3 an seinen anderen Eingängen. Das NICHT-UND-Gatter 86 empfängt die Leitung Y1 und die Leitung Y2 an seinen Eingängen und das NICHT-UND-Gatter 88 empfängt die Leitung Y1, das Komplement der Leitung Y2 und die Leitung Y3 an seinen Eingängen. Die Ausgangssignale der NICHT-UND-Gatter 82, 84, 86, 88 werden an jeweilige Eingänge des NICHT-UND-Gatters 90 angelegt, das den D-Eingang des Zwischenspeichers 92 von seinem Ausgang ansteuert.
Die Zwischenspeicher 92, 94, 96 werden alle durch das logische ODER der Leitungen A, C (durch das ODER-Gatter 91 durchgeführt), durch die Verzögerungsstufe 93 verzögert, getaktet. Der Zwischenspeicher 94 empfängt die Leitung A an seinem D-Eingang, während der Zwischenspeicher 96 die Leitung C an seinem D-Eingang empfängt. Folglich steuert der Zwischenspeicher 92 in Reaktion auf einen Impuls auf einer der Leitungen A, C die Leitung Y1 auf einen Pegel, der von der logischen Kombination, die von den NICHT-UND-Gattern 82, 84, 86, 88, 90 beim momentanen Zustand der Leitungen A, C und beim früheren Zustand der Zustandsmaschine 14 durchgeführt wird, abhängt, während die Zwischenspeicher 94 bzw. 96 die Leitungen Y2, Y3 mit dem Zustand der Leitungen A, C in diesem Fall ansteuern.
Die Zustände der Leitungen Y1, Y2, Y3 an den Ausgängen der Zwischenspeicher 92, 94, bzw. 96 werden von der Zustandsmaschine 14 verwendet, um die Steuersignale auf den Leitungen UPC, UPD, DNC, DNC zu erzeugen. In diesem Beispiel steuert das UND-Gatter 98 die Leitung UPC (über den Inverter 99 in Anbetracht der Tatsache, dass die Leitung UPC den p-Kanal-Transistor 24p im Ladungspumpenfilter 20 ansteuert) in Reaktion auf das logische UND der Leitung Y2 mit den Komplementen der Leitungen Y1 und Y3 an. Das UND-Gatter 102 steuert die Leitung DNC mit dem logischen UND der Leitung Y3 mit den Komplementen der Leitungen Y1 und Y2 an. Ebenso empfängt das UND-Gatter 100 die Leitungen Y1, Y2 und das Komplement der Leitung Y3 an seinen Eingängen und steuert die Leitung UPD mit seinem Ausgangssignal nach der Inversion durch den Inverter 103 (in Anbetracht der Tatsache, dass die Leitung UPD den p-Kanal-Transistor 22p ansteuert) an und das UND-Gatter 104 empfängt die Leitungen Y1, Y3 und das Komplement der Leitung Y2 an seinen Eingängen und steuert die Leitung DND an seinem Ausgang an. An sich werden die Leitungen UPC, DNC, UPD, DND in einer im Wesentlichen kontinuierlichen Weise angesteuert, wenn die Zustände der Leitungen Y1, Y2, Y3 den geeigneten Zustand anzeigen. Wie vorstehend angemerkt, sind jedoch die durch die Leitungen UPC, DNC gesteuerten Transistoren 24 relativ stark relativ zu den Transistoren 22, die durch die Leitungen UPD, DND gesteuert werden, und an sich sind die Raten der Aufladung und Entladung, die durch die Leitungen UPC, DNC gesteuert werden, wesentlich größer als die durch die Leitungen UPD, DND gesteuerten Raten.
Alternativ wird in Erwägung gezogen, dass das Aufladen und Entladen des Kondensators 25 und folglich die Steuerung des VCO 30 in einer kontinuierlichen Weise unter der Steuerung der Leitungen UPC, DNC bewirkt werden können, aber in einer diskontinuierlichen oder gepulsten Weise unter der Steuerung der Leitungen UPD, DND (z. B. durch Aufnehmen von monostabilen Kippschaltungen am Ausgang der UND-Gatter 100, 104), um die verschiedenen Steuerraten vorzusehen.
Fachleute werden erkennen, dass die Funktionsweise der Zustandsmaschine 14, die gemäß dem Beispiel von 9 konstruiert ist, dem Zustandsdiagramm von 8 entspricht. Der Deutlichkeit halber wird ein Beispiel des Taktrückgewinnungsvorgangs der Phasenverriegelungsschleifenschaltung von 1, wie in 2 und 5 bis 10 beschrieben, nun mit Bezug auf 10 beschrieben.
In diesem Beispiel ist die Anfangsfrequenz des Taktsignals CLK niedriger als jene der Frequenz des Eingangsbitstroms auf der Leitung IN. Wie in 10 dargestellt, ist zum Zeitpunkt t₀ die Anfangsfehlfrequenz f_e (die die mit Vorzeichen versehene Differenz f_IN – f_CLK ist) positiv. In diesem Anfangszustand befindet sich die Zustandsmaschine 14 in ihrem initialisierten Zustand 72.
Mit Bezug auf die beispielhafte Realisierung der Zustandsmaschine 14, die in 9 dargestellt ist, werden im initialisierten Zustand 72 die Leitungen Y2, Y3 in der Zustandsmaschine 14 auf niedrige Logikpegel initialisiert (beispielsweise durch ein Rücksetzsignal, das der Deutlichkeit halber nicht gezeigt ist), wobei Drehungen weder gegen den Uhrzeigersinn noch im Uhrzeigersinn bereits erfasst wurden. Die Leitung Y1 wird auf einen hohen Logikpegel initialisiert; das Ausgangssignal aus dem NICHT-UND-Gatter 90 wird jedoch auf einen niedrigen Logikpegel initialisiert, in Anbetracht der Tatsache, dass jedes der NICHT-UND-Gatter 82, 84, 86, 88 mindestens einen niedrigen Logikpegel an seinen Eingängen (Leitungen A, C, Y2 oder Y3) empfängt und folglich hohe Logikpegel an seinen Ausgängen verursacht. Die Kombination der Leitung Y1 hoch und der Leitungen Y2, Y3 niedrig macht jede der logischen UND-Verknüpfungen, die von den UND-Gattern 98, 100, 102, 104 durchgeführt werden, falsch, was jede der Steuerleitungen UPC, UPD, DNC, DND in einen inaktiven Zustand versetzt. Die inaktiven Zustände der Leitungen UPC, UPD, DNC, DND zum Zeitpunkt t₀ sind in 10 dargestellt.
Der VCO 30 wird beispielsweise durch einen lokalen Kristalloszillator initialisiert, um ein anfängliches Taktsignal auf der Leitung CLK mit einer Frequenz zu erzeugen, die vorzugsweise nahe der Mitte des Frequenzverriegelungsbereichs liegt. In diesem Beispiel ist diese Anfangsfrequenz der Leitung CLK niedriger als jene des Eingangsbitstroms auf der Leitung IN.
In dem in 10 gezeigten Beispiel erfasst die Grund/Quadratur-Phasenvergleichsschaltung 12 zum Zeitpunkt t₁ eine Drehung gegen den Uhrzeigersinn der Phasenbeziehung zwischen dem Signal auf der Leitung CLK und dem Eingangsbitstrom auf der Leitung IN. Wie vorstehend angemerkt, erzeugt die Grund/Quadratur-Phasenvergleichsschaltung 12 in diesem Fall einen aktiven hohen Pegel auf der Leitung A, der von der Zustandsmaschine 14 empfangen wird.
Mit Bezug auf die beispielhafte Realisierung der Zustandsmaschine 14, die in 9 dargestellt ist, hält ein hoher Logikpegel auf der Leitung A zum Zeitpunkt t₁ das NICHT-UND-Gatter 82 in seinem gleichen Zustand, während die Leitung Y3 auf einen niedrigen Pegel initialisiert wird. Beim verzögerten hohen Logikpe gel der Leitung A, der sich durch das ODER-Gatter 91 und die Verzögerungsstufe 93 ausbreitet, wird jedoch jeder der Zwischenspeicher 92, 94, 96 getaktet, um die Pegel an ihren jeweiligen Eingängen zu speichern. In diesem Fall empfängt der Zwischenspeicher 92 den niedrigen Logikpegel, der vom NICHT-UND-Gatter 90 ausgegeben wird, und steuert seinen Ausgang auf der Leitung Y1 auf niedrig. Der Zwischenspeicher 94 empfängt den hohen Logikpegel auf der Leitung A und steuert seinen Ausgang auf der Leitung Y2 auf hoch; die Leitung Y1 und die Leitung Y3 bleiben niedrig, wenn die Leitung C zu diesem Zeitpunkt niedrig ist. Die Kombination der Leitungen Y1, Y3 niedrig und der Leitung Y2 hoch bewirkt, dass das UND-Gatter 98 sein Ausgangssignal hoch setzt, was nach Inversion durch den Inverter 99 die Leitung UPC auf ihren niedrigen, aktiven Zustand steuert. Außerdem steuert das NICHT-UND-Gatter 82 weiterhin einen hohen Logikpegel an seinem Ausgang ebenso wie die NICHT-UND-Gatter 84 und 86 aufgrund dessen, dass der Zustand der Leitung Y3 niedrig ist, und das NICHT-UND- Gatter 88 steuert weiterhin einen hohen Logikpegel an seinem Ausgang, was bewirkt, dass der Ausgang des NICHT-UND-Gatters 90 niedrig bleibt.
Diese Operation ist im Zustandsdiagramm von 8 dargestellt, in dem der aktive hohe Pegel auf der Leitung A einen Übergang vom initialisierten Zustand 72 zum Zustand 74 verursacht, was dazu führt, dass ein aktives (niedriges) Signal auf der Leitung UPC erzeugt wird. Dieser Übergang der Leitung UPC in Reaktion auf die erfasste Phasendrehung gegen den Uhrzeigersinn zum Zeitpunkt t₁ ist in 10 dargestellt. Unter Rückbezug auf 2 schaltet der niedrige Logikpegel auf der Leitung UPC den Transistor 24p im Ladungspumpenfilter 20 durch, was den Kondensator 25 auflädt, um die Spannung am Knoten V_n zu erhöhen (und die Spannung am Knoten V_p zu senken); dies erhöht die Oszillationsfrequenz des VCO 30, was die Fehlfrequenz f_e verringert, wie in 10 dargestellt.
Dieser Zustand bleibt für eine Reihe von anschließenden Vergleichen, die von der Grund/Quadratur-Phasenvergleichsschaltung 12 durchgeführt werden, bestehen, wie in 10 gezeigt. Die Leitung UPC bleibt aktiv, solange entweder Drehungen gegen den Uhrzeigersinn (A = 1) oder diagonale (A = 0 und C = 0) Drehungen erfasst werden, in Anbetracht der gespeicherten Zustände in den Zwischenspeichern 92, 94, 96. Solange die Leitung UPC niedrig bleibt, wie in 10 gezeigt, lädt sich der Kondensator 25 im Ladungspumpenfilter 20 weiterhin auf, was die Spannung auf der Leitung V_n in Richtung V_dd erhöht und die Oszillationsfrequenz des VCO 30 und folglich die Frequenz des Taktsignals auf der Leitung CLK erhöht. Zum Zeitpunkt t₂ im Beispiel von 10 hat die Frequenz des Taktsignals auf der Leitung CLK die Frequenz des Eingangsbitstroms auf der Leitung IN erreicht, wie durch den Nulldurchgang der Fehlfrequenz f_e ersichtlich. Die Frequenz des Signals auf der Leitung CLK nimmt an diesem Punkt weiter zu, da die Leitung UPC auf ihrem aktiven niedrigen Pegel bleibt.
Zum Zeitpunkt t₃ erfasst die Grund/Quadratur-Phasenvergleichsschaltung 12 eine Drehung der Phasenbeziehung im Uhrzeigersinn zwischen dem Signal auf der Leitung CLK und dem Eingangsbitstrom auf der Leitung IN. Wie vorstehend in Bezug auf 3 und 4 erörtert, kann eine Drehung im Uhrzeigersinn gesche hen, wenn die Frequenz auf der Leitung CLK jene der Eingangsfrequenz übersteigt. In Reaktion erzeugt die Grund/Quadratur-Phasenvergleichsschaltung 12 einen aktiven Pegel auf der Leitung C, der von der Zustandsmaschine 14 empfangen wird und einen Zustandsübergang verursacht.
Mit Bezug auf die beispielhafte Realisierung von 10 wird der hohe Logikpegel auf der Leitung C vom NICHT-UND-Gatter 84 empfangen. Dieses Signal zusammen mit den hohen Zuständen der Leitungen Y2 und des Komplements der Leitung Y3 verursacht, dass das NICHT-UND-Gatter 84 einen niedrigen Logikpegel an seinem Ausgang steuert, was bewirkt, dass das NICHT-UND-Gatter 90 wiederum seinen Ausgang hoch setzt. Beim Übergang auf der Leitung C, der sich durch das ODER-Gatter 91 und die Verzögerungsstufe 93 ausbreitet, wird der hohe Logikpegel auf der Leitung C durch den Zwischenspeicher 96 zwischengespeichert und erscheint auf der Leitung Y3, während der hohe Logikpegel am Ausgang des NICHT-UND-Gatters 90 durch den Zwischenspeicher 92 zwischengespeichert wird und auf der Leitung Y1 angesteuert wird; die Leitung Y2 wird zu diesem Zeitpunkt niedrig gesteuert und gehalten, da die Leitung A niedrig ist. Die Kombination der Leitungen Y1 und Y3 hoch und der Leitung Y2 niedrig bewirkt, dass das UND-Gatter 104 die Leitung DND ansteuert, was den Transistor 22n durchschaltet und den Kondensator 25 über diesen langsam entlädt, um die Spannung auf der Leitung V_n zu verringern, was folglich die Oszillationsfrequenz des VCO 30 verringert.
Infolge der Erfassung der Drehung im Uhrzeigersinn, die auf der Leitung C angezeigt wird, wird daher die Leitung UPC auf ihren inaktiven (hohen) Zustand gesetzt und die Leitung DND) wird auf aktiv (hoch) gesetzt. Dies entspricht dem Übergang vom Zustand 74 auf den Zustand 80 in 8. Dieses Signal auf der Leitung DND schaltet den Transistor 22n durch, was den Kondensator 25 (mit einer relativ langsamen Rate aufgrund der schwachen Ansteuerung des Transistors 22n) entlädt und die Spannung am Knoten V_n verringert. Folglich wird die Oszillationsfrequenz des VCO 30 und somit die Frequenz des Taktsignals auf der Leitung CLK langsam verringert, wie in 10 durch die Fehlfrequenz f_e, die nach dem Zeitpunkt t₃ in einer positiven Richtung moduliert wird, ersichtlich. Diese Feineinstellung des Ausgangstaktsignals ist effektiv eine Einstellung der Phasenbeziehung der Eingangs- und Ausgangstaktsignale, da die Frequenzen der Signale an diesem Punkt ziemlich nahe liegen.
Zum Zeitpunkt t₄ wird eine weitere Drehung der Phasenbeziehung im Uhrzeigersinn erneut erfasst (wobei die Fehlfrequenz f_e zu diesem Zeitpunkt immer noch negativ ist), was einen hohen Pegel auf der Leitung DND aufrechterhält, so dass das Entladen des Kondensators 25 fortfährt, was die Oszillationsfrequenz des VCO 30 weiter verringert. Mit Rückbezug auf 8 bleibt die Zustandsmaschine 14 in diesem Fall im Zustand 80.
In diesem Beispiel kehrt jedoch die Fehlfrequenz f_e nach dem aktiven Signal auf der Leitung DND nach dem Zeitpunkt t₄ zu positiv zurück. Zum Zeitpunkt t₅ erfasst die Grund/Quadratur-Phasenvergleichsschaltung 12 eine Drehung der Phasenbeziehung gegen den Uhrzeigersinn und gibt einen aktiven Pegel auf der Leitung A aus. Dies bewirkt, dass die Zustandsmaschine 14 einen Übergang vom Zustand 80 in den Zustand 76 durchführt (mit Bezug auf 8) und einen aktiven (niedrigen) Zustand auf der Leitung UPD erzeugt, um den Kondensator 25 durch den schwachen Transistor 22p (mit Bezug auf 2) aufzuladen. Mit Bezug auf 10 wird dieses Signal auf der Leitung UPD durch den hohen Pegel auf der Leitung A, der durch den Zwischenspeicher 94 zwischengespeichert wird und auf der Leitung Y2 angesteuert wird, in Kombination mit dem niedrigen Pegel auf der Leitung C, der durch den Zwischenspeicher 96 zwischengespeichert und auf der Leitung Y3 angesteuert wird, verursacht. Der Zustand der Leitung Y1 bleibt zu diesem Zeitpunkt und zu allen Zeiten in den Zuständen 76, 80 hoch, da mindestens eines der NICHT-UND-Gatter 86, 88 sicherstellt, dass ein niedriger Logikpegel an einen der Eingänge des NICHT-UND-Gatters 90 übergeben wird.
In diesem Fall dient das Signal auf der Leitung UPD wieder zum langsamen Anheben der Spannung am Knoten V_n im Ladungspumpenfilter 20, was die Frequenz des Taktsignals auf der Leitung CLK langsam erhöht, so dass sie sich der Eingangsbitstromfrequenz und -phase auf der Leitung IN nähert. Wenn sich die Frequenz des Signals auf der Leitung CLK der Eingangsfrequenz und -phase auf der Leitung IN nähert, nehmen die Frequenz der Phasendrehungen (entweder im Uhrzeigersinn oder gegen den Uhrzeigersinn) ab. An sich nimmt die Zeitänderungsrate der Oszillationsfrequenz des VCO 30 auf einen sehr niedrigen Pegel ab. Das zurückgewonnene Taktsignal auf der Leitung CLK kann folglich als mit der Eingangsbitstromfrequenz "verriegelt" betrachtet werden.
Die Phasenverriegelungsschleifenschaltung gemäß der bevorzugten Ausführungsform der Erfindung sieht folglich den wichtigen Vorteil vor, schnell eine Verriegelung des zurückgewonnenen Taktsignals vom Eingangsbitstrom erzielen zu können. Diese schnelle Verriegelung wird hauptsächlich durch schnelles Aufladen oder Entladen beginnend ab der Initialisierung erhalten, bis zu einem solchen Zeitpunkt, zu dem das Ausgangstaktsignal als überkorrigiert festgestellt wird. Sobald die erste Überkorrektur erfasst wurde, wird eine zusätzliche Korrektur durch langsameres Aufladen oder Entladen des Ladungspumpenkondensators durchgeführt, wobei somit eine Feinkorrektur der Frequenz- und Phasenbeziehung des Ausgangstaktsignals zu jener des Eingangsbitstroms erreicht wird.
Beispielsweise wird in Erwägung gezogen, dass die Phasenverriegelungsschleifenschaltung bei der Verriegelung auf eine Eingangsfrequenz von 100 MHz für nur in der Größenordnung von zehn Zyklen in der schnellen Auflade/Entlade-Betriebsart bleibt, wonach die feine Phasenkorrektur zur Verriegelung nach nur etwa dreißig bis vierzig zusätzlichen Zyklen führt. Diese Leistung ist eine signifikante Verbesserung gegenüber herkömmlichen Phasenverriegelungsschleifenschaltungen.
Außerdem wird in Erwägung gezogen, dass die Phasenverriegelungsschleife auch das Ausmaß an Jitter bei kleinen Fehlfrequenzen, insbesondere im Vergleich zu herkömmlichen Phasenverriegelungsschleifen, minimiert. Die verbesserte Verriegelungsleistung wird somit ohne Opfern der Genauigkeit oder von Jitter erhalten.
Wie vorstehend angemerkt, wird die hierin beschriebene Ausführungsform nur beispielhaft dargestellt, da verschiedene alternative Implementierungen auch in Erwägung gezogen werden. Zusätzliche Rauschunempfindlichkeit kann beispielsweise durch die Verwendung einer "Majoritätswahl"-Anordnung in der Erfassung der Phasenbeziehung des Eingangs- und des zurückgewonnenen Taktsignals während der Anfangsstufen der Verriegelung vorgesehen werden. Gemäß dieser alternativen Anordnumg kann die Steuerung der Ladungspumpe nur beim Empfangen von mehreren Instanzen einer Phasendrehung gegen den Uhrzeigersinn oder im Uhrzeigersinn (z. B. entsprechend zwei der letzten drei Angaben) ausgeführt werden.
Ferner können als Alternative mehrere Ladungspumpenkondensatoren vorgesehen werden, um die groben und feinen Korrekturen auszuführen, im Gegensatz zum einzigen Ladungspumpenkondensator, der von der vorstehend beschriebenen Ausführungsform verwendet wird. In dieser alternativen Anordnung können die mehreren Ladungspumpenkondensatoren verschiedene Größen aufweisen, um das Laden und Entladen der VCO-Steuerspannung mit verschiedenen Raten durchzuführen.

Claims

Phasenverriegelungsschleife, mit: einem spannungsgesteuerten Oszillator (30) zum Erzeugen eines Ausgangstaktsignals (CLK) mit einer von einer Steuerspannung (Vp, Vn) abhängenden Frequenz; einer Ladungspumpenschaltung (20) zum Erzeugen der Steuerspannung (Vp, Vn) in Reaktion auf ein erstes und ein zweites Ladungssteuersignal sowie auf ein erstes und ein zweites Entladungssteuersignal (UPC, UPD, DND, DNC); und einer Frequenz/Phasen-Detektorschaltung (10), die umfasst: eine Phasenvergleichsschaltung (12) mit einem ersten Eingang zum Empfangen eines Eingangssignals (IN) und einem Rückkopplungseingang zum Empfangen des Ausgangstaktsignals (CLK), um ein erstes und ein zweites Indikatorsignaa (A, C) zu erzeugen, die den von der Phasenvergleichsschaltung erfassten ersten bzw. zweiten Polaritäten einer Fehlfrequenz zwischen dem Eingangssignal und dem Ausgangstaktsignal entsprechen; und eine sequentielle Logik (14) zum Empfangen der Indikatorsignale (A, C) von der Phasenvergleichsschaltung (12) und zum Erzeugen eines ersten Ladungs-/Entladungssteuersignals (UPC; DNC) zum Steuern der Ladungspumpenschaltung, um die an den spannungsgesteuerten Oszillator angelegte Steuerspannung in Reaktion auf den Empfang eines ersten des ersten und des zweiten Indikatorsignals in einer ersten Richtung mit einer ersten Rate zu ändern, und dann zum Erzeugen eines zweiten Ladungs-/Entladungssteuersignals (UPD, DND) zum Steuern der Ladungspumpenschaltung (20), um die an den spannungsgesteuerten Oszillator angelegte Steuerspannung (Vp, Vn) in Reaktion auf den Empfang des anderen des ersten und des zweiten Indikatorsignals (A, C) in einer zweiten Richtung mit einer zweiten Rate, die niedriger als die erste Rate ist, zu ändern, wobei die Phasenvergleichsschaltung (12) ferner umfasst: eine Verzögerungsstufe (41) mit einem ersten Eingang zum Empfangen einer Grundphase des Ausgangstaktsignals (CLK) und zum Erzeugen einer Quadraturphase des Ausgangstaktsignals (CLKQ); eine Schaltungsanordnung (40, 42) zum Erzeugen eines Paars momentaner Logiksignale (I1, I2), die den Zuständen der Grundphase und der Quadraturphase des Ausgangstaktsignals entsprechen, in Reaktion auf den Empfang eines Übergangs des Eingangssignals; und eine Vergleichslogik (44) zum Vergleichen des Paars momentaner Logiksignale (I1, I2) mit einem Paar früherer Logiksignale (X1, X2), die Zuständen der Grundphase und der Quadraturphase des Ausgangstaktsignals bei einem früheren Übergang des Eingangssignals entsprechen, und zum Erzeugen von Signalen (A, C), die eine erste bzw. eine zweite Richtung angeben, in Reaktion auf die Richtung der Änderung der momentanen Logiksignale in Bezug auf die früheren Logiksignale in Übereinstimmung mit einer vorgegebenen Sequenz.
Phasenverriegelungsschleife nach Anspruch 1, bei der die sequentielle Logik (14) so beschaffen ist, dass sie: in einem ersten Zustand ein Ladungssignal (UPC) mit hoher Verstärkung an die Ladungspumpenschaltung (20) anlegt; in einem zweiten Zustand ein Entladungssignal (DNC) mit hoher Verstärkung an die Ladungspumpenschaltung (20) anlegt; in einem dritten Zustand ein Ladungssignal (UPD) mit niedriger Verstärkung an die Ladungspumpenschaltung (20) anlegt; und in einem vierten Zustand ein Entladungssignal (DND) mit niedriger Verstärkung an die Ladungspumpenschaltung (20) anlegt; wobei die sequentielle Logik (14) in Reaktion auf den Empfang einer ersten Instanz des die erste Richtung angebenden Signals von der Vergleichslogik (44) in den ersten Zustand eintritt und dort bleibt und in Reaktion auf den anschließenden Empfang des zweiten Indikatorsignals von der Vergleichslogik (44) in den vierten Zustand eintritt.
Phasenverriegelungsschleife nach Anspruch 1 oder Anspruch 2, bei der die Ladungspumpenschaltung (20) umfasst: einen ersten Transistor (24p), dessen Leitungspfad zwischen eine Stromversorgungsspannung und einen Kondensator (25) geschaltet ist und dessen Steuerelektrode so angeschlossen ist, dass sie das Ladungssignal (UPC) mit hoher Verstärkung empfängt; einen zweiten Transistor (22p), dessen Leitungspfad zwischen die Stromversorgungsspannung und den Kondensator (25) geschaltet ist und dessen Steuerelektrode so angeschlossen ist, dass sie das Ladungssignal (UPD) mit niedriger Verstärkung empfängt, wobei der zweite Transistor (22p) eine wesentlich schwächere Treibercharakteristik als der erste Transistor (24p) besitzt; einen dritten Transistor (24n), dessen Leitungspfad zwischen eine Referenzspannung und den Kondensator (25) geschaltet ist und dessen Steuerelektrode so angeschlossen ist, dass sie das Entladungssignal (DNC) mit hoher Verstärkung empfängt; und einen vierten Transistor (22n), dessen Leitungspfad zwischen die Referenzspannung und den Kondensator (25) geschaltet ist und dessen Steuerelektrode so angeschlossen ist, dass sie das Entladungssignal (DND) mit niedriger Verstärkung empfängt, wobei der vierte Transistor (22n) eine wesentlich schwächere Treibercharakteristik als der dritte Transistor (24n) besitzt.
Phasenverriegelungsschleife nach einem vorhergehenden Anspruch, bei dem die sequentielle Logik (14) umfasst: eine kombinatorische Logik (82, 84, 86, 88, 90) zum Empfangen der die erste bzw. die zweite Richtung angebenden Signale (A, C) und zum Empfangen mehrerer Rückkopplungssignale sowie zum Erzeugen eines Ausgangssignals, das angibt, ob die die erste bzw. die zweite Richtung angebenden Signale seit der Initialisierung empfangen worden sind; eine Verzögerungsschaltung (93) zum Erzeugen eines verzögerten Signals anhand des Auftritts entweder des die erste oder des die zweite Richtung angebenden Signals (A, C); einen ersten Zwischenspeicher (92) zum Speichern des Ausgangssignals der kombinatorischen Logik (82, 84, 86, 88, 90), der einen Takteingang besitzt, der das verzögerte Signal empfängt; einen zweiten und einen dritten Zwischenspeicher (94, 96) zum Speichern des Zustandes des die erste bzw. des die zweite Richtung angebenden Signals (A, C), wovon jeder einen Takteingang besitzt, der das verzögerte Signal empfängt; und eine Ausgangslogik (98, 99, 100, 102, 103, 104), die mit den Ausgängen des ersten, des zweiten und des dritten Zwischenspeichers (92, 94, 96) gekoppelt ist und das Ladungssignal und das Entladungssignal (UPC, DNC) mit hoher Verstärkung sowie das Ladungssignal und das Entladungssignal (UPD, DND) mit niedriger Verstärkung zu erzeugen.
Verfahren zum Wiedergewinnen eines Taktsignals aus einem Eingangs-Bitstrom (IN), das die folgenden Schritte umfasst: Initialisieren eines Ausgangstaktsignals (CLK) bei einer Anfangsfrequenz; periodisches Vergleichen des Eingangs-Bitstroms (IN) mit dem initialisierten Ausgangstaktsignal, um festzustellen, ob eine Frequenzbeziehung zwischen ihnen eine erste oder eine zweite Polarität hat; in Reaktion auf den Vergleichsschritt, wenn festgestellt wird, dass die Frequenzbeziehung die erste Polarität hat, Steuern des spannungsgesteuerten Oszillators (30) durch Aktivieren eines ersten des ersten und des zweiten Ladungssignals und des ersten und des zweiten Entladungssignals, um die Frequenz des Ausgangstaktsignals (CLK) in einer ersten Richtung mit einer ersten Rate zu ändern; anschließend in Reaktion auf den Vergleichsschritt, wenn festgestellt wird, dass die Frequenzbeziehung die zweite Polarität hat, Steuern des spannungsgesteuerten Oszillators (30) durch Aktivieren eines zweiten des ersten und des zweiten Ladungssignals und des ersten und des zweiten Entladungssignals, um die Frequenz des Ausgangstaktsignals (CLK) in einer zweiten, entgegen gesetzten Richtung mit einer zweiten Rate, die niedriger als die erste Rate ist, zu ändern, wobei der Vergleichsschritt ferner umfasst: Erzeugen einer Quadraturphase des Ausgangstaktsignals (CLKQ) aus dessen Grundphase; in Reaktion auf jeden Übergang im Eingangs-Bitstrom (IN) Erzeugen eines Paars momentaner Logiksignale (I1, I2), die den Zustand der Grundphase und der Quadraturphase des Ausgangstaktsignals zum Zeitpunkt des Übergangs des Eingangs-Bitstroms (IN) entsprechen; Vergleichen des Paars momentaner Logiksignale (I1, I2) mit einem Paar früherer Logiksignale (X1, X2), wobei das Paar früherer Logiksignale (X1, X2) den Zustand der Grundphase bzw. der Quadraturphase des Ausgangstaktsignals zum Zeitpunkt eines früheren Übergangs des Eingangs-Bitstroms (IN) entspricht; in Reaktion auf den Vergleichsschritt, bei dem eine Drehung der momentanen Logiksignale (I1, I2) gegenüber den früheren Logiksignalen (X1, X2) in einer ersten Richtung in einer vorgegebenen Sequenz erfasst wird, Ausgeben eines eine erste Richtung angebenden Signals (A); und in Reaktion auf den Vergleichsschritt, bei dem eine Drehung der momentanen Logiksignale (I1, I2) gegenüber den früheren Logiksignalen (I1, I2) in einer zweiten Richtung in der vorgegebenen Sequenz erfasst wird, Ausgeben eines eine zweite Richtung angebenden Signals (C).
Verfahren nach Anspruch 5, das ferner umfasst: nach dem Schritt des Steuerns des spannungsgesteuerten Oszillators (30), um die Frequenz des Ausgangstaktsignals (CLK) in der zweiten Richtung zu ändern, Steuern des spannungsgesteuerten Oszillators (30), um die Frequenz des Ausgangstaktsignals (CLK) in der ersten Richtung mit einer zweiten Rate zu ändern, in Reaktion auf den Vergleichsschritt, wenn festgestellt wird, dass die Frequenzbeziehung die erste Polarität hat.
Verfahren nach Anspruch 5 oder Anspruch 6, bei dem die Schritte des Steuerns des spannungsgesteuerten Oszillators (30) das wahlweise Laden und Entladen eines Kondensators (25) in einer Ladungspumpe (20) umfassen.
Verfahren nach einem der Ansprüche 5 bis 7, bei dem der Schritt des Steuerns des spannungsgesteuerten Oszillators (30) in der ersten Richtung mit der ersten Rate das Durchschalten eines von mehreren Transistoren (24p, 24n) mit hoher Ansteuerung umfasst.