DE19826330A1 - Kombinierter integrierter Speicher- und Logistikschaltkreis und Betriebsverfahren hierfür - Google Patents

Description

Die Erfindung bezieht sich auf einen kombinierten, integrier­ ten Speicher- und Logikschaltkreis mit einer Mehrzahl von Speicherbänken sowie auf ein Betriebsverfahren hierfür.

Integrierte Schaltkreisbauelemente, wie integrierte Schalt­ kreis-Speicherbauelemente und integrierte Schaltkreis-Logik­ bauelemente, finden im kommerziellen und Konsum-Anwendungen breite Verwendung. In jüngerer Zeit wurden integrierte Schaltkreise mit Speicher- und Logik-Kombination (MML) ent­ wickelt. Integrierte MML-Schaltkreise enthalten im allgemei­ nen einen Speicher hoher Kapazität und einen großen Logik­ block, die in einem integrierten Schaltkreis kombiniert sind. Der Speicher hoher Kapazität ist im allgemeinen in eine Mehr­ zahl von Speicherbänken unterteilt, die auch als "Speicher" bezeichnet werden. Der Logikblock kann auch als "Logikschalt­ kreis" oder einfach als "Logik" bezeichnet werden. Ein inte­ grierter MML-Schaltkreis kann daher diskrete Speicher- und Logik-Chips ersetzen, die in Personalcomputern sowie anderen kommerziellen und Konsum-Bauelementen eingesetzt werden.

Integrierte MML-Schaltkreise stellen neue Herausforderungen hinsichtlich der Steuerung der mehreren Speicherbänke dar. Spezieller zeigt Fig. 1 ein schematisches Blockschaltbild ei­ nes herkömmlichen synchronen dynamischen Speichers mit wahl­ freiem Zugriff (SDRAM) mit einer Mehrzahl von Speicherbänken. Das gezeigte SDRAM 100 besitzt zwei Speicherbänke, d. h. eine Bank A und eine Bank B, die in Fig. 1 mit den Bezugszeichen 103 bzw. 105 bezeichnet sind. Das herkömmliche SDRAM 100 be­ inhaltet außerdem Befehlseingabekontaktstellen, auch als An­ schlüsse bezeichnet, die für die Bänke A und B gemeinsam be­ nutzt werden, d. h. einen Eingabeanschluß P1 für ein Zeilen­ adressenabtastsignal RAS, einen Eingabeanschluß P2 für ein Spaltenadressenabtastsignal CAS und einen Eingabeanschluß P3 für ein Schreibfreigabesignal WE. Außerdem weist das her­ kömmliche SDRAM 100 einen Eingabeanschluß P5 für ein Bankaus­ wahlbit (BADDR) auf. Die Bank A oder die Bank B wird in Ab­ hängigkeit vom Logikzustand des Bankauswahlbits BADDR ausge­ wählt. Dies bedeutet, daß eine Steuereinheit 101 die über die Eingangsanschlüsse RAS, CAS und WE empfangenen Signale als Steuerbefehle für die Bank A oder die Bank B in Abhängigkeit vom Logikzustand des Bankauswahlbits BADDR erkennt.

In dem herkömmlichen SDRAM 100 werden Adressen ADDR0 bis ADDRi zum Adressieren der Bank A oder der Bank B, d. h. Zei­ len- und Spaltenadressen, über identische Adresseneingangsan­ schlüsse P40 bis P4i empfangen und in der Steuereinheit 101 im Chip gemultiplext. Außerdem werden in dem herkömmlichen SDRAM 100 Eingabe- oder Ausgabedaten DQ0 bis DQk über identi­ sche Anschlüsse P100 bis P10k empfangen und in einer Eingabe- /Ausgabeeinheit 107 gemultiplext. Des weiteren stellen in Fig. 1 ein über einen Eingangsanschluß P6 empfangenes Signal CLK ein Systemtaktsignal, ein über einen Eingangsanschluß P7 empfangenes Signal CKE ein Taktfreigabesignal, ein über einen Eingangsanschluß P8 empfangenes Signal CS ein Chipauswahl­ signal und ein über einen Eingangsanschluß P9 empfangenes Signal DQM ein Dateneingabe-/Datenausgabemaskensignal dar.

Die oben erläuterte SDRAM-Architektur ist dem Fachmann allge­ mein bekannt. Fig. 2 zeigt ein Zeitsteuerungsdiagramm für ei­ nen Lesevorgang des herkömmlichen SDRAM von Fig. 1. Ungünsti­ gerweise kann sich das Leistungsvermögen eines integrierten MML-Schaltkreises verschlechtern, wenn das oben erläuterte SDRAM und ein Logikschaltkreis in einem integrierten MML-Schaltkreis kombiniert werden.

Integrierte MML-Schaltkreise stellen auch neue Herausforde­ rungen hinsichtlich Testens derselben. Speziell gibt es in dem integrierten MML-Schaltkreis im allgemeinen eine hohe An­ zahl interner Datenkontaktstellen zwischen dem Speicherblock und dem Logikblock. Beispielsweise können 256 oder mehr in­ terne Datenleitungen vorgesehen sein. Da viele dieser inter­ nen Datenleitungen nicht an externe Kontaktstellen des inte­ grierten MML-Schaltkreises herausgeführt werden, kann es schwierig sein, auf alle diese internen Datenleitungen zum Testen des Speicherblocks zuzugreifen. Anders ausgedrückt wird zum Testen eines herkömmlichen integrierten Speicher­ schaltkreises ein Testaufbau mit den Kontaktstellen des inte­ grierten Speicherschaltkreises verbunden. Der Speicherblock in einem integrierten MML-Schaltkreis kann jedoch hierbei schwierig zu testen sein, da der Speicher mit den externen Kontaktstellen über den Logikblock verbunden ist. Dementspre­ chend können zusätzliche Kontaktstellen zum Testen des Spei­ chers des integrierten MML-Schaltkreises erforderlich sein. Ungünstigerweise kann die Hinzufügung einer hohen Anzahl von Testkontaktstellen den Aufwand, die Abmessungen und/oder die Komplexität eines integrierten MML-Schaltkreises erhöhen.

Der Erfindung liegt als technisches Problem die Bereitstel­ lung eines verbesserten integrierten MML-Schaltkreises, eines entsprechenden integrierten Schaltkreis-Speicherbauelementes sowie eines Betriebsverfahrens für einen integrierten MML-Schaltkreis zugrunde, bei denen insbesondere das Leistungs­ vermögen bzw. die Ansteuerbarkeit der Speicherbänke verbes­ sert ist, insbesondere auch für Testzwecke.

Die Erfindung löst dieses Problem durch die Bereitstellung eines kombinierten integrierten Speicher- und Logikschalt­ kreises mit den Merkmalen des Anspruchs 1, eines integrierten Schaltkreis-Speicherbauelementes mit den Merkmalen des An­ spruchs 18 und eines Betriebsverfahrens für einen kombinier­ ten integrierten Speicher- und Logikschaltkreis mit den Merk­ malen des Anspruchs 21.

Vorteilhafte Weiterbildungen der Erfindung sind in den Un­ teransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläu­ terte, herkömmliche Ausführungsbeispiel sind in den Zeichnun­ gen dargestellt, in denen zeigen:

Fig. 1 ein schematisches Blockschaltbild eines herkömmlichen SDRAM,

Fig. 2 ein Zeitsteuerungsdiagramm eines Lesevorgangs des SDRAM von Fig. 1,

Fig. 3 ein Blockschaltbild eines erfindungsgemäßen inte­ grierten MML-Schaltkreises,

Fig. 4 ein Zeitsteuerungsdiagramm eines Lesevorgangs eines Speicherblocks des integrierten MML-Schaltkreises von Fig. 3 und

Fig. 5 ein Blockschaltbild eines erfindungsgemäßen inte­ grierten MML-Schaltkreises mit einer Testsignaleinga­ be- und -ausgabeeinheit.

Nachfolgend wird detailliert auf die gezeigten erfindungsge­ mäßen Ausführungsform eingegangen, wobei funktionell gleiche Elemente jeweils mit denselben Bezugszeichen bezeichnet sind. Fig. 3 zeigt einen erfindungsgemäßen integrierten MML- Schaltkreis 200 mit einem Speicherblock 300, der ein verbes­ sertes SDRAM aufweist, sowie einem Logikblock 400.

Der Speicherblock 300 beinhaltet eine Mehrzahl von Bänken mit Speicherzellen, d. h. eine mit dem Bezugszeichen 303 markierte Bank A und eine mit dem Bezugszeichen 305 markierte Bank B, eine Steuereinheit 301, eine Eingabe-/Ausgabeeinheit 307 und verschiedene periphere Schaltkreise. In dem Speicherblock 300 sind ein Pfad für ein Zeilenadressenabtastsignal RAS, ein Pfad für ein Spaltenadressenabtastsignal CAS und ein Pfad für ein Schreibfreigabesignal WE, die üblicherweise gemein­ sam benutzt werden, separat für jede der Bänke A und B vorge­ sehen und mit dem Logikblock 400 verbunden.

Dementsprechend wird jede der Bänke A und B unabhängig durch Befehlssignale, die vom Logikblock 400 erzeugt werden, ge­ steuert, d. h. von Zeilenadressenabtastsignalen RASa bzw. RASb, Spaltenadressenabtastsignalen CASa bzw. CASb sowie Schreibfreigabesignalen WEa bzw. WEb. Dies bedeutet, daß die Bank A durch das Zeilenadressenabtastsignal RASa, das Spal­ tenadressenabtastsignal CASa und das Schreibfreigabesignal WEa gesteuert wird, während die Bank B durch das Zeilen­ adressenabtastsignal RASb, das Spaltenadressenabtastsignal CASb und das Schreibfreigabesignal WEb gesteuert wird.

Des weiteren sind Pfade für Zeilen- und Spaltenadressen, die herkömmlicherweise in einem Pfad integriert sind, separat als ein Zeilenadressenpfad und ein Spaltenadressenpfad in dem Speicherblock 300 vorgesehen. Dementsprechend werden durch den Logikblock 400 Zeilenadressen RADDR[0:i] und Spalten­ adressen CADDR[0:j] erzeugt und unabhängig voneinander über zwei getrennte Pfade dem Speicherblock 300 zugeführt. Auch der Eingabe-/Ausgabedatenpfad, der im herkömmlichen SDRAM in einem Pfad integriert ist, ist unter Hinzunahme eines zusätz­ lichen Pfades in dem Speicherblock 300 in zwei Pfade aufge­ teilt. Dementsprechend werden vom Logikblock 400 Eingabedaten DIN[0:k) erzeugt und vom Speicherblock 300 über den Eingabe­ datenpfad empfangen, während Ausgabedaten DOUT[0:k] vom Spei­ cherblock 300 ausgelesen und dem Logikblock 400 über den zu­ sätzlichen Ausgabedatenpfad zugeführt werden.

Genauer gesagt empfängt die Steuereinheit 301 des Speicher­ blocks 300 die Zeilenadressenabtastsignale RASa und RASb, die Spaltenadressenabtastsignale CASa und CASb, die Schreib­ freigabesignale WEa und WEb, die Zeilenadressen RADDR[0:i) und die Spaltenadressen CADDR[0:j], um die Bänke A und B un­ abhängig voneinander zu steuern. Die Eingabedaten DIN[0:k] und die Ausgabedaten DOUT[0:k] werden in der Eingabe- /Ausgabeeinheit 307 des Speicherblocks 300 im Zeitmultiplex­ verfahren verarbeitet. Dies bedeutet, daß während eines Schreibvorgangs die Eingabedaten DIN[0:k] in die Bank A oder die Bank B über die Eingabe-/Ausgabeeinheit 307 geschrieben werden. Während eines Lesevorgangs werden die Ausgabedaten DOUT[0:k] aus der Bank A oder aus der Bank B ausgelesen und dem Logikblock 400 über die Eingabe-/Ausgabeeinheit 307 zuge­ führt. In Fig. 3 stellen zudem ein Signal CLK einen System­ takt, ein Signal CKE ein Taktfreigabesignal und ein Signal DQM ein Dateneingabe-/Datenausgabemaskensignal dar.

Der Logikblock 400 kann verschiedene Konfigurationen haben, realisiert durch unterschiedliche Logikschaltkreise, und er­ füllt Steuerungs-, Betriebs- und Schnittstellenfunktionen. Außerdem erzeugt der Logikblock 400 die Zeilenadressenabtast­ signale RASa und RASb, die Spaltenadressenabtastsignale CASa und CASb, die Schreibfreigabesignale WEa und WEb die Zei­ lenadressen RADDR[0:i] und die Spaltenadressen CADDR[0:j] und empfängt und sendet die Eingabedaten DIN[0:k] bzw. die Ausga­ bedaten DOUT[0:k] vom bzw. zum Speicherblock 300.

Der Speicherblock 300 kann auch als ein integrierter Schalt­ kreischip ohne den Logikblock 400 entworfen und gefertigt werden. Die Steuerbefehlssignale, d. h. die Spaltenadressenab­ tastsignale RASa und RASb, die Spaltenadressenabtastsignale CASa und CASb sowie die Schreibfreigabesignale WEa und WEb, werden dem Chip extern zugeführt. Ebenso werden dem Chip ex­ tern die Zeilenadresse RADDR[0:i], die Spaltenadresse CADDR[0:k], der Systemtakt CLK, das Taktfreigabesignal CKE und das Dateneingabe-/Datenausgabemaskensignal DQM zugeführt. Die Ausgabedaten DOUT[0:k] werden außerhalb des Chips er­ zeugt. Wenn demgemäß der Speicherblock 300 als ein Chip ent­ worfen wird, beinhaltet er Eingabekontaktstellen P1 bis P6, P70 bis P7i, P80 bis P8j, P90 bis P9k sowie P11 bis P13 ent­ sprechend den Eingabesignalen sowie Ausgabekontaktstellen P100 bis P10k entsprechend den Ausgabesignalen DOUT0 bis DOUTk.

Nachfolgend wird ein Lesevorgang für den Speicherblock von Fig. 3 unter Bezugnahme auf das Zeitsteuerungsdiagramm von Fig. 4 beschrieben. Wenn das Taktfreigabesignal CKE auf hohem Logikpegel aktiv wird, wird das Systemtaktsignal CLK empfan­ gen. Wenn das Schreibfreigabesignal WEa für die Bank A auf hohem Logikpegel aktiv wird, nimmt das Zeilenadressenabtast­ signal RASa für die Bank A im Zyklus 0 des Systemtaktes CLK einen niedrigen Logikpegel ein. Wenn eine Zeilenadresse RADDR [0:i] empfangen wird, wird die Zeilenadresse als eine Zei­ lenadresse RAa für die Bank A betrachtet. Dementsprechend wird eine Zeile der Bank A aktiv (T1), die zur Zeilenadresse RAa gehört.

Zu einem vorgegebenen Zeitpunkt, wenn das Spaltenadressenab­ tastsignal CASa für die Bank A im Zyklus 3 des Systemtaktes CLK auf niedrigen Logikpegel gelangt und die Spaltenadresse CADDR[0:j] sequentiell empfangen wird, werden diese Adressen als Spaltenadressen CAa, CAb, CAc und CAd der Bank A betrach­ tet. Dementsprechend werden die Spalten der Bank A, welche zu den Spaltenadressen CAa, CAb, CAc und CAd gehören, nacheinan­ der aktiviert, um so den Lesevorgang für die Bank A (bei T2) zu starten. Über die Eingabe-/Ausgabeeinheit 307 werden se­ quentiell Ausgabedaten QAa, QAb, QAc und QAd, die aus den Speicherzellen der Bank A gelesen werden, erzeugt und zum Lo­ gikblock 400 übertragen. Wie oben erläutert, gelangt zu einem vorbestimmten Zeitpunkt, nachdem der Lesevorgang für die Bank A durchgeführt wurde, bei einem Takt 17 des Systemtaktes CLK das Zeilenadressenabtastsignal RASa auf niedrigen Logikpegel und ebenso das Schreibfreigabesignal WEa auf inaktiven nied­ rigen Logikpegel. Die Bank A beginnt dann einen Vorladebe­ trieb.

In gleicher Weise wird die Zeilenadresse RADDR[0:i] als eine Zeilenadresse RAb für die Bank B betrachtet, wenn das Schreibfreigabesignal WEb für die Bank B auf hohem Logikpe­ gel aktiv ist und im Zyklus 3 des Systemtaktes CLK das Zei­ lenadressenabtastsignal RASb für die Bank B auf niedrigen Logikpegel gelangt und die Zeilenadresse RADDR[0:i] empfangen wird. Dementsprechend wird die zur Zeilenadresse Rb gehörige Zeile der Bank B aktiv.

Zu einem vorgegebenen Zeitpunkt nach dem Zeitpunkt T2 wird, wenn im Zyklus 7 des Systemtaktes CLK ein Spaltenadressenab­ tastsignal CASb für die Bank B auf niedrigen Logikpegel ge­ langt und die Spaltenadresse CADDR[0:j] sequentiell empfangen wird, diese Adresse CADDR[0:j] als Spaltenadressen CBe, CBf, CBg und CBh der Bank B betrachtet. Dementsprechend werden die zu den Spaltenadressen CBe, CBf, CBg und CBh gehörigen Spal­ ten der Bank B sequentiell aktiviert, um einen Lesevorgang für die Bank B beim Zeitpunkt T3 zu starten. Aus den Spei­ cherzellen der Bank B gelesene Ausgabedaten QBe, QBf, QBg und QBh werden sequentiell durch die Eingabe-/Ausgabeeinheit 307 erzeugt und zum Logikblock 400 übertragen. Zu einem vorgege­ benen Zeitpunkt, nachdem der oben erläuterte Lesevorgang der Bank B durchgeführt wurde, startet, wie beim Betrieb der Bank A, ein Vorladebetrieb für die Bank B, wenn das Zeilenadres­ senabtastsignal RASb auf niedrigen Logikpegel gelangt und das Schreibfreigabesignal WEb im Zyklus 15 des Systemtaktes CLK den inaktiven, niedrigen Logikpegel einnimmt.

Demgemäß wird im Speicherblock von Fig. 3 jede Bank unabhän­ gig durch Steuerbefehlssignale gesteuert, d. h. durch die Zei­ lenadressenabtastsignale RASa und RASb, die Spaltenadressen­ abtastsignale CASa und CASb sowie die Schreibfreigabesignale WEa und WEb . Dies bedeutet, daß die Schreib- und Lesevor­ gänge und der Vorladebetrieb für die Bank A durch das Zei­ lenadressenabtastsignal RASa, das Spaltenadressenabtast­ signal CASa und das Schreibfreigabesignal WEa gesteuert wer­ den, während die Schreib- und Lesevorgänge sowie der Vorlade­ betrieb der Bank B durch das Zeilenadressenabtastsignal RASb, das Spaltenadressenabtastsignal CASb und das Schreib­ freigabesignal WEb gesteuert werden. Wie sich aus der unten gezeigten Tabelle 1 ablesen läßt, kann damit das Leistungs­ vermögen verglichen mit dem herkömmlichen SDRAM von Fig. 1 beträchtlich erhöht werden. Dies führt dazu, daß die gesamte Leistungsfähigkeit des integrierten MML-Schaltkreises be­ trächtlich gesteigert werden kann.

Tabelle 1

In Tabelle 1 bezeichnen "A" einen Aktivierungsbefehl, "F" ei­ nen Wiederauffrischbefehl, "P" einen Vorladebefehl, "R" einen Lesebefehl und "W" einen Schreibbefehl. Außerdem bezeichnen "0" und "1" die Anzahl von Zyklen des Systemtaktes CLK. Bei­ spielsweise wird bei A→P=1 ein Taktzyklus benutzt, um einen Aktivierungsbefehl einem der Bänke A und B zuzuführen und an die andere Bank einen Vorladebefehl anzulegen.

Wie in Tabelle 1 dargestellt, wird, während in dem herkömmli­ chen SDRAM ein Taktzyklus zum Anlegen eines vorgegebenen Steuerbefehls an eine Bank und zum Anlegen eines vorgegebenen Steuerbefehls an die jeweils andere Bank benötigt wird, hier­ für beim erfindungsgemäßen Speicherblock kein eigener Takt­ zyklus benötigt. Dies bedeutet, daß Steuerbefehle gleichzei­ tig an die jeweilige Bank angelegt werden können, so daß das Leistungsvermögen beträchtlich erhöht werden kann.

Nachfolgend wird näher auf Systeme und Verfahren zum Testen des Speicherblocks 300 des integrierten MML-Schaltkreises von Fig. 3 eingegangen. Um den Speicherblock 300 des integrierten MML-Schaltkreises direkt zu testen, sind direkt mit einem ex­ ternen Testgerät verbundene Testkontaktstellen mit den Pfaden aller Signale zu verbinden. Da die Pfade aller Signale jedoch voneinander getrennt sind, kann eine übermäßig hohe Anzahl von Kontaktstellen erforderlich sein, um die Pfade mit den Testkontaktstellen zu verbinden. Dies würde die Abmessungen des Chips übermäßig erhöhen. Zudem würde die Anzahl von Chips, die gleichzeitig in einem Testgerät getestet werden können, herabgesetzt, was die gesamte Testdauer erhöhen wür­ de. Statt eines solchen direkten Tests mit einer übermäßig hohen Kontaktstellenanzahl wird erfindungsgemäß auf eine an­ dere Weise vorgegangen, wie sie nachstehend unter Bezugnahme der Fig. 5 erläutert wird.

Fig. 5 zeigt im Blockschaltbild einen erfindungsgemäßen inte­ grierten MML-Schaltkreis mit einer Testsignaleingabe- und -ausgabeeinheit. Der integrierte MML-Schaltkreis von Fig. 5 umfaßt einen Speicherblock 600 entsprechend dem Speicherblock 300 von Fig. 3 sowie einen Logikblock 700 entsprechend dem Logikblock 400 von Fig. 3. Des weiteren beinhaltet er Test­ signaleingabe- und -ausgabeeinheiten 500a, 500b und 500c. Die Testsignaleingabe- und -ausgabeeinheiten 500a, 500b, 500c er­ lauben eine Reduktion der Anzahl von Testkontaktstellen wäh­ rend eines Tests durch Übertragen externer Signale zum Spei­ cherblock 600 und durch Übertragen von im Speicherblock 600 erzeugten Signalen nach außen. Die Testsignaleingabe- und -ausgabeeinheit beinhaltet erfindungsgemäß im allgemeinen we­ nigstens die Einheit 500a, die eine Testbefehleingabeeinheit bildet, die Einheit 500b, die eine Testadresseneingabeeinheit bildet, oder die Einheit 500c, die eine Testdateneingabe- und -ausgabeeinheit bildet.

Während eines Testvorgangs empfängt die Testbefehleingabeein­ heit 500a extern ein erstes, zweites und drittes Eingabe­ signal TIN1, TIN2, TIN3 in Reaktion auf ein externes Bankaus­ wahlsignal BS, um die Eingabesignale als das Zeilenadressen­ abtastsignal RASa oder RASb, das Spaltenadressenabtastsignal CASa oder CASb und das Schreibfreigabesignal WEa oder WEb der ausgewählten Bank zum Speicherblock 600 zu übertragen. Genauer gesagt beinhaltet die Testbefehleingabeeinheit 500a eine erste bis vierte Testkontaktstelle 5a1, 5a2, 5a3, 5a4 sowie einen ersten bis dritten Demultiplexer 5a5, 5a6, 5a7. Das erste bis dritte externe Eingabesignal TIN1, TIN2, TIN3 und das Bankauswahlsignal BS werden an die erste, zweite, dritte bzw. vierte Testkontaktstelle 5a1, 5a2, 5a3 bzw. 5a4 angelegt.

Der erste Demultiplexer 5a5 empfängt das erste Eingabesignal TIN1 in Reaktion auf das Bankauswahlsignal BS, um es als ein Zeilenadressenabtastsignal RASa oder RASb der ausgewählten Bank dem Speicherblock 600 zuzuführen. Der zweite Demultiple­ xer 5a6 empfängt das zweite Eingabesignal TIN2 in Reaktion auf das Bankauswahlsignal BS, um es als Spaltenadressenab­ tastsignal CASa oder CASb der ausgewählten Bank dem Spei­ cherblock 600 zuzuführen. Der dritte Demultiplexer 5a7 emp­ fängt das dritte Eingabesignal TIN3 in Reaktion auf das Bank­ auswahlsignal BS, um es als Schreibfreigabesignal WEa oder WEb der ausgewählten Bank dem Speicherblock 600 zuzuführen.

Die Testadresseneingabeeinheit 500b beinhaltet eine fünfte Testkontaktstelle 5b1, an die eine externe Adresse TADDR wäh­ rend eines Tests angelegt wird und die sowohl mit einem Zei­ lenadressenpfad RADDR[0:i] als auch mit einem Spaltenadres­ senpfad CADDR[0:j] verbunden ist. Die Testadresseneingabeein­ heit 500b überträgt die an die fünfte Testkontaktstelle 5b1 angelegte Adresse zum Zeilenadressenpfad RADDR[0:i] bzw. zum Spaltenadressenpfad CADDR[0:j].

Während eines Tests überträgt die Testdateneingabe- und -ausgabeeinheit 500c externe Daten zum Eingabedatenpfad DIN[0:k] sowie über den Ausgabepfad DOUT[0:k] übertragene Da­ ten vom Speicherblock 600 nach außen, wobei sie sowohl an den Eingabedatenpfad DIN[0:k] als auch den Ausgabedatenpfad DOUT [0:k] angeschlossen ist. Genauer gesagt beinhaltet die Test­ dateneingabe und -ausgabeeinheit 500c einen bidirektionalen Puffer, der einen Ausgabepuffer 5c1 und einen Eingabepuffer 5c2 sowie eine sechste Testkontaktstelle 5c3 enthält, die so­ wohl an den Ausgangsanschluß des Ausgabepuffers 5c1 als auch an den Eingangsanschluß des Eingabepuffers 5c2 angeschlossen ist. Der Ausgabepuffer 5c1 puffert vom Ausgabedatenpfad DOUT [0:k] übertragene Daten in Reaktion auf ein vom Speicherblock 600 erzeugtes Steuersignal READ und liefert die gepufferten Daten über die sechste Testkontaktstelle 5c3 nach außen. Der Eingabepuffer 5c2 puffert über die sechste Testkontaktstelle 5c3 empfangene Daten und liefert die gepufferten Daten dem Eingabedatenpfad DIN[0:k].

Demgemäß sind in dem integrierten MML-Schaltkreis mit den Testsignaleingabe- und -ausgabeeinheiten 500a, 500b und 500c zwei Zeilenadressenabtastsignalpfade, zwei Spaltenadressenab­ tastsignalpfade und zwei Schreibfreigabesignalpfade mit der ersten, zweiten und dritten Testkontaktstelle 5a1, 5a2 und 5a3 über den ersten, zweiten bzw. dritten Demultiplexer 5a1, 5a2, 5a3 kombiniert, um so eine Verringerung der Anzahl an Testkontaktstellen zu erreichen. Außerdem sind der Zeilen­ adressenpfad und der Spaltenadressenpfad mit der fünften Testkontaktstelle 5b1 der Testadresseneingabeeinheit 500b kombiniert, um so eine Reduktion der Anzahl an Testkontakt­ stellen zum Adressenempfang um die Hälfte zu ermöglichen.

Als Resultat beinhalten Reralisierungen des erfindungsgemäßen integrierten MML-Schaltkreises Speicherblöcke mit erhöhtem Leistungsvermögen verglichen mit einem herkömmlichen SDRAM, was die Leistungsfähigkeit des gesamten integrierten MML-Schaltkreises steigert. Zudem kann der erfindungsgemäße inte­ grierte MML-Schaltkreis eine Testsignaleingabe- und -aus­ gabeeinheit beinhalten, in welcher Testkontaktstellen effek­ tiv kombiniert sind, um die Anzahl an Testkontaktstellen und die Testdauer niedrig zu halten.

Claims (28)

1. Kombinierter integrierter Speicher- und Logikschaltkreis mit

• - einem Speicherblock (300) mit mehreren Speicherbänken (303, 305) und
• - einem mit dem Speicherblock verbundenen Logikblock (400), dadurch gekennzeichnet, daß
• - die Speicherbänke (303, 305) unabhängig voneinander durch Zeilenadressenabtastsignale, Spaltenadressenabtast­ signale und Schreibfreigabesignale gesteuert werden und
• - der Logikblock (400) für jede Speicherbank ein eigenes Zeilenadressenabtastsignal, Spaltenadressenabtastsignal und Schreibfreigabesignal erzeugt.

2. Kombinierter integrierter Speicher- und Logikschaltkreis nach Anspruch 1, weiter dadurch gekennzeichnet, daß der Spei­ cherblock ein synchroner DRAM-Speicherblock mit einer Mehr­ zahl von synchronen DRAM-Speicherbänken ist.

3. Kombinierter integrierter Speicher- und Logikschaltkreis nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, daß der Speicherblock eine Steuereinheit (301) aufweist, welche die Speicherbänke unabhängig voneinander steuert, wobei die Steuereinheit zwischen den Logikblock (400) und die Speicher­ bänke (303, 305) geschaltet ist und eigens für jede Speicher­ bank vom Logikblock das Zeilenadressenabtastsignal, das Spal­ tenadressenabtastsignal und das Schreibfreigabesignal emp­ fängt.

4. Kombinierter integrierter Speicher- und Logikschaltkreis nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeich­ net, daß das Zeilenadressenabtastsignal, Spaltenadressenab­ tastsignal und Schreibfreigabesignal einer jeweiligen Spei­ cherbank jeweils auf separaten Verbindungspfaden dem Spei­ cherblock (300) zugeführt werden.

5. Kombinierter integrierter Speicher- und Logikschaltkreis nach Anspruch 3 oder 4, weiter dadurch gekennzeichnet, daß das für jede Speicherbank eigene Zeilenadressenabtastsignal, Spaltenadressenabtastsignal und Schreibfreigabesignal jeweils auf separaten Verbindungspfaden der Steuereinheit (301) zuge­ führt wird.

6. Kombinierter integrierter Speicher- und Logikschaltkreis nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeich­ net, daß der Speicherblock (300) dem Logikblock (400) Ausga­ bedaten zuführt und der Logikblock Eingabedaten dem Speicher­ block zuführt.

7. Kombinierter integrierter Speicher- und Logikschaltkreis nach Anspruch 6, weiter dadurch gekennzeichnet, daß die Ein­ gabedaten und Ausgabedaten zwischen dem Logikblock (400) und dem Speicherblock (300) über separate Datenpfade übertragen werden.

8. Kombinierter integrierter Speicher- und Logikschaltkreis nach einem der Ansprüche 1 bis 7, weiter gekennzeichnet durch eine Eingabe-/Ausgabeeinheit (307), die zwischen die Spei­ cherbänke (303, 305) und den Logikblock (400) geschaltet ist, wobei der Logikblock Eingabedaten den Speicherbänken über die Eingabe-/Ausgabeeinheit zuführt und der Speicherblock Ausga­ bedaten über die Eingabe-/Ausgabeeinheit dem Logikblock zu­ führt.

9. Kombinierter integrierter Speicher- und Logikschaltkreis nach Anspruch 8, weiter dadurch gekennzeichnet, daß die Ein­ gabedaten und Ausgabedaten zwischen dem Logikblock (400) und der Eingabe-/Ausgabeeinheit (307) über separate Datenpfade übertragen werden.

10. Kombinierter integrierter Speicher- und Logikschaltkreis nach Anspruch 8 oder 9, weiter dadurch gekennzeichnet, daß der Logikblock (400) Eingabedaten für jede der Speicherbänke (303, 305) über die Eingabe-/Ausgabeeinheit verschachtelt zu­ führt und der Speicherblock (300) Ausgabedaten jeder Spei­ cherbank zum Logikblock über die Eingabe-/Ausgabeeinheit ver­ schachtelt zuführt.

11. Kombinierter integrierter Speicher- und Logikschaltkreis nach einem der Ansprüche 1 bis 10, weiter dadurch gekenn­ zeichnet, daß

• - der Logikblock (700) unabhängig für jede der mehreren Speicherbänke ein eigenes Zeilenadressenabtastsignal, Spal­ tenadressenabtastsignal und Schreibfreigabesignal während Normalbetriebsphasen des kombinierten integrierten Speicher- und Logikschaltkreises erzeugt und
• - eine Testsignaleingabe- und -ausgabeeinheit (500a, 500b, 500c) vorgesehen ist, die externe Testsignale von außen dem Speicherblock (600) während des Testens des kombinierten in­ tegrierten Speicher- und Logikschaltkreises zuführt und Test­ signale empfängt, die während des Testens des kombinierten integrierten Speicher- und Logikschaltkreises vom Speicher­ block erzeugt werden, um sie nach außen weiterzuleiten.

12. Kombinierter integrierter Speicher- und Logikschaltkreis nach Anspruch 11, weiter dadurch gekennzeichnet, daß die Testsignaleingabe- und -ausgabeeinheit eine Testbefehlseinga­ beeinheit (500a) beinhaltet, die ein erstes, zweites und drittes Eingabesignal (TIN1, TIN2, TIN3) und externe Spei­ cherbankauswahlsignale (BS) empfängt und die Eingabesignale als ein Zeilenadressenabtastsignal, ein Spaltenadressenab­ tastsignal und ein Schreibfreigabesignal zu einer ausgewähl­ ten Speicherbank während eines Tests in Abhängigkeit von den externen Speicherbankauswahlsignalen überträgt.

13. Kombinierter integrierter Speicher- und Logikschaltkreis nach Anspruch 11 oder 12, weiter dadurch gekennzeichnet, daß die Testsignaleingabe- und -ausgabeeinheit eine Testadressen­ eingabeeinheit (500b) beinhaltet, welche vom Zeilenadressen­ pfad und Spaltenadressenpfad empfangene, externe Zeilen- bzw. Spaltenadressen während eines Tests überträgt.

14. Kombinierter integrierter Speicher- und Logikschaltkreis nach einem der Ansprüche 11 bis 13, weiter dadurch gekenn­ zeichnet, daß die Testsignaleingabe und -ausgabeeinheit eine Testdateneingabe- und -ausgabeeinheit (500c) beinhaltet, wel­ che während eines Tests externe Eingabedaten zum Eingabeda­ tenpfad und Ausgabedaten des Speicherblocks vom Ausgabedaten­ pfad nach außen überträgt.

15. Kombinierter integrierter Speicher- und Logikschaltkreis nach einem der Ansprüche 12 bis 14, weiter dadurch gekenn­ zeichnet, daß die Testbefehlseingabeeinheit (500a) folgende Elemente enthält:

• - eine erste bis vierte Testkontaktstelle (5a1, 5a2, 5a3, 5a4), an welche das erste, zweite und dritte Eingabesignal (TIN1, TIN2, TIN3) bzw. das Bankauswahlsignal (BS) angelegt werden,
• - einen ersten Demultiplexer (5a5), der das erste Eingabe­ signal in Abhängigkeit vom Bankauswahlsignal empfängt und das erste Eingabesignal als ein Zeilenadressenabtastsignal für die ausgewählte Bank zum Speicherblock überträgt,
• - einen zweiten Demultiplexer (5a6), der das zweite Einga­ besignal in Abhängigkeit vom Bankauswahlsignal empfängt und das zweite Eingabesignal als ein Spaltenadressenabtastsignal für die ausgewählte Bank zum Speicherblock überträgt, und
• - einen dritten Demultiplexer (5a7), der das dritte Einga­ besignal in Abhängigkeit vom Bankauswahlsignal empfängt und das dritte Eingabesignal als das Schreibfreigabesignal der ausgewählten Bank zum Speicherblock überträgt.

16. Kombinierter integrierter Speicher- und Logikschaltkreis nach einem der Ansprüche 13 bis 15, weiter dadurch gekenn­ zeichnet, daß die Testadresseneingabeeinheit (500b) eine fünfte Testkontaktstelle (5b1) aufweist, die gemeinsam mit dem Zeilenadressenpfad und dem Spaltenadressenpfad verbunden ist, an welche die Zeilenadresse bzw. die Spaltenadresse an­ gelegt werden.

17. Kombinierter integrierter Speicher- und Logikschaltkreis nach einem der Ansprüche 14 bis 16, weiter dadurch gekenn­ zeichnet, daß die Testdateneingabe- und -ausgabeeinheit (500c) folgende Elemente enthält:

• - einen bidirektionalen Puffer mit einem Ausgabepuffer (5c1), der zum Ausgabedatenpfad übertragene Ausgabedaten in Abhängigkeit von einem Steuersignal (TDQ) puffert, und mit einem Eingabepuffer (5c2), der externe Eingabedaten puffert, um sie dem Eingabedatenpfad zuzuführen, und
• - eine sechste Testkontaktstelle (5c3), die an einen Aus­ gangsanschluß des Ausgabepuffers und an einen Eingabeanschluß des Eingabepuffers angeschlossen ist, wobei die Eingabedaten und die Ausgabedaten über die sechste Testkontaktstelle emp­ fangen bzw. geliefert werden.

18. Integriertes Schaltkreis-Speicherbauelement mit

• - einer Mehrzahl von Speicherbänken (303, 305) mit Spei­ cherzellen und
• - einer Steuereinheit (301) zur Steuerung der Speicherbän­ ke,
  dadurch gekennzeichnet, daß
• - die Steuereinheit (301) die Speicherbänke (303, 305) un­ abhängig voneinander in Abhängigkeit von Zeilenadressenab­ tastsignalen, Spaltenadressenabtastsignalen und Schreibfrei­ gabesignalen steuert, die separat über externe Anschlußstel­ len für jede der Speicherbänke empfangen werden.

19. Integriertes Schaltkreis-Speicherbauelement nach An­ spruch 18, weiter dadurch gekennzeichnet, daß Zeilenadressen und Spaltenadressen für die mehreren Speicherbänke (303, 305) über die separaten externen Anschlußstellen empfangen werden.

20. Integriertes Schaltkreis-Speicherbauelement nach An­ spruch 18 oder 19, weiter dadurch gekennzeichnet, daß in die mehreren Speicherbänke (303, 305) geschriebene und von diesen gelieferte Ausgabedaten über separate externe Anschlußstellen empfangen bzw. geliefert werden.

21. Verfahren zum Betrieb eines kombinierten integrierten Speicher- und Logikschaltkreises mit einem Speicherblock (300) mit mehreren Speicherbänken (303, 305), von denen jede durch Zeilenadressenabtastsignale, Spaltenadressenabtastsi­ gnale und Schreibfreigabesignale gesteuert wird, und mit ei­ nem Logikblock (400), der mit dem Speicherblock verbunden ist,
dadurch gekennzeichnet, daß
für jede der mehreren Speicherbänke (303, 305) ein eigenes Zeilenadressenabtastsignal, Spaltenadressenabtastsignal und Schreibfreigabesignal erzeugt wird.

22. Verfahren nach Anspruch 21, weiter dadurch gekennzeich­ net, daß die unabhängigen Zeilenadressenabtastsignale, Spal­ tenadressenabtastsignale und Schreibfreigabesignale für die jeweilige Speicherbank auf separaten Verbindungspfaden der Speicherbänke geliefert wird.

23. Verfahren nach Anspruch 21 oder 22, weiter gekennzeich­ net durch einen Schritt zum Zuführen von Eingabedaten und Ausgabedaten zwischen dem Logikblock (400) und dem Speicher­ block (300) auf separaten Datenpfaden.

24. Verfahren nach Anspruch 23, weiter dadurch gekennzeich­ net, daß der Datenzuführungsschritt den Schritt zur ver­ schachtelten Zuführung von Eingabedaten und Ausgabedaten für jede Speicherbank durch den Logikblock auf separaten Daten­ pfaden beinhaltet.

25. Verfahren nach einem der Ansprüche 21 bis 24, weiter ge­ kennzeichnet durch folgende Schritte:

• - Übertragen externer Testsignale von außen zum Speicher­ block während des Testens des kombinierten integrierten Spei­ cher- und Logikschaltkreises und
• - Empfangen von durch den Speicherblock während des Te­ stens des kombinierten integrierten Speicher- und Logik­ schaltkreises erzeugten Testsignalen, um sie nach außen wei­ terzuleiten.

26. Verfahren nach Anspruch 25, weiter dadurch gekennzeich­ net, daß der Testsignalübertragungsschritt folgende Schritte enthält:

• - Empfangen eines ersten, zweiten und dritten externen Eingabesignals sowie externer Speicherbankauswahlsignale und
• - Übertragen der Eingabesignale während eines Tests als Zeilenadressenabtastsignal, Spaltenadressenabtastsignal bzw. Schreibfreigabesignal zu einer ausgewählten Speicherbank in Abhängigkeit von den externen Speicherbankauswahlsignalen.

27. Verfahren nach Anspruch 25 oder 26, weiter dadurch ge­ kennzeichnet, daß der Testsignalübertragungsschritt das Über­ tragen von empfangenen externen Zeilen- und Spaltenadressen zu einem Zeilenadressenpfad bzw. einem Spaltenadressenpfad während eines Tests beinhaltet.

28. Verfahren nach einem der Ansprüche 25 bis 27, weiter da­ durch gekennzeichnet, daß die Testsignalübertragungs- und Testsignalempfangsschritte folgende Schritte beinhalten:

• - Übertragen externer Eingabedaten zu einem Eingabedaten­ pfad und
• - Übertragen von Ausgabedaten des Speicherblocks von einem Ausgabedatenpfad während eines Tests nach außen.