JP3361648B2 - データ圧縮試験機能を備えた半導体記憶装置及びその試験方法 - Google Patents
データ圧縮試験機能を備えた半導体記憶装置及びその試験方法Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、データ圧縮試験機能を
備えた半導体記憶装置及びその試験方法に関する。
備えた半導体記憶装置及びその試験方法に関する。
【０００２】
【従来の技術】半導体記憶装置の高集積化に伴い、その
記憶試験に要する時間が増大している。記憶容量が４倍
になると、試験時間も４倍になる。また、半導体記憶装
置の１ワードのビット数が多いと１つの試験装置で同時
に試験できる半導体記憶装置の個数が制限される。そこ
で、同時試験能力を高めて試験時間を短縮するために、
データ圧縮試験機能が半導体記憶装置に備えられてい
る。
記憶試験に要する時間が増大している。記憶容量が４倍
になると、試験時間も４倍になる。また、半導体記憶装
置の１ワードのビット数が多いと１つの試験装置で同時
に試験できる半導体記憶装置の個数が制限される。そこ
で、同時試験能力を高めて試験時間を短縮するために、
データ圧縮試験機能が半導体記憶装置に備えられてい
る。
【０００３】図６は、この種の従来の半導体記憶装置の
原理構成を示す。この半導体記憶装置は、互いに同一構
成のメモリブロック１０〜１３を備え、これらに共通の
ロウデコーダ１４及びコラムデコーダ１５によりアドレ
ス指定される。ＲＡは行アドレスであり、ＣＡは列アド
レスである。図７は、メモリブロック１０の構成を示
す。
原理構成を示す。この半導体記憶装置は、互いに同一構
成のメモリブロック１０〜１３を備え、これらに共通の
ロウデコーダ１４及びコラムデコーダ１５によりアドレ
ス指定される。ＲＡは行アドレスであり、ＣＡは列アド
レスである。図７は、メモリブロック１０の構成を示
す。
【０００４】記憶試験かつデータ書き込みの場合には、
制御回路１６により分配回路３０〜３３の出力が有効に
され一致検出回路４０〜４３の出力端が無効（例えば高
インピーダンス）にされた状態で、４ビットのデータが
入出力端子２０〜２３に供給され、それぞれ分配回路３
０〜３３により４ビットの同一データにされ、メモリブ
ロック１０〜１３に書き込まれる。分配回路３０〜３３
の各出力は互いに絶縁されている。メモリブロック１０
については、図７において、データ線Ｄ０〜Ｄ３上の同
一データが、コラムデコーダ１５で選択された４列に、
コラムセレクトスイッチ回路１０３及びセンスアンプ１
０２を介してメモリセルアレイ１０１に供給され、該４
列かつロウデコーダ１４で選択された１行に書き込まれ
る。
制御回路１６により分配回路３０〜３３の出力が有効に
され一致検出回路４０〜４３の出力端が無効（例えば高
インピーダンス）にされた状態で、４ビットのデータが
入出力端子２０〜２３に供給され、それぞれ分配回路３
０〜３３により４ビットの同一データにされ、メモリブ
ロック１０〜１３に書き込まれる。分配回路３０〜３３
の各出力は互いに絶縁されている。メモリブロック１０
については、図７において、データ線Ｄ０〜Ｄ３上の同
一データが、コラムデコーダ１５で選択された４列に、
コラムセレクトスイッチ回路１０３及びセンスアンプ１
０２を介してメモリセルアレイ１０１に供給され、該４
列かつロウデコーダ１４で選択された１行に書き込まれ
る。
【０００５】図６において、記憶試験かつデータ読み出
しの場合には、分配回路３０〜３３の出力端が高インピ
ーダンスにされた状態で、メモリブロック１０〜１３か
らそれぞれ４ビットのデータが読み出され、一致検出回
路４０〜４３を介してデータ入出力端子２０〜２３に取
り出される。メモリブロック１０については、図７にお
いて、メモリセルアレイ１０１の１行がロウデコーダ１
４で選択され、その記憶内容がセンスアンプ１０２を介
してコラムセレクトスイッチ回路１０３に供給され、１
行のうち４ビットがコラムデコーダ１５で選択され、デ
ータ線Ｄ０〜Ｄ３を介し一致検出回路４０に供給され
る。この場合、データ入出力端子２０〜２３のレベルが
不一致であると、４ビット単位でＮＧと判定される。
しの場合には、分配回路３０〜３３の出力端が高インピ
ーダンスにされた状態で、メモリブロック１０〜１３か
らそれぞれ４ビットのデータが読み出され、一致検出回
路４０〜４３を介してデータ入出力端子２０〜２３に取
り出される。メモリブロック１０については、図７にお
いて、メモリセルアレイ１０１の１行がロウデコーダ１
４で選択され、その記憶内容がセンスアンプ１０２を介
してコラムセレクトスイッチ回路１０３に供給され、１
行のうち４ビットがコラムデコーダ１５で選択され、デ
ータ線Ｄ０〜Ｄ３を介し一致検出回路４０に供給され
る。この場合、データ入出力端子２０〜２３のレベルが
不一致であると、４ビット単位でＮＧと判定される。
【０００６】このようなデータ圧縮試験によれば、１ワ
ードが４ビットであるのに、１６ビット単位で試験を行
うことができるので、試験時間を短縮することが可能で
ある。図８は、図７の一部詳細を示す。図７では簡単化
のために各データ線を単線で表しているが、実際には図
８に示すように互いに相補データが供給されるデータ線
Ｄ０〜Ｄ３及び＊Ｄ０〜＊Ｄ３が用いられている。Ｃ０
００〜Ｃ１３１はメモリセルであり、Ｔ０００〜Ｔ１３
１は転送ゲートである。ワード線ＷＬ００〜ＷＬ０３は
それぞれ、ワード線ＷＬ１０〜ＷＬ１３と接続されてい
る。
ードが４ビットであるのに、１６ビット単位で試験を行
うことができるので、試験時間を短縮することが可能で
ある。図８は、図７の一部詳細を示す。図７では簡単化
のために各データ線を単線で表しているが、実際には図
８に示すように互いに相補データが供給されるデータ線
Ｄ０〜Ｄ３及び＊Ｄ０〜＊Ｄ３が用いられている。Ｃ０
００〜Ｃ１３１はメモリセルであり、Ｔ０００〜Ｔ１３
１は転送ゲートである。ワード線ＷＬ００〜ＷＬ０３は
それぞれ、ワード線ＷＬ１０〜ＷＬ１３と接続されてい
る。
【０００７】記憶試験かつデータ書き込みの場合、ロウ
デコーダ１４によりワード線ＷＬ００及びＷＬ１０を選
択してトランスファーゲートＴ０００、Ｔ００１、Ｔ１
００及びＴ１０１をオンにし、コラムデコーダ１５によ
りコラム線ＣＬを選択してコラムセレクトスイッチ回路
１０３０及び１０３１をオンにすると、データ線Ｄｉ及
び＊Ｄｉ（ｉ＝０〜３）上のデータがセンスアンプ１０
２ｉで増幅されてビット線ＢＬｉ及び＊ＢＬｉ上に供給
され、ビット線ＢＬ０〜ＢＬ３上のデータがそれぞれメ
モリセルＣ０００、Ｃ００１、Ｃ１００、Ｃ１０１に書
き込まれる。同様に、ワード線ＷＬ０１、ＷＬ１１及び
コラム線ＣＬを選択すると、データ線Ｄ０〜Ｄ３上のデ
ータがそれぞれメモリセルＣ０１０、Ｃ０１１、Ｃ１１
０、Ｃ１１１に書き込まれ、ワード線ＷＬ０２、ＷＬ１
２及びコラム線ＣＬを選択すると、データ線＊Ｄ０〜＊
Ｄ３上のデータがそれぞれメモリセルＣ０２０、Ｃ０２
１、Ｃ１２０、Ｃ１２１に書き込まれ、ワード線ＷＬ０
３、ＷＬ１３及びコラム線ＣＬを選択すると、データ線
＊Ｄ０〜＊Ｄ３上のデータがそれぞれメモリセルＣ０３
０、Ｃ０３１、Ｃ１３０、Ｃ１３１に書き込まれる。
デコーダ１４によりワード線ＷＬ００及びＷＬ１０を選
択してトランスファーゲートＴ０００、Ｔ００１、Ｔ１
００及びＴ１０１をオンにし、コラムデコーダ１５によ
りコラム線ＣＬを選択してコラムセレクトスイッチ回路
１０３０及び１０３１をオンにすると、データ線Ｄｉ及
び＊Ｄｉ（ｉ＝０〜３）上のデータがセンスアンプ１０
２ｉで増幅されてビット線ＢＬｉ及び＊ＢＬｉ上に供給
され、ビット線ＢＬ０〜ＢＬ３上のデータがそれぞれメ
モリセルＣ０００、Ｃ００１、Ｃ１００、Ｃ１０１に書
き込まれる。同様に、ワード線ＷＬ０１、ＷＬ１１及び
コラム線ＣＬを選択すると、データ線Ｄ０〜Ｄ３上のデ
ータがそれぞれメモリセルＣ０１０、Ｃ０１１、Ｃ１１
０、Ｃ１１１に書き込まれ、ワード線ＷＬ０２、ＷＬ１
２及びコラム線ＣＬを選択すると、データ線＊Ｄ０〜＊
Ｄ３上のデータがそれぞれメモリセルＣ０２０、Ｃ０２
１、Ｃ１２０、Ｃ１２１に書き込まれ、ワード線ＷＬ０
３、ＷＬ１３及びコラム線ＣＬを選択すると、データ線
＊Ｄ０〜＊Ｄ３上のデータがそれぞれメモリセルＣ０３
０、Ｃ０３１、Ｃ１３０、Ｃ１３１に書き込まれる。
【０００８】データ線Ｄ０〜Ｄ３を‘１’（データ線＊
Ｄ０〜＊Ｄ３を‘０’）にし、コラム線ＣＬを選択しワ
ード線を順に選択する。他のコラムについても同様の処
理を繰り返す。これにより、メモリセルアレイの試験用
記憶パターンは、図９（Ａ）に示す如くなる。図中、ハ
ッチングを付した矩形は‘１’のメモリセルであり、ハ
ッチングを付していない矩形は‘０’のメモリセルであ
る。
Ｄ０〜＊Ｄ３を‘０’）にし、コラム線ＣＬを選択しワ
ード線を順に選択する。他のコラムについても同様の処
理を繰り返す。これにより、メモリセルアレイの試験用
記憶パターンは、図９（Ａ）に示す如くなる。図中、ハ
ッチングを付した矩形は‘１’のメモリセルであり、ハ
ッチングを付していない矩形は‘０’のメモリセルであ
る。
【０００９】この記憶パターンによれば、‘０’のメモ
リセルに、周囲の‘１’のメモリセルからリークした電
荷が流れ込んで、‘０’のメモリセルが‘１’に変化す
るというメモリセル間の干渉による不良を検出すること
ができる。‘０’と‘１’のパターンを逆にした場合の
試験も同様に行われる。図９（Ａ）の記憶パターンで
は、ビット線ＢＬ１、ＢＬ２、・・・が順に‘１’にさ
れ、‘０’にされないので、メモリセルとビット線との
間の干渉、例えば図８において、メモリセルＣ０００に
‘１’を書き込み、トランスファーゲートＴ０００をオ
フにし、ビット線ＢＬ０を‘０’にした状態で、メモリ
セルＣ０００の電荷がビット線ＢＬ０にリークしてメモ
リセルＣ０００が‘１’から‘０’に変化する不良を検
出することができない。この試験は、図９（Ｂ）に示す
記憶パターンを形成しながら行うことができる。例え
ば、コラム線ＣＬを選択し、次のような処理を順に行
う。
リセルに、周囲の‘１’のメモリセルからリークした電
荷が流れ込んで、‘０’のメモリセルが‘１’に変化す
るというメモリセル間の干渉による不良を検出すること
ができる。‘０’と‘１’のパターンを逆にした場合の
試験も同様に行われる。図９（Ａ）の記憶パターンで
は、ビット線ＢＬ１、ＢＬ２、・・・が順に‘１’にさ
れ、‘０’にされないので、メモリセルとビット線との
間の干渉、例えば図８において、メモリセルＣ０００に
‘１’を書き込み、トランスファーゲートＴ０００をオ
フにし、ビット線ＢＬ０を‘０’にした状態で、メモリ
セルＣ０００の電荷がビット線ＢＬ０にリークしてメモ
リセルＣ０００が‘１’から‘０’に変化する不良を検
出することができない。この試験は、図９（Ｂ）に示す
記憶パターンを形成しながら行うことができる。例え
ば、コラム線ＣＬを選択し、次のような処理を順に行
う。
【００１０】
（１）ワード線ＷＬＤ００を選択：Ｄ０＝‘１’、Ｄ１＝‘０’
（２）ワード線ＷＬＤ０１を選択：Ｄ０＝‘１’、Ｄ１＝‘０’
（３）ワード線ＷＬＤ０２を選択：Ｄ０＝‘０’、Ｄ１＝‘１’
（４）ワード線ＷＬＤ０３を選択：Ｄ０＝‘０’、Ｄ１＝‘１’
上記（３）及び（４）でＢＬ０＝‘０’となり、それぞ
れメモリセルＣ０００とビット線ＢＬ０との干渉及びメ
モリセルＣ００１とビット線ＢＬ０との干渉を試験する
ことができる。
れメモリセルＣ０００とビット線ＢＬ０との干渉及びメ
モリセルＣ００１とビット線ＢＬ０との干渉を試験する
ことができる。
【００１１】
【発明が解決しようとする課題】しかし、上記処理にお
いて、データ線Ｄ０〜Ｄ４を同一データとする従来のデ
ータ圧縮方式を使用することができず、非圧縮の通常使
用モードで試験を行わなければならないので、試験時間
が長くなる。本発明の目的は、このような問題点に鑑
み、より多くの記憶パターンについてデータ圧縮試験を
行うことが可能な、データ圧縮試験機能を備えた半導体
記憶装置及びその試験方法を提供することにある。
いて、データ線Ｄ０〜Ｄ４を同一データとする従来のデ
ータ圧縮方式を使用することができず、非圧縮の通常使
用モードで試験を行わなければならないので、試験時間
が長くなる。本発明の目的は、このような問題点に鑑
み、より多くの記憶パターンについてデータ圧縮試験を
行うことが可能な、データ圧縮試験機能を備えた半導体
記憶装置及びその試験方法を提供することにある。
【００１２】
【課題を解決するための手段及びその作用】図１は本発
明の、データ圧縮試験機能を備えた半導体記憶装置の原
理構成の一態様を示す。図１は、メモリブロック数が
４、データ端子数が４、データ圧縮率が４の場合を示し
ており、図１中の対応する符号を参照して本発明を説明
する。第１発明では、通常動作時及びデータ圧縮試験動
作時に同時に活性化され、それぞれが複数本のビット線
を備えた複数のメモリブロック（１０〜１３）と、それ
ぞれが、該複数のメモリブロックの対応するビット線か
らの各１ビットのデータが入力端に結合され、出力端が
対応するデータ端子に結合された、複数の一致検出回路
（４０〜４３）と、それぞれにおいて、入力端が対応す
る該データ端子に結合され、出力端が該複数のメモリブ
ロックの各々対応するビット線に結合され同一データを
供給する、複数の分配回路（３０〜３３）と、該データ
圧縮試験モードかつデータ書き込みの場合には該複数の
一致検出回路の複数の該データ端子への出力を無効にさ
せかつ該複数の分配回路の該複数のメモリブロックへの
出力を有効にさせ、該データ圧縮試験モードかつデータ
読み出しの場合には該複数の一致検出回路の複数の該デ
ータ端子への出力を有効にさせかつ該複数の分配回路の
該複数のメモリブロックへの出力を無効にさせる制御回
路（１６）とを有する。
明の、データ圧縮試験機能を備えた半導体記憶装置の原
理構成の一態様を示す。図１は、メモリブロック数が
４、データ端子数が４、データ圧縮率が４の場合を示し
ており、図１中の対応する符号を参照して本発明を説明
する。第１発明では、通常動作時及びデータ圧縮試験動
作時に同時に活性化され、それぞれが複数本のビット線
を備えた複数のメモリブロック（１０〜１３）と、それ
ぞれが、該複数のメモリブロックの対応するビット線か
らの各１ビットのデータが入力端に結合され、出力端が
対応するデータ端子に結合された、複数の一致検出回路
（４０〜４３）と、それぞれにおいて、入力端が対応す
る該データ端子に結合され、出力端が該複数のメモリブ
ロックの各々対応するビット線に結合され同一データを
供給する、複数の分配回路（３０〜３３）と、該データ
圧縮試験モードかつデータ書き込みの場合には該複数の
一致検出回路の複数の該データ端子への出力を無効にさ
せかつ該複数の分配回路の該複数のメモリブロックへの
出力を有効にさせ、該データ圧縮試験モードかつデータ
読み出しの場合には該複数の一致検出回路の複数の該デ
ータ端子への出力を有効にさせかつ該複数の分配回路の
該複数のメモリブロックへの出力を無効にさせる制御回
路（１６）とを有する。
【００１３】この第１発明によれば、各メモリブロック
について互いに従属する複数ビットが書き込まれるのを
避けることができ、かつ、複数のメモリブロックに対し
１ビットを分配したデータを書き込むことができるの
で、圧縮されたデータを用いてより多くの記憶パターン
を書き込むことができ、また、複数のメモリブロックに
書き込まれたデータを圧縮して読み出すことができるの
で、検出すべき不良に応じた各種試験を短時間で行うこ
とができる。
について互いに従属する複数ビットが書き込まれるのを
避けることができ、かつ、複数のメモリブロックに対し
１ビットを分配したデータを書き込むことができるの
で、圧縮されたデータを用いてより多くの記憶パターン
を書き込むことができ、また、複数のメモリブロックに
書き込まれたデータを圧縮して読み出すことができるの
で、検出すべき不良に応じた各種試験を短時間で行うこ
とができる。
【００１４】第１発明の第１態様では、同一のメモリブ
ロック内の複数のビット線は、互いに異なる前記一致検
出回路の入力端及び互いに異なる前記分配回路の出力端
に接続されている。
ロック内の複数のビット線は、互いに異なる前記一致検
出回路の入力端及び互いに異なる前記分配回路の出力端
に接続されている。
【００１５】第１発明の第２態様では、前記分配回路
は、例えば図３に示す如く、 前記データ端子に共通に接
続された複数の第１スイッチ素子（７０〜７Ｆ）と、 該
複数の第１スイッチ素子と前記複数のメモリブロックと
の間にそれぞれ接続された複数の読み出し／書き込み回
路（６０〜６Ｆ）とを有する。この第２態様によれば、
通常モードで使用される読み出し／書き込み回路が分配
回路として用いられるので、構成が簡単になる。
は、例えば図３に示す如く、 前記データ端子に共通に接
続された複数の第１スイッチ素子（７０〜７Ｆ）と、 該
複数の第１スイッチ素子と前記複数のメモリブロックと
の間にそれぞれ接続された複数の読み出し／書き込み回
路（６０〜６Ｆ）とを有する。この第２態様によれば、
通常モードで使用される読み出し／書き込み回路が分配
回路として用いられるので、構成が簡単になる。
【００１６】第１発明の第３態様では、前記分配回路
は、例えば図５に示す如く、 前記複数のメモリブロック
に対応して設けられた複数の読み出し／書き込み回路
（６０〜６Ｆ）と、 一端が前記データ端子に接続され、
他端が一の該読み出し／書き込み回路に接続された第１
スイッチ素子（７０〜７Ｆ）と、 一端が該第１スイッチ
素子の他端に接続され、他端が他の該読み出し／書き込
み回路に接続された第２スイッチ素子（９０〜９Ｆ）と
を有する。この第３態様によれば、通常通常モードで使
用される複数のデータ端子の一部をデータ圧縮試験モー
ドで用いることができる。
は、例えば図５に示す如く、 前記複数のメモリブロック
に対応して設けられた複数の読み出し／書き込み回路
（６０〜６Ｆ）と、 一端が前記データ端子に接続され、
他端が一の該読み出し／書き込み回路に接続された第１
スイッチ素子（７０〜７Ｆ）と、 一端が該第１スイッチ
素子の他端に接続され、他端が他の該読み出し／書き込
み回路に接続された第２スイッチ素子（９０〜９Ｆ）と
を有する。この第３態様によれば、通常通常モードで使
用される複数のデータ端子の一部をデータ圧縮試験モー
ドで用いることができる。
【００１７】第２発明の試験方法では、前記いずれかの
半導体記憶装置を用い、前記データ圧縮試験モードかつ
前記データ書き込みの場合に、前記複数のメモリブロッ
クの対応するビット線に同一データを書き込むととも
に、同一メモリブロック内の隣接するビット線に独立に
データを書き込む。この第２発明によれば、上記理由に
より、検出すべき不良に応じた各種試験を短時間で行う
ことができる。
半導体記憶装置を用い、前記データ圧縮試験モードかつ
前記データ書き込みの場合に、前記複数のメモリブロッ
クの対応するビット線に同一データを書き込むととも
に、同一メモリブロック内の隣接するビット線に独立に
データを書き込む。この第２発明によれば、上記理由に
より、検出すべき不良に応じた各種試験を短時間で行う
ことができる。
【００１８】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。 ［第１実施例］図２は、例えば１６Ｍワード×１ビット
のＤＲＡＭ１の概略ブロックパターンを示す。
する。 ［第１実施例］図２は、例えば１６Ｍワード×１ビット
のＤＲＡＭ１の概略ブロックパターンを示す。
【００１９】１４Ａ〜１４Ｄはロウデコーダであり、１
５Ａ〜１５Ｄはコラムデコーダであり、１０Ｃ〜１３
Ｃ、２０Ｃ〜２３Ｃ、・・・はそれぞれ６４Ｋビットの
メモリブロックである。図３は、図２の一部概略構成を
示す。図３中、ロウデコーダ１４Ｃ０〜１４Ｃ３は図２
のロウデコーダ１４Ｃの一部を構成しており、ロウデコ
ーダ１４Ｄ０〜１４Ｄ３は図２のロウデコーダ１４Ｄの
一部を構成しており、コラムデコーダ１５Ｃ０〜１５Ｃ
３は図２のコラムデコーダ１５Ｃを構成しており、コラ
ムデコーダ１５Ｄ０〜１５Ｄ３は図２のコラムデコーダ
１５Ｄを構成している。丸印はメモリブロック中のメモ
リセルを代表しており、これに対応してコラム線ＣＣ０
〜ＣＣ３、ＣＤ０〜ＣＤ３、ワード線ＷＣ０〜ＷＤ３も
単線で代表している。図３では、メモリブロックに付す
べき符号の一部を省略している。
５Ａ〜１５Ｄはコラムデコーダであり、１０Ｃ〜１３
Ｃ、２０Ｃ〜２３Ｃ、・・・はそれぞれ６４Ｋビットの
メモリブロックである。図３は、図２の一部概略構成を
示す。図３中、ロウデコーダ１４Ｃ０〜１４Ｃ３は図２
のロウデコーダ１４Ｃの一部を構成しており、ロウデコ
ーダ１４Ｄ０〜１４Ｄ３は図２のロウデコーダ１４Ｄの
一部を構成しており、コラムデコーダ１５Ｃ０〜１５Ｃ
３は図２のコラムデコーダ１５Ｃを構成しており、コラ
ムデコーダ１５Ｄ０〜１５Ｄ３は図２のコラムデコーダ
１５Ｄを構成している。丸印はメモリブロック中のメモ
リセルを代表しており、これに対応してコラム線ＣＣ０
〜ＣＣ３、ＣＤ０〜ＣＤ３、ワード線ＷＣ０〜ＷＤ３も
単線で代表している。図３では、メモリブロックに付す
べき符号の一部を省略している。
【００２０】ロウデコーダ１４Ｃ０、１４Ｃ２、１４Ｄ
０及び１４Ｄ２によりそれぞれワード線ＷＣ０、ＷＣ
２、ＷＤ０及びＷＤ２を介してメモリブロック１０Ｃ〜
１３Ｃ、３０Ｃ〜３３Ｃ、１０Ｄ〜１３Ｄ及び３０Ｄ〜
３３Ｄ中の互いに対応する行のメモリセルが同時選択さ
れる。これら選択された行の中の互いに対応する１列
が、コラムデコーダ１５Ｃ０〜１５Ｃ３及び１５Ｄ０〜
１５Ｄ３によりそれぞれコラム線ＣＣ０〜ＣＣ３及びＣ
Ｄ０〜ＣＤ３を介して同時選択される。このようにし
て、メモリブロック１０Ｃ〜１３Ｃ、３０Ｃ〜３３Ｃ、
１０Ｄ〜１３Ｄ及び３０Ｄ〜３３Ｄの各々の、互いの対
応する位置の１ビットが同時選択される。
０及び１４Ｄ２によりそれぞれワード線ＷＣ０、ＷＣ
２、ＷＤ０及びＷＤ２を介してメモリブロック１０Ｃ〜
１３Ｃ、３０Ｃ〜３３Ｃ、１０Ｄ〜１３Ｄ及び３０Ｄ〜
３３Ｄ中の互いに対応する行のメモリセルが同時選択さ
れる。これら選択された行の中の互いに対応する１列
が、コラムデコーダ１５Ｃ０〜１５Ｃ３及び１５Ｄ０〜
１５Ｄ３によりそれぞれコラム線ＣＣ０〜ＣＣ３及びＣ
Ｄ０〜ＣＤ３を介して同時選択される。このようにし
て、メモリブロック１０Ｃ〜１３Ｃ、３０Ｃ〜３３Ｃ、
１０Ｄ〜１３Ｄ及び３０Ｄ〜３３Ｄの各々の、互いの対
応する位置の１ビットが同時選択される。
【００２１】メモリブロック１０Ｃ〜１３Ｃ、３０Ｃ〜
３３Ｃ、１０Ｄ〜１３Ｄ及び３０Ｄ〜３３Ｄの組の上記
ビット選択と、メモリブロック２０Ｃ〜２３Ｃ、４０Ｃ
〜４３Ｃ、２０Ｄ〜２３Ｄ及び４０Ｄ〜４３Ｄの組のビ
ット選択とは、互いに独立しており、一方の組がビット
選択されているとき、他方の組はビット選択されない。
３３Ｃ、１０Ｄ〜１３Ｄ及び３０Ｄ〜３３Ｄの組の上記
ビット選択と、メモリブロック２０Ｃ〜２３Ｃ、４０Ｃ
〜４３Ｃ、２０Ｄ〜２３Ｄ及び４０Ｄ〜４３Ｄの組のビ
ット選択とは、互いに独立しており、一方の組がビット
選択されているとき、他方の組はビット選択されない。
【００２２】データ読み出しの場合、メモリブロック１
０Ｃ〜１３Ｃ、３０Ｃ〜３３Ｃ、１０Ｄ〜１３Ｄ及び３
０Ｄ〜３３Ｄ中の選択された各ビットのデータはそれぞ
れ、データ線ＤＣ１、ＤＣ３、ＤＣ５、ＤＣ７、データ
線ＤＣ０、ＤＣ２、ＤＣ４、ＤＣ６、ＤＤ０、ＤＤ２、
ＤＤ４、ＤＤ６、ＤＤ１、ＤＤ３、ＤＤ５及びＤＤ７上
に取り出される。メモリブロック２０Ｃ〜２３Ｃ、４０
Ｃ〜４３Ｃ、２０Ｄ〜２３Ｄ及び４０Ｄ〜４３Ｄの組が
ビット選択された場合も同様であるが、図３では簡単化
のためこの場合のデータの流れの接続関係を図示省略し
ている。
０Ｃ〜１３Ｃ、３０Ｃ〜３３Ｃ、１０Ｄ〜１３Ｄ及び３
０Ｄ〜３３Ｄ中の選択された各ビットのデータはそれぞ
れ、データ線ＤＣ１、ＤＣ３、ＤＣ５、ＤＣ７、データ
線ＤＣ０、ＤＣ２、ＤＣ４、ＤＣ６、ＤＤ０、ＤＤ２、
ＤＤ４、ＤＤ６、ＤＤ１、ＤＤ３、ＤＤ５及びＤＤ７上
に取り出される。メモリブロック２０Ｃ〜２３Ｃ、４０
Ｃ〜４３Ｃ、２０Ｄ〜２３Ｄ及び４０Ｄ〜４３Ｄの組が
ビット選択された場合も同様であるが、図３では簡単化
のためこの場合のデータの流れの接続関係を図示省略し
ている。
【００２３】データ線ＤＣ０〜ＤＣ７はそれぞれ読み出
し／書き込み回路６０〜６７の一端に接続され、読み出
し／書き込み回路６０〜６７の他端はそれぞれスイッチ
素子７０〜７７を介して入出力バッファゲート８０の一
端に接続されている。データ線ＤＤ０〜ＤＤ７はそれぞ
れ読み出し／書き込み回路６８、６９、６Ａ〜６Ｆの一
端に接続され、読み出し／書き込み回路６８〜６Ｆの他
端はそれぞれスイッチ素子７８〜７Ｆを介して入出力バ
ッファゲート８０の一端に接続されている。データ線Ｄ
Ｃ０〜ＤＣ７及びＤＤ０〜ＤＤ７は一致検出回路５０の
入力端にも接続され、一致検出回路５０の出力端はスイ
ッチ素子７Ｇを介して入出力バッファゲート８０の一端
に接続されている。入出力バッファゲート８０の他端
は、データ入出力端子２０に接続されている。
し／書き込み回路６０〜６７の一端に接続され、読み出
し／書き込み回路６０〜６７の他端はそれぞれスイッチ
素子７０〜７７を介して入出力バッファゲート８０の一
端に接続されている。データ線ＤＤ０〜ＤＤ７はそれぞ
れ読み出し／書き込み回路６８、６９、６Ａ〜６Ｆの一
端に接続され、読み出し／書き込み回路６８〜６Ｆの他
端はそれぞれスイッチ素子７８〜７Ｆを介して入出力バ
ッファゲート８０の一端に接続されている。データ線Ｄ
Ｃ０〜ＤＣ７及びＤＤ０〜ＤＤ７は一致検出回路５０の
入力端にも接続され、一致検出回路５０の出力端はスイ
ッチ素子７Ｇを介して入出力バッファゲート８０の一端
に接続されている。入出力バッファゲート８０の他端
は、データ入出力端子２０に接続されている。
【００２４】通常、入出力バッファゲート８０にはデー
タ入力端子とデータ出力端子が接続されるが、図３では
簡単化のため１つのデータ入出力端子２０としている。
スイッチ素子７０〜７Ｇは、例えば、転送ゲート又は読
み出し／書き込み回路６０〜６Ｆ及び一致検出回路の出
力段のスリーステート型出力バッファゲートである。次
に、上記構成のＤＲＡＭの動作を図３に基づいて説明す
る。
タ入力端子とデータ出力端子が接続されるが、図３では
簡単化のため１つのデータ入出力端子２０としている。
スイッチ素子７０〜７Ｇは、例えば、転送ゲート又は読
み出し／書き込み回路６０〜６Ｆ及び一致検出回路の出
力段のスリーステート型出力バッファゲートである。次
に、上記構成のＤＲＡＭの動作を図３に基づいて説明す
る。
【００２５】データ圧縮試験モードかつデータ書き込み
の場合、スイッチ素子７０〜７Ｆがオンにされ、スイッ
チ素子７Ｇがオフにされ、かつ、双方向性の読み出し／
書き込み回路６０〜６Ｆ及び入出力バッファゲート８０
がデータ書き込み方向にされる。データ入出力端子２０
に供給した１ビットのデータは、入出力バッファゲート
８０を通って１６ビットの同一データになり、スイッチ
素子７０〜７Ｆ、読み出し／書き込み回路６０〜６Ｆ、
データ線ＤＣ０〜ＤＣ７及びＤＤ０〜ＤＤ７を通って、
メモリブロック１０Ｃ〜１３Ｃ、３０Ｃ〜３３Ｃ、１０
Ｄ〜１３Ｄ及び３０Ｄ〜３３Ｄ中の上記選択されたビッ
トに書き込まれる。
の場合、スイッチ素子７０〜７Ｆがオンにされ、スイッ
チ素子７Ｇがオフにされ、かつ、双方向性の読み出し／
書き込み回路６０〜６Ｆ及び入出力バッファゲート８０
がデータ書き込み方向にされる。データ入出力端子２０
に供給した１ビットのデータは、入出力バッファゲート
８０を通って１６ビットの同一データになり、スイッチ
素子７０〜７Ｆ、読み出し／書き込み回路６０〜６Ｆ、
データ線ＤＣ０〜ＤＣ７及びＤＤ０〜ＤＤ７を通って、
メモリブロック１０Ｃ〜１３Ｃ、３０Ｃ〜３３Ｃ、１０
Ｄ〜１３Ｄ及び３０Ｄ〜３３Ｄ中の上記選択されたビッ
トに書き込まれる。
【００２６】１つのメモリブロックに対し同時に多くと
も１ビットしか書き込まれないので、書き込みを繰り返
し行うことにより、メモリブロック１０Ｃ〜１３Ｃ、３
０Ｃ〜３３Ｃ、１０Ｄ〜１３Ｄ及び３０Ｄ〜３３Ｄの各
々に対し、図９（Ａ）はもとより、図９（Ｂ）等のパタ
ーンを書き込むことが可能となる。したがって、試験所
要時間が従来よりも短縮される。
も１ビットしか書き込まれないので、書き込みを繰り返
し行うことにより、メモリブロック１０Ｃ〜１３Ｃ、３
０Ｃ〜３３Ｃ、１０Ｄ〜１３Ｄ及び３０Ｄ〜３３Ｄの各
々に対し、図９（Ａ）はもとより、図９（Ｂ）等のパタ
ーンを書き込むことが可能となる。したがって、試験所
要時間が従来よりも短縮される。
【００２７】データ圧縮試験モードかつデータ読み出し
の場合、スイッチ素子７０〜７Ｆがオフにされ、スイッ
チ素子７Ｇがオンにされ、かつ、双方向性の入出力バッ
ファゲート８０がデータ読み出し方向にされる。メモリ
ブロック１０Ｃ〜１３Ｃ、３０Ｃ〜３３Ｃ、１０Ｄ〜１
３Ｄ及び３０Ｄ〜３３Ｄ中の上記選択されたビットは、
データ線ＤＣ０〜ＤＣ７及びＤＤ０〜ＤＤ７を通って一
致検出回路５０に供給される。一致検出回路５０の出力
は、データ線ＤＣ０〜ＤＣ７及びＤＤ０〜ＤＤ７上のビ
ットデータが互いに同一の場合、高レベルとなり、不一
致ビットが１つ以上あれば低レベルとなる。一致検出回
路５０の出力は、スイッチ素子７Ｇ及び入出力バッファ
ゲート８０を介してデータ入出力端子２０に取り出され
る。データ入出力端子２０が低レベルの場合、すなわち
書き込み時点とデータが異なっている場合、読み出され
た１６ビットを単位としてメモリセル不良と判定され
る。
の場合、スイッチ素子７０〜７Ｆがオフにされ、スイッ
チ素子７Ｇがオンにされ、かつ、双方向性の入出力バッ
ファゲート８０がデータ読み出し方向にされる。メモリ
ブロック１０Ｃ〜１３Ｃ、３０Ｃ〜３３Ｃ、１０Ｄ〜１
３Ｄ及び３０Ｄ〜３３Ｄ中の上記選択されたビットは、
データ線ＤＣ０〜ＤＣ７及びＤＤ０〜ＤＤ７を通って一
致検出回路５０に供給される。一致検出回路５０の出力
は、データ線ＤＣ０〜ＤＣ７及びＤＤ０〜ＤＤ７上のビ
ットデータが互いに同一の場合、高レベルとなり、不一
致ビットが１つ以上あれば低レベルとなる。一致検出回
路５０の出力は、スイッチ素子７Ｇ及び入出力バッファ
ゲート８０を介してデータ入出力端子２０に取り出され
る。データ入出力端子２０が低レベルの場合、すなわち
書き込み時点とデータが異なっている場合、読み出され
た１６ビットを単位としてメモリセル不良と判定され
る。
【００２８】通常使用モードかつデータ書き込みの場
合、スイッチ素子７０〜７Ｆのうちの１つ７ｉが、コラ
ムデコーダ１５Ｃ又はコラムデコーダ１５Ｄにより（不
図示の配線を介した信号で）選択され、入出力バッファ
ゲート８０及び読み出し／書き込み回路６ｉが書き込み
方向にされる。データ入出力端子２０に供給した１ビッ
トのデータは、入出力バッファゲート８０、スイッチ素
子７ｉ及び読み出し／書き込み回路６ｉを通って、メモ
リブロック１０Ｃ〜１３Ｃ、３０Ｃ〜３３Ｃ、１０Ｄ〜
１３Ｄ及び３０Ｄ〜３３Ｄ中の選択された１ビットに書
き込まれる。
合、スイッチ素子７０〜７Ｆのうちの１つ７ｉが、コラ
ムデコーダ１５Ｃ又はコラムデコーダ１５Ｄにより（不
図示の配線を介した信号で）選択され、入出力バッファ
ゲート８０及び読み出し／書き込み回路６ｉが書き込み
方向にされる。データ入出力端子２０に供給した１ビッ
トのデータは、入出力バッファゲート８０、スイッチ素
子７ｉ及び読み出し／書き込み回路６ｉを通って、メモ
リブロック１０Ｃ〜１３Ｃ、３０Ｃ〜３３Ｃ、１０Ｄ〜
１３Ｄ及び３０Ｄ〜３３Ｄ中の選択された１ビットに書
き込まれる。
【００２９】通常使用モードかつデータ読み出しの場
合、スイッチ素子７０〜７Ｆのうちの１つ７ｉが、コラ
ムデコーダ１５Ｃ又は１５Ｄにより選択され、入出力バ
ッファゲート８０及び読み出し／書き込み回路６ｉが読
み出し方向にされる。メモリブロック１０Ｃ〜１３Ｃ、
３０Ｃ〜３３Ｃ、１０Ｄ〜１３Ｄ及び３０Ｄ〜３３Ｄ中
の選択された１ビットは、読み出し／書き込み回路６
ｉ、スイッチ素子７ｉ及び入出力バッファゲート８０を
通ってデータ入出力端子２０に取り出される。
合、スイッチ素子７０〜７Ｆのうちの１つ７ｉが、コラ
ムデコーダ１５Ｃ又は１５Ｄにより選択され、入出力バ
ッファゲート８０及び読み出し／書き込み回路６ｉが読
み出し方向にされる。メモリブロック１０Ｃ〜１３Ｃ、
３０Ｃ〜３３Ｃ、１０Ｄ〜１３Ｄ及び３０Ｄ〜３３Ｄ中
の選択された１ビットは、読み出し／書き込み回路６
ｉ、スイッチ素子７ｉ及び入出力バッファゲート８０を
通ってデータ入出力端子２０に取り出される。
【００３０】［第２実施例］
図４は、例えば１Ｍワード×１６ビットのＤＲＡＭ１Ａ
の概略ブロックパターンを示す。１４Ｅ〜１４Ｈはロウ
デコーダであり、１５Ｅ〜１５Ｈはコラムデコーダであ
り、１０Ｇ、１１Ｇ、２０Ｇ、２１Ｇ、・・・はそれぞ
れ１２８Ｋビットのメモリブロックである。
の概略ブロックパターンを示す。１４Ｅ〜１４Ｈはロウ
デコーダであり、１５Ｅ〜１５Ｈはコラムデコーダであ
り、１０Ｇ、１１Ｇ、２０Ｇ、２１Ｇ、・・・はそれぞ
れ１２８Ｋビットのメモリブロックである。
【００３１】図５は、図４の一部概略構成を示す。図５
中、ロウデコーダ１４Ｇ０〜１４Ｇ３は図４のロウデコ
ーダ１４Ｇの一部を構成しており、ロウデコーダ１４Ｈ
０〜１４Ｈ３は図４のロウデコーダ１４Ｈの一部を構成
しており、コラムデコーダ１５Ｇ０及び１５Ｇ１は図４
のコラムデコーダ１５Ｇを構成しており、コラムデコー
ダ１５Ｈ０及び１５Ｈ１は図４のコラムデコーダ１５Ｈ
を構成している。丸印はメモリブロック中のメモリセル
を代表しており、これに対応してワード線ＷＧ０、ＷＧ
２、ＷＨ０、ＷＨ２、コラム線ＣＧ０、ＣＧ１、ＣＨ０
及びＣＨ１も単線で代表している。図５では、混み入っ
ているので、メモリブロック及びスイッチ素子に付すべ
き符号の一部を省略している。
中、ロウデコーダ１４Ｇ０〜１４Ｇ３は図４のロウデコ
ーダ１４Ｇの一部を構成しており、ロウデコーダ１４Ｈ
０〜１４Ｈ３は図４のロウデコーダ１４Ｈの一部を構成
しており、コラムデコーダ１５Ｇ０及び１５Ｇ１は図４
のコラムデコーダ１５Ｇを構成しており、コラムデコー
ダ１５Ｈ０及び１５Ｈ１は図４のコラムデコーダ１５Ｈ
を構成している。丸印はメモリブロック中のメモリセル
を代表しており、これに対応してワード線ＷＧ０、ＷＧ
２、ＷＨ０、ＷＨ２、コラム線ＣＧ０、ＣＧ１、ＣＨ０
及びＣＨ１も単線で代表している。図５では、混み入っ
ているので、メモリブロック及びスイッチ素子に付すべ
き符号の一部を省略している。
【００３２】ロウデコーダ１４Ｇ０、１４Ｇ２、１４Ｈ
０及び１４Ｈ２によりそれぞれワード線ＷＧ０、ＷＧ
２、ＷＨ０及びＷＨ２を介してメモリブロック１０Ｇ、
１１Ｇ、３０Ｇ、３１Ｇ、１０Ｈ、１１Ｈ、３０Ｈ及び
３１Ｈ中の互いに対応する行のメモリセルが同時選択さ
れる。これら選択された行の中の互いに対応する２列
が、コラムデコーダ１５Ｇ０、１５Ｇ１、１５Ｈ０及び
１５Ｈ１によりそれぞれコラム線ＧＧ０、ＣＧ１、ＣＨ
０及びＣＨ１を介して同時選択される。このようにし
て、メモリブロック１０Ｇ、１１Ｇ、３０Ｇ、３１Ｇ、
１０Ｈ、１１Ｈ、３０Ｈ及び３１Ｈの各々の、互いに対
応する位置の２ビットが同時選択される。
０及び１４Ｈ２によりそれぞれワード線ＷＧ０、ＷＧ
２、ＷＨ０及びＷＨ２を介してメモリブロック１０Ｇ、
１１Ｇ、３０Ｇ、３１Ｇ、１０Ｈ、１１Ｈ、３０Ｈ及び
３１Ｈ中の互いに対応する行のメモリセルが同時選択さ
れる。これら選択された行の中の互いに対応する２列
が、コラムデコーダ１５Ｇ０、１５Ｇ１、１５Ｈ０及び
１５Ｈ１によりそれぞれコラム線ＧＧ０、ＣＧ１、ＣＨ
０及びＣＨ１を介して同時選択される。このようにし
て、メモリブロック１０Ｇ、１１Ｇ、３０Ｇ、３１Ｇ、
１０Ｈ、１１Ｈ、３０Ｈ及び３１Ｈの各々の、互いに対
応する位置の２ビットが同時選択される。
【００３３】メモリブロック１０Ｇ、１１Ｇ、３０Ｇ、
３１Ｇ、１０Ｈ、１１Ｈ、３０Ｈ及び３１Ｈの組の上記
ビット選択と、メモリブロック２０Ｇ、２１Ｇ、４０
Ｇ、４１Ｇ、２０Ｈ、２１Ｈ、４０Ｈ及び４１Ｈの組の
ビット選択とは、互いに独立しており、一方の組がビッ
ト選択されているとき、他方の組はビット選択されな
い。
３１Ｇ、１０Ｈ、１１Ｈ、３０Ｈ及び３１Ｈの組の上記
ビット選択と、メモリブロック２０Ｇ、２１Ｇ、４０
Ｇ、４１Ｇ、２０Ｈ、２１Ｈ、４０Ｈ及び４１Ｈの組の
ビット選択とは、互いに独立しており、一方の組がビッ
ト選択されているとき、他方の組はビット選択されな
い。
【００３４】データ読み出しの場合、メモリブロック１
０Ｇ、１１Ｇ、３０Ｇ、３１Ｇ、１０Ｈ、１１Ｈ、３０
Ｈ及び３１Ｈ中の選択された各２ビットのデータはそれ
ぞれ、データ線ＤＧ１、ＤＧ３、ＤＧ５、ＤＧ７、ＤＧ
０、ＤＧ２、ＤＧ４、ＤＧ６、ＤＨ０、ＤＨ２、ＤＨ
４、ＤＨ６、ＤＨ１、ＤＨ３、ＤＨ５及びＤＨ７上に取
り出される。メモリブロック２０Ｇ、２１Ｇ、４０Ｇ、
４１Ｇ、２０Ｈ、２１Ｈ、４０Ｈ及び４１Ｈの組がビッ
ト選択された場合も同様であるが、図５では簡単化のた
めこの場合のデータの流れの接続関係を図示省略してい
る。
０Ｇ、１１Ｇ、３０Ｇ、３１Ｇ、１０Ｈ、１１Ｈ、３０
Ｈ及び３１Ｈ中の選択された各２ビットのデータはそれ
ぞれ、データ線ＤＧ１、ＤＧ３、ＤＧ５、ＤＧ７、ＤＧ
０、ＤＧ２、ＤＧ４、ＤＧ６、ＤＨ０、ＤＨ２、ＤＨ
４、ＤＨ６、ＤＨ１、ＤＨ３、ＤＨ５及びＤＨ７上に取
り出される。メモリブロック２０Ｇ、２１Ｇ、４０Ｇ、
４１Ｇ、２０Ｈ、２１Ｈ、４０Ｈ及び４１Ｈの組がビッ
ト選択された場合も同様であるが、図５では簡単化のた
めこの場合のデータの流れの接続関係を図示省略してい
る。
【００３５】データ線ＤＧ０〜ＤＧ７はそれぞれ読み出
し／書き込み回路６０〜６７の一端に接続され、読み出
し／書き込み回路６０〜６７の他端は、一方ではそれぞ
れスイッチ素子７０〜７７及び入出力バッファゲート８
０〜８７を介してデータ入出力端子２０〜２７に接続さ
れ、他方ではそれぞれスイッチ素子９０〜９７を介して
データ線Ｄ０、Ｄ０、Ｄ１、Ｄ１、Ｄ０、Ｄ０、Ｄ１及
びＤ１に接続されている。データ線ＤＨ０〜ＤＨ７はそ
れぞれ読み出し／書き込み回路６８、６９、６Ａ〜６Ｆ
の一端に接続され、読み出し／書き込み回路６８〜６Ｆ
の他端は、一方ではそれぞれスイッチ素子７８〜７Ｆ及
び入出力バッファゲート８８〜８Ｆを介してデータ入出
力端子２８〜２Ｆに接続され、他方ではそれぞれスイッ
チ素子９８〜９Ｆを介してデータ線Ｄ３、Ｄ３、Ｄ２、
Ｄ２、Ｄ３、Ｄ３、Ｄ２及びＤ２に接続されている。デ
ータ線ＤＧ０、ＤＧ１、ＤＧ４及びＤＧ５は一致検出回
路５１の入力端に接続され、データ線ＤＧ２、ＤＧ３、
ＤＧ６及びＤＧ７は一致検出回路５２の入力端に接続さ
れ、データ線ＤＨ０、ＤＨ１、ＤＨ４及びＤＨ５は一致
検出回路５３の入力端に接続され、データ線ＤＨ２、Ｄ
Ｈ３、ＤＨ６及びＤＨ７は一致検出回路５４の入力端に
接続されている。一致検出回路５１〜５４の出力端はそ
れぞれ、スイッチ素子７Ｐ〜７Ｓを介してデータ線Ｄ
０、Ｄ１、Ｄ３及びＤ２に接続されている。
し／書き込み回路６０〜６７の一端に接続され、読み出
し／書き込み回路６０〜６７の他端は、一方ではそれぞ
れスイッチ素子７０〜７７及び入出力バッファゲート８
０〜８７を介してデータ入出力端子２０〜２７に接続さ
れ、他方ではそれぞれスイッチ素子９０〜９７を介して
データ線Ｄ０、Ｄ０、Ｄ１、Ｄ１、Ｄ０、Ｄ０、Ｄ１及
びＤ１に接続されている。データ線ＤＨ０〜ＤＨ７はそ
れぞれ読み出し／書き込み回路６８、６９、６Ａ〜６Ｆ
の一端に接続され、読み出し／書き込み回路６８〜６Ｆ
の他端は、一方ではそれぞれスイッチ素子７８〜７Ｆ及
び入出力バッファゲート８８〜８Ｆを介してデータ入出
力端子２８〜２Ｆに接続され、他方ではそれぞれスイッ
チ素子９８〜９Ｆを介してデータ線Ｄ３、Ｄ３、Ｄ２、
Ｄ２、Ｄ３、Ｄ３、Ｄ２及びＤ２に接続されている。デ
ータ線ＤＧ０、ＤＧ１、ＤＧ４及びＤＧ５は一致検出回
路５１の入力端に接続され、データ線ＤＧ２、ＤＧ３、
ＤＧ６及びＤＧ７は一致検出回路５２の入力端に接続さ
れ、データ線ＤＨ０、ＤＨ１、ＤＨ４及びＤＨ５は一致
検出回路５３の入力端に接続され、データ線ＤＨ２、Ｄ
Ｈ３、ＤＨ６及びＤＨ７は一致検出回路５４の入力端に
接続されている。一致検出回路５１〜５４の出力端はそ
れぞれ、スイッチ素子７Ｐ〜７Ｓを介してデータ線Ｄ
０、Ｄ１、Ｄ３及びＤ２に接続されている。
【００３６】次に、上記構成のＤＲＡＭの動作を図５に
基づいて説明する。データ圧縮試験モードかつデータ書
き込みの場合、スイッチ素子７０、７２、７Ｄ、７Ｆ及
び９０〜９Ｆがオンにされ、残りのスイッチ素子７１、
７３〜７Ｃ、７Ｅ及びスイッチ素子７Ｐ〜７Ｓがオフに
され、かつ、双方向性の読み出し／書き込み回路６０〜
６Ｆ及び入出力バッファゲート８０〜８Ｆがデータ書き
込み方向にされ、データ入出力端子２０、２２、２Ｄ及
び２Ｆに４ビットのデータが供給される。
基づいて説明する。データ圧縮試験モードかつデータ書
き込みの場合、スイッチ素子７０、７２、７Ｄ、７Ｆ及
び９０〜９Ｆがオンにされ、残りのスイッチ素子７１、
７３〜７Ｃ、７Ｅ及びスイッチ素子７Ｐ〜７Ｓがオフに
され、かつ、双方向性の読み出し／書き込み回路６０〜
６Ｆ及び入出力バッファゲート８０〜８Ｆがデータ書き
込み方向にされ、データ入出力端子２０、２２、２Ｄ及
び２Ｆに４ビットのデータが供給される。
【００３７】データ入出力端子２０に供給したデータ
は、読み出し／書き込み回路６０、６１、６４及び６５
を通ってそれぞれメモリブロック３０Ｇ、１０Ｇ、３１
Ｇ及び１１Ｇ中の上記選択された各２ビットの一方のビ
ットに書き込まれる。データ入出力端子２２に供給した
データは、読み出し／書き込み回路６２、６３、６６及
び６７を通ってそれぞれメモリブロック３０Ｇ、１０
Ｇ、３１Ｇ及び１１Ｇ中の上記選択された各２ビットの
他方のビットに書き込まれる。データ入出力端子２Ｄに
供給したデータは、読み出し／書き込み回路６８、６
９、６Ｃ及び６Ｄを通ってそれぞれメモリブロック１０
Ｈ、３０Ｈ、１１Ｈ及び３１Ｈ中の上記選択された各２
ビットの一方のビットに書き込まれる。データ入出力端
子２Ｆに供給したデータは、読み出し／書き込み回路６
Ａ、６Ｂ、６Ｅ及び６Ｆを通ってそれぞれメモリブロッ
ク１０Ｈ、３０Ｈ、１１Ｈ及び３１Ｈ中の上記選択され
た各２ビットの他方のビットに書き込まれる。
は、読み出し／書き込み回路６０、６１、６４及び６５
を通ってそれぞれメモリブロック３０Ｇ、１０Ｇ、３１
Ｇ及び１１Ｇ中の上記選択された各２ビットの一方のビ
ットに書き込まれる。データ入出力端子２２に供給した
データは、読み出し／書き込み回路６２、６３、６６及
び６７を通ってそれぞれメモリブロック３０Ｇ、１０
Ｇ、３１Ｇ及び１１Ｇ中の上記選択された各２ビットの
他方のビットに書き込まれる。データ入出力端子２Ｄに
供給したデータは、読み出し／書き込み回路６８、６
９、６Ｃ及び６Ｄを通ってそれぞれメモリブロック１０
Ｈ、３０Ｈ、１１Ｈ及び３１Ｈ中の上記選択された各２
ビットの一方のビットに書き込まれる。データ入出力端
子２Ｆに供給したデータは、読み出し／書き込み回路６
Ａ、６Ｂ、６Ｅ及び６Ｆを通ってそれぞれメモリブロッ
ク１０Ｈ、３０Ｈ、１１Ｈ及び３１Ｈ中の上記選択され
た各２ビットの他方のビットに書き込まれる。
【００３８】１つのメモリブロックに対し２ビット書き
込まれ又は全く書き込まれず、２ビット書き込まれる場
合は互いに独立なデータが書き込まれるので、書き込み
を繰り返し行うことにより、メモリブロック１０Ｇ、１
１Ｇ、３０Ｇ及び３１Ｇの組の各々に共通に、並びに、
メモリブロック１０Ｈ、１１Ｈ、３０Ｈ及び３１Ｈの組
の各々に共通に、図９（Ａ）はもとより、図９（Ｂ）等
のパターンを書き込むことが可能となる。したがって、
試験所要時間が従来よりも短縮される。また、試験にお
いて４つのデータ入力端子のみ用いればよいので、１つ
の試験装置で同時に試験できるＤＲＡＭの個数が増加
し、効率よく試験を行うことができる。なお、上記各組
には互いに異なるパターンの書き込みが可能である。
込まれ又は全く書き込まれず、２ビット書き込まれる場
合は互いに独立なデータが書き込まれるので、書き込み
を繰り返し行うことにより、メモリブロック１０Ｇ、１
１Ｇ、３０Ｇ及び３１Ｇの組の各々に共通に、並びに、
メモリブロック１０Ｈ、１１Ｈ、３０Ｈ及び３１Ｈの組
の各々に共通に、図９（Ａ）はもとより、図９（Ｂ）等
のパターンを書き込むことが可能となる。したがって、
試験所要時間が従来よりも短縮される。また、試験にお
いて４つのデータ入力端子のみ用いればよいので、１つ
の試験装置で同時に試験できるＤＲＡＭの個数が増加
し、効率よく試験を行うことができる。なお、上記各組
には互いに異なるパターンの書き込みが可能である。
【００３９】データ圧縮試験モードかつデータ読み出し
の場合、スイッチ素子７０、７２、７Ｄ、７Ｆ、７Ｐ〜
７Ｓ、９０、９２、９Ｄ及び９Ｆがオンにされ、残りの
スイッチ素子７１、７３〜７Ｃ、７Ｅ、９１、９３〜９
Ｃ及び９Ｅがオフにされ、かつ、読み出し／書き込み回
路６０〜６Ｆ及び入出力バッファゲート８０〜８Ｆがデ
ータ読み出し方向にされる。メモリブロック１０Ｇ、１
１Ｇ、３０Ｇ及び３１Ｇ中の上記選択された各２ビット
の一方のビットから読み出されたデータは、一致検出回
路５１、スイッチ素子７Ｐ、９０、７０及び入出力バッ
ファゲート８０を通ってデータ入出力端子２０に取り出
され、メモリブロック１０Ｇ、１１Ｇ、３０Ｇ及び３１
Ｇ中の上記選択された各２ビットの他方のビットから読
み出されたデータは、一致検出回路５２、スイッチ素子
７Ｑ、７２及び入出力バッファゲート８２を通ってデー
タ入出力端子２２に取り出される。メモリブロック１０
Ｈ、１１Ｈ、３０Ｈ及び３１Ｈ中の上記選択された各２
ビットの一方のビットから読み出されたデータは、一致
検出回路５３、スイッチ素子７Ｒ、７Ｄ及び入出力バッ
ファゲート８Ｄを通ってデータ入出力端子２Ｄに取り出
され、メモリブロック１０Ｈ、１１Ｈ、３０Ｈ及び３１
Ｈ中の上記選択された各２ビットの他方のビットから読
み出されたデータは、一致検出回路５４、スイッチ素子
７Ｓ、９Ｆ、７Ｆ及び入出力バッファゲート８Ｆを通っ
てデータ入出力端子２Ｆに取り出される。
の場合、スイッチ素子７０、７２、７Ｄ、７Ｆ、７Ｐ〜
７Ｓ、９０、９２、９Ｄ及び９Ｆがオンにされ、残りの
スイッチ素子７１、７３〜７Ｃ、７Ｅ、９１、９３〜９
Ｃ及び９Ｅがオフにされ、かつ、読み出し／書き込み回
路６０〜６Ｆ及び入出力バッファゲート８０〜８Ｆがデ
ータ読み出し方向にされる。メモリブロック１０Ｇ、１
１Ｇ、３０Ｇ及び３１Ｇ中の上記選択された各２ビット
の一方のビットから読み出されたデータは、一致検出回
路５１、スイッチ素子７Ｐ、９０、７０及び入出力バッ
ファゲート８０を通ってデータ入出力端子２０に取り出
され、メモリブロック１０Ｇ、１１Ｇ、３０Ｇ及び３１
Ｇ中の上記選択された各２ビットの他方のビットから読
み出されたデータは、一致検出回路５２、スイッチ素子
７Ｑ、７２及び入出力バッファゲート８２を通ってデー
タ入出力端子２２に取り出される。メモリブロック１０
Ｈ、１１Ｈ、３０Ｈ及び３１Ｈ中の上記選択された各２
ビットの一方のビットから読み出されたデータは、一致
検出回路５３、スイッチ素子７Ｒ、７Ｄ及び入出力バッ
ファゲート８Ｄを通ってデータ入出力端子２Ｄに取り出
され、メモリブロック１０Ｈ、１１Ｈ、３０Ｈ及び３１
Ｈ中の上記選択された各２ビットの他方のビットから読
み出されたデータは、一致検出回路５４、スイッチ素子
７Ｓ、９Ｆ、７Ｆ及び入出力バッファゲート８Ｆを通っ
てデータ入出力端子２Ｆに取り出される。
【００４０】通常使用モードかつデータ書き込みの場
合、スイッチ素子７０〜７Ｆがオンにされ、スイッチ素
子７Ｐ〜７Ｓ及び９０〜９Ｆがオフにされ、かつ、読み
出し／書き込み回路６０〜６Ｆ及び入出力バッファゲー
ト８０〜８Ｆがデータ書き込み方向にされる。データ入
出力端子２０〜２Ｆに供給した１６ビットのデータは、
それぞれ入出力バッファゲート８０〜８Ｆ、スイッチ素
子７０〜７Ｆ及び読み出し／書き込み回路６０〜６Ｆを
通って、メモリブロック１０Ｇ、１１Ｇ、３０Ｇ、３１
Ｇ、１０Ｈ、１１Ｈ、３０Ｈ及び３１Ｈ中の選択された
各２ビットに書き込まれる。
合、スイッチ素子７０〜７Ｆがオンにされ、スイッチ素
子７Ｐ〜７Ｓ及び９０〜９Ｆがオフにされ、かつ、読み
出し／書き込み回路６０〜６Ｆ及び入出力バッファゲー
ト８０〜８Ｆがデータ書き込み方向にされる。データ入
出力端子２０〜２Ｆに供給した１６ビットのデータは、
それぞれ入出力バッファゲート８０〜８Ｆ、スイッチ素
子７０〜７Ｆ及び読み出し／書き込み回路６０〜６Ｆを
通って、メモリブロック１０Ｇ、１１Ｇ、３０Ｇ、３１
Ｇ、１０Ｈ、１１Ｈ、３０Ｈ及び３１Ｈ中の選択された
各２ビットに書き込まれる。
【００４１】通常使用モードかつデータ読み出しの場
合、スイッチ素子７０〜７Ｆがオンにされ、スイッチ素
子７Ｐ〜７Ｓ及び９０〜９Ｆがオフにされ、かつ、読み
出し／書き込み回路６０〜６Ｆ及び入出力バッファゲー
ト８０〜８Ｆがデータ読み出し方向にされる。メモリブ
ロック１０Ｇ、１１Ｇ、３０Ｇ、３１Ｇ、１０Ｈ、１１
Ｈ、３０Ｈ及び３１Ｈ中の選択された各２ビットは、読
み出し／書き込み回路６０〜６Ｆ、スイッチ素子７０〜
７Ｆ及び入出力バッファゲート８０〜８Ｆを通ってデー
タ入出力端子２０〜２Ｆに取り出される。
合、スイッチ素子７０〜７Ｆがオンにされ、スイッチ素
子７Ｐ〜７Ｓ及び９０〜９Ｆがオフにされ、かつ、読み
出し／書き込み回路６０〜６Ｆ及び入出力バッファゲー
ト８０〜８Ｆがデータ読み出し方向にされる。メモリブ
ロック１０Ｇ、１１Ｇ、３０Ｇ、３１Ｇ、１０Ｈ、１１
Ｈ、３０Ｈ及び３１Ｈ中の選択された各２ビットは、読
み出し／書き込み回路６０〜６Ｆ、スイッチ素子７０〜
７Ｆ及び入出力バッファゲート８０〜８Ｆを通ってデー
タ入出力端子２０〜２Ｆに取り出される。
【００４２】
【発明の効果】以上説明した如く、第１発明に係るデー
タ圧縮試験機能を備えた半導体記憶装置によれば、各メ
モリブロックについて互いに従属する複数ビットが書き
込まれるのを避けることができ、かつ、複数のメモリブ
ロックに対し１ビットを分配したデータを書き込むこと
ができるので、圧縮されたデータを用いてより多くの記
憶パターンを書き込むことができ、また、複数のメモリ
ブロックに書き込まれたデータを圧縮して読み出すこと
ができるので、検出すべき不良に応じた各種試験を短時
間で行うことができるという優れた効果を奏する。
タ圧縮試験機能を備えた半導体記憶装置によれば、各メ
モリブロックについて互いに従属する複数ビットが書き
込まれるのを避けることができ、かつ、複数のメモリブ
ロックに対し１ビットを分配したデータを書き込むこと
ができるので、圧縮されたデータを用いてより多くの記
憶パターンを書き込むことができ、また、複数のメモリ
ブロックに書き込まれたデータを圧縮して読み出すこと
ができるので、検出すべき不良に応じた各種試験を短時
間で行うことができるという優れた効果を奏する。
【００４３】第１発明の第１態様によれば、圧縮データ
を入出力するデータ端子が複数であるので、より少ない
ビット数を単位としてメモリセルの良否を判定すること
ができるという効果を奏する。第１発明の第２態様によ
れば、通常モードで使用される読み出し／書き込み回路
が分配回路として用いられるので、構成が簡単になると
いう効果を奏する。
を入出力するデータ端子が複数であるので、より少ない
ビット数を単位としてメモリセルの良否を判定すること
ができるという効果を奏する。第１発明の第２態様によ
れば、通常モードで使用される読み出し／書き込み回路
が分配回路として用いられるので、構成が簡単になると
いう効果を奏する。
【００４４】第１発明の第３態様によれば、通常通常モ
ードで使用される複数のデータ端子の一部をデータ圧縮
試験モードで用いることができるという効果を奏する。
第２発明の試験方法によれば、検出すべき不良に応じた
各種試験を短時間で行うことができるという効果を奏す
る。
ードで使用される複数のデータ端子の一部をデータ圧縮
試験モードで用いることができるという効果を奏する。
第２発明の試験方法によれば、検出すべき不良に応じた
各種試験を短時間で行うことができるという効果を奏す
る。
【図１】 本発明の、データ圧縮試験機能を備えた半導
体記憶装置の原理構成の一態様を示すブロック図であ
る。
体記憶装置の原理構成の一態様を示すブロック図であ
る。
【図２】 本発明の第１実施例のＤＲＡＭの概略ブロッ
クパターン図である。
クパターン図である。
【図３】 図２の一部概略構成を示すブロック図であ
る。
る。
【図４】 本発明の第２実施例のＤＲＡＭの概略ブロッ
クパターン図である。
クパターン図である。
【図５】 図４の一部概略構成を示すブロック図であ
る。
る。
【図６】 従来のデータ圧縮試験機能を備えた半導体記
憶装置の原理構成図である。
憶装置の原理構成図である。
【図７】 図６の一部構成を示すブロック図である。
【図８】 図７の一部詳細回路図である。
【図９】 メモリセルアレイの試験用記憶パターンを示
す図である。
す図である。
１０〜１３、１０Ｃ〜１３Ｃ、２０Ｃ〜２３Ｃ、３０Ｃ
〜３３Ｃ、１０Ｄ〜１３Ｄ、２０Ｄ〜２３Ｄ、３０Ｄ〜
３３Ｄ、１０Ｇ、１１Ｇ、２０Ｇ、２１Ｇ、３０Ｇ、３
１Ｇ、１０Ｈ、１１Ｈ、２０Ｈ、２１Ｈ、３０Ｈ、３１
Ｈ メモリブロック １４、１４Ａ〜１４Ｈ、１４Ｃ０〜１４Ｃ３、１４Ｄ０
〜１４Ｄ３、１４Ｇ０〜１４Ｇ３、１４Ｈ０〜１４Ｈ３
ロウデコーダ １５、１５Ａ〜１５Ｈ、１５Ｃ０〜１５Ｃ３、１５Ｄ０
〜１５Ｄ３、１５Ｇ０、１５Ｇ１、１５Ｈ０、１５Ｈ１
コラムデコーダ ２０〜２９、２Ａ〜２Ｆ データ入出力端子 ３０〜３３ 分配回路 ４０〜４３、５０〜５３ 一致検出回路 ６０〜６９、６Ａ〜６Ｆ 読み出し／書き込み回路 ７０〜７９、７Ａ〜７Ｇ、７Ｐ〜７Ｓ、９０〜９９、９
Ａ〜９Ｆ スイッチ素子 ８０〜８９、８Ａ〜８Ｆ 入出力バッファゲート Ｄ０〜Ｄ３、ＤＣ０〜ＤＣ７、ＤＤ０〜ＤＤ７、ＤＧ０
〜ＤＧ７、ＤＨ０〜ＤＨ７ データ線 ＷＣ０〜ＷＣ３、ＷＤ０〜ＷＤ３、ＷＧ０〜ＷＧ３、Ｗ
Ｈ０〜ＷＨ３ ワード線 ＣＣ０〜ＣＣ３、ＣＤ０〜ＣＤ３、ＣＧ０、ＣＧ１、Ｃ
Ｈ０、ＣＨ１ コラム線
〜３３Ｃ、１０Ｄ〜１３Ｄ、２０Ｄ〜２３Ｄ、３０Ｄ〜
３３Ｄ、１０Ｇ、１１Ｇ、２０Ｇ、２１Ｇ、３０Ｇ、３
１Ｇ、１０Ｈ、１１Ｈ、２０Ｈ、２１Ｈ、３０Ｈ、３１
Ｈ メモリブロック １４、１４Ａ〜１４Ｈ、１４Ｃ０〜１４Ｃ３、１４Ｄ０
〜１４Ｄ３、１４Ｇ０〜１４Ｇ３、１４Ｈ０〜１４Ｈ３
ロウデコーダ １５、１５Ａ〜１５Ｈ、１５Ｃ０〜１５Ｃ３、１５Ｄ０
〜１５Ｄ３、１５Ｇ０、１５Ｇ１、１５Ｈ０、１５Ｈ１
コラムデコーダ ２０〜２９、２Ａ〜２Ｆ データ入出力端子 ３０〜３３ 分配回路 ４０〜４３、５０〜５３ 一致検出回路 ６０〜６９、６Ａ〜６Ｆ 読み出し／書き込み回路 ７０〜７９、７Ａ〜７Ｇ、７Ｐ〜７Ｓ、９０〜９９、９
Ａ〜９Ｆ スイッチ素子 ８０〜８９、８Ａ〜８Ｆ 入出力バッファゲート Ｄ０〜Ｄ３、ＤＣ０〜ＤＣ７、ＤＤ０〜ＤＤ７、ＤＧ０
〜ＤＧ７、ＤＨ０〜ＤＨ７ データ線 ＷＣ０〜ＷＣ３、ＷＤ０〜ＷＤ３、ＷＧ０〜ＷＧ３、Ｗ
Ｈ０〜ＷＨ３ ワード線 ＣＣ０〜ＣＣ３、ＣＤ０〜ＣＤ３、ＣＧ０、ＣＧ１、Ｃ
Ｈ０、ＣＨ１ コラム線
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 29/00
G11C 11/401
G06F 12/16
Claims (5)
- 【請求項１】 通常動作時及びデータ圧縮試験動作時に
同時に活性化され、それぞれが複数本のビット線を備え
た複数のメモリブロックと、それぞれが、 該複数のメモリブロックの対応するビット
線からの各１ビットのデータが入力端に結合され、出力
端が対応するデータ端子に結合された、複数の一致検出
回路と、それぞれにおいて、 入力端が対応する該データ端子に結
合され、出力端が該複数のメモリブロックの各々対応す
るビット線に結合され同一データを供給する、複数の分
配回路と、 該データ圧縮試験モードかつデータ書き込みの場合には
該複数の一致検出回路の複数の該データ端子への出力を
無効にさせかつ該複数の分配回路の該複数のメモリブロ
ックへの出力を有効にさせ、該データ圧縮試験モードか
つデータ読み出しの場合には該複数の一致検出回路の複
数の該データ端子への出力を有効にさせかつ該複数の分
配回路の該複数のメモリブロックへの出力を無効にさせ
る制御回路と、 を有することを特徴とする、データ圧縮試験機能を備え
た半導体記憶装置。 - 【請求項２】 同一のメモリブロック内の複数のビット
線は、互いに異なる前記一致検出回路の入力端及び互い
に異なる前記分配回路の出力端に接続されている、 ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記分配回路は、 前記データ端子に共通に接続された複数の第１スイッチ
素子と、 該複数の第１スイッチ素子と前記複数のメモリブロック
との間にそれぞれ接続された複数の読み出し／書き込み
回路と、 を有することを特徴とする請求項１又は２記載の半導体
記憶装置。 - 【請求項４】 前記分配回路は、 前記複数のメモリブロックに対応して設けられた複数の
読み出し／書き込み回路と、 一端が前記データ端子に接続され、他端が一の該読み出
し／書き込み回路に接続された第１スイッチ素子と、 一端が該第１スイッチ素子の他端に接続され、他端が他
の該読み出し／書き込み回路に接続された第２スイッチ
素子と、 を有することを特徴とする請求項１又は２記載の半導体
記憶装置。 - 【請求項５】 請求項１乃至４のいずれか１つに記載の
半導体記憶装置を用い、前記データ圧縮試験モードかつ
前記データ書き込みの場合に、前記複数のメモリブロッ
クの対応するビット線に同一データを書き込むととも
に、同一メモリブロック内の隣接するビット線に独立に
データを書き込む、 ことを特徴とする半導体記憶装置の圧縮試験方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05637095A JP3361648B2 (ja) | 1995-03-15 | 1995-03-15 | データ圧縮試験機能を備えた半導体記憶装置及びその試験方法 |
| US08/563,797 US5579272A (en) | 1995-03-15 | 1995-11-28 | Semiconductor memory device with data compression test function and its testing method |
| KR1019950045355A KR0181579B1 (ko) | 1995-03-15 | 1995-11-30 | 데이타 압축 시험기능을 갖는 반도체 기억장치 및 그 시험방법 |
| IT95MI002748A IT1277710B1 (it) | 1995-03-15 | 1995-12-22 | Dispositivo di memoria a semiconduttore con una funzione di prova della compressione dei dati e suo metodo di prova |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05637095A JP3361648B2 (ja) | 1995-03-15 | 1995-03-15 | データ圧縮試験機能を備えた半導体記憶装置及びその試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255499A JPH08255499A (ja) | 1996-10-01 |
| JP3361648B2 true JP3361648B2 (ja) | 2003-01-07 |
Family
ID=13025379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05637095A Expired - Fee Related JP3361648B2 (ja) | 1995-03-15 | 1995-03-15 | データ圧縮試験機能を備えた半導体記憶装置及びその試験方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP3361648B2 (ja) |
| KR (1) | KR0181579B1 (ja) |
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|---|---|---|---|---|
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| JPH1011996A (ja) * | 1996-06-24 | 1998-01-16 | Advantest Corp | メモリ試験装置 |
| US5787097A (en) * | 1996-07-22 | 1998-07-28 | Micron Technology, Inc. | Output data compression scheme for use in testing IC memories |
| JPH10116500A (ja) * | 1996-10-11 | 1998-05-06 | Sony Corp | メモリを内蔵するロジックｉｃ |
| JP3866818B2 (ja) * | 1997-02-14 | 2007-01-10 | 三菱電機株式会社 | 半導体記憶装置 |
| US5862146A (en) * | 1997-04-15 | 1999-01-19 | Texas Instruments Incorporated | Process of testing memory parts and equipment for conducting the testing |
| JP3408479B2 (ja) * | 1999-12-17 | 2003-05-19 | 日本電気株式会社 | 半導体記憶装置 |
| JP2002260398A (ja) * | 2001-03-05 | 2002-09-13 | Mitsubishi Electric Corp | マルチビットテスト回路 |
| JP2006048748A (ja) * | 2004-07-30 | 2006-02-16 | Renesas Technology Corp | 半導体記憶装置 |
| US7260760B2 (en) * | 2005-04-27 | 2007-08-21 | International Business Machines Corporation | Method and apparatus to disable compaction of test responses in deterministic test-set embedding-based BIST |
| US7596729B2 (en) * | 2006-06-30 | 2009-09-29 | Micron Technology, Inc. | Memory device testing system and method using compressed fail data |
| US7508724B2 (en) * | 2006-11-30 | 2009-03-24 | Mosaid Technologies Incorporated | Circuit and method for testing multi-device systems |
| US20080201588A1 (en) * | 2007-02-16 | 2008-08-21 | Mosaid Technologies Incorporated | Semiconductor device and method for reducing power consumption in a system having interconnected devices |
| US7913128B2 (en) * | 2007-11-23 | 2011-03-22 | Mosaid Technologies Incorporated | Data channel test apparatus and method thereof |
| JP6154228B2 (ja) * | 2013-07-16 | 2017-06-28 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146199A (ja) * | 1988-11-28 | 1990-06-05 | Mitsubishi Electric Corp | 半導体記憶装置のテスト回路 |
| JP2812004B2 (ja) * | 1991-06-27 | 1998-10-15 | 日本電気株式会社 | スタティック型ランダムアクセスメモリ装置 |
| JPH0684396A (ja) * | 1992-04-27 | 1994-03-25 | Nec Corp | 半導体記憶装置 |
| JPH0676598A (ja) * | 1992-08-28 | 1994-03-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR960008824B1 (en) * | 1993-11-17 | 1996-07-05 | Samsung Electronics Co Ltd | Multi bit test circuit and method of semiconductor memory device |
-
1995
- 1995-03-15 JP JP05637095A patent/JP3361648B2/ja not_active Expired - Fee Related
- 1995-11-28 US US08/563,797 patent/US5579272A/en not_active Expired - Lifetime
- 1995-11-30 KR KR1019950045355A patent/KR0181579B1/ko not_active IP Right Cessation
- 1995-12-22 IT IT95MI002748A patent/IT1277710B1/it active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| US5579272A (en) | 1996-11-26 |
| KR0181579B1 (ko) | 1999-04-15 |
| JPH08255499A (ja) | 1996-10-01 |
| IT1277710B1 (it) | 1997-11-11 |
| ITMI952748A0 (ja) | 1995-12-22 |
| KR960035657A (ko) | 1996-10-24 |
| ITMI952748A1 (it) | 1997-06-22 |
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