DE4439775B4

DE4439775B4 - Bus-Interface-Schaltung für einen FIFO-Speicher

Info

Publication number: DE4439775B4
Application number: DE4439775A
Authority: DE
Inventors: Sang Hoon Kim
Original assignee: Goldstar Electron Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1994-02-04
Filing date: 1994-11-07
Publication date: 2005-08-25
Anticipated expiration: 2014-11-08
Also published as: US5459413A; KR0121105B1; JP3165598B2; DE4439775A1; JPH07225739A; KR950025547A

Abstract

Bus-Interface-Schaltung mit
einem ersten ODER-Logikgatter (11) zur Verarbeitung eines Hauptrechner-Schreibsignals (SCHREIBEN1) und eines Peripherie-Schreibsignals (SCHREIBEN2), die an es angelegt sind,
einem zweiten ODER-Logikgatter (12) zur Verarbeitung eines Hauptrechner-Lesesignals (LESEN1) und eines Peripherie-Lesesignals (LESEN2), die an es angelegt sind,
einem FIFO-Speicher (13) zum Zugriff auf Daten abhängig von Ausgabesignalen des ersten und zweiten ODER-Logikgatters (11),
einer Datenweiterleitungs-Steuerschaltung (14) zum Erzeugen eines ersten Richtungssignals (HW1) und eines zweiten Richtungssignals (HW2) entsprechend einer Erzeugungsordnung zwischen dem Hauptrechner-Schreibsignal (SCHREIBEN1) und dem Peripherie-Schreibsignal (SCHREIBEN2),
einem ersten Datenschalter (15) zum Übertragen von Daten, die einem Hauptrechner-Dateneingangsanschluß (HDI) zugeführt werden, an den FIFO-Speicher (13) abhängig von dem ersten Richtungssignal (HW1),
einem zweiten Datenschalter (16) zum Übertragen von Daten, die vom FIFO-Speicher (13) angelegt werden, auf einen Datenbus (DB) abhängig von dem Hauptrechner-Lesesignal (LESEN1), und einem dritten Datenschalter (17) zum Übertragen von Daten, die auf den Datenbus (DB) geladen sind, an den...

Description

Die Erfindung betrifft eine Bus-Interface-Schaltung für einen FIFO-Speicher (First-In-First-Out-Speicher), also einen Speicher, der in Form einer Schlange organisiert ist. Insbesondere betrifft die Erfindung eine Bus-Interface-Schaltung, die es einem FIFO-Speicher zum einseitigen Lesen und Schreiben erlaubt, FIFO-Funktionen auszuführen, ohne daß eine Datenkollision auftritt, wenn der Speicher in zweiseitigen Datenbussen betrieben wird.

2 zeigt eine Steuerschaltung eines FIFO-Speichers nach dem Stand der Technik, die aus einem ersten und einem zweiten Asynchronzähler 1, 2 zum Zählen der Anzahl von Bits, die zu einem Schreibsignal bzw. zu einem Lesesignal gehören, besteht, einem Subtrahierer 3 zum Erzeugen einer Differenz zwischen den Zählwerten, die von den Zählern 1, 2 stammen, einem Decodierer 4 zum Decodieren eines Ausgabesignals des Subtrahierers 3 entsprechend dem Schreibsignal und dadurch zum Erzeugen eines Schreibfreigabesignals und eines Lesefreigabesignals, die jeweils 16 Bits aufweisen, einem Vergleicher 5 zum Vergleichen des Ausgabesignals des Subtrahierers 3 mit einem vorbestimmten Schwellwert und damit zum Erzeugen eines LEER-Signals oder eines VOLL-Signals, einem FIFO-Speicherblock 6 zum Ausführen der FIFO-Funktion abhängig von den vom Decodierer 4 erzeugten Schreib- und Lesesignalen.

Nach dem Start wird ein 4 Bit breiter Ausgabewert des ersten Asynchronzählers 1 abhängig von einem ansteigenden Schreibsignal erhöht, und ebenso wird ein 4 Bit breiter Ausgabewert des zweiten Asynchronzählers 2 abhängig von dem Lesesignal erhöht. Dann wird der Subtrahierer 3 aktiviert, um die Subtraktionsfunktion auf den gezählten Signalen auszuführen, um so die Differenz zwischen den gezählten Schreib- und Lesesignalen zu erzeugen. Das Ausgabesignal des Subtrahierers 3 wird im Vergleicher 5 mit dem Schwellwert verglichen.

Bis hierher erzeugt der Vergleicher das LEER-Signal, solange, bis der Spannungswert des Ausgangssignals vom Subtrahierer 3 gleich dem Schwellwert wird, und wenn dieses Signal dem Schwellwert gleich ist, wird das VOLL-Signal erzeugt.

Weiter wird das Ausgabesignal des Subtrahierers 3 dem Decodierer 4 zugeführt und mit dem Schreibsignal synchronisiert, so daß die 16 Bit breiten Schreib- und Lesefreigabesignale davon zur Steuerung des FIFO-Speicherblocks 6 erzeugt werden. Dann ist es möglich, die FIFO-Funktion durch die entsprechenden Schreib- und Lesefreigabesignale auszuführen, weil der FIFO-Speicherblock 6 den Zugriffsvorgang mit einer festen Adresse ausführt, ohne die Schreib- und Lesepunkte zu bewegen.

Jedoch wird zu erwarten sein, daß – da die Schaltung nach dem Stand der Technik eine Architektur mit einseitigem Datenbus verwendet – in einem System mit einem dualen Datenbus Datenkollisionen auftreten. Weiter muß eine solche Schaltung nach dem Stand der Technik wie in 2 gezeigt, Mittel zum Steuern der externen Schreib- und Lesesignale aufweisen, um es ihr zu erlauben, eine einzelne Speichereinheit gemeinsam zu benutzen.

Aus der US 4,433,394 ist ein FIFO-Speicher bekannt, der mehrere Speicherbänke hat, in die Daten eingeschrieben und aus denen Daten ausgelesen werden können. Eine Bezeichnungseinrichtung bezeichnet für die jeweiligen Speicherbänke wiederholt die Schreibbetriebsart. Eine Lese/Schreib-Steuereinrichtung schreibt empfangene Daten in eine Speicherbank, deren Schreibbetriebsart bezeichnet ist, und liest Daten aus einer Speicherbank, deren Schreibbetriebsart nicht bezeichnet ist, aus. Die Bezeichnungseinrichtung hat eine Einrichtung, die sequentiell und wiederholt die Schreibbetriebsart für verschiedene Speicherbänke in einer vorgegebenen Folge angibt. Abhängig von einen Taktsignal wird die Schreibbetriebsart für die nächste Speicherbank in der vorgegebenen Folge der Speicherbänke angegeben.

Aus der US 5,284,908 ist ein bidirektionaler Tristate-Pufferspeicher bekannt.

Aus der US 4,873,667 ist ein FIFO-Pufferspeicher bekannt, der eine Steuerschaltung mit zwei Zählern aufweist. Der eine Zähler dient dem Bereitstellen der Leseadresse, der andere Zähler dient dem Bereitstellen der Schreibadresse. Über einen Multiplexerschaltkreis wird die Lese- oder Schreibadresse an ein RAM angelegt und die Daten aus- bzw. eingegeben.

Demgemäß ist es ein Ziel der Erfindung, eine Bus-Interface-Schaltung bereitzustellen, die es einem FIFO-Speicher zum einseitigen Lesen/Schreiben erlaubt, FIFO-Funktionen ohne Datenkollisionen auszuführen, wenn er in zweiseitigen Datenbussen betrieben wird.

Um dieses und andere Ziele zu erreichen, umfaßt eine Bus-Interface-Schaltung gemäß der Erfindung ein erstes ODER-Gatter oder Logikgatter zur Verarbeitung eines Hauptrechner-Schreibsignals und eines Peripherie-Schreibsignals, ein zweites ODER-Logikgatter zur Verarbeitung eines Hauptrechner-Lesesignals und eines Peripherie-Lesesignals, einen FIFO-Speicher zum Datenzugriff abhängig von Ausgabesignalen des ersten und zweiten ODER-Logikgatters, eine Datenrichtungs-Steuerschaltung zum Erzeugen eines ersten Richtungssignals und eines zweiten Richtungssignals entsprechend einer Erzeugungs ordnung zwischen den Schreibsignalen, einen ersten Datenschalter, der abhängig vom ersten Richtungssignal Daten, die einem Hauptrechner-Dateneingangsanschluß zugeführt werden, an den FIFO-Speicher überträgt, einen zweiten Datenschalter, um abhängig vom Hauptrechner-Lesesignal vom FIFO-Speicher angelegte Daten an einen Datenbus zu übertragen und einen dritten Datenschalter, um auf den Datenbus geladene Daten zum FIFO-Speicher zu übertragen.

Weitere Ziele und Vorteile der Erfindung werden aus der folgenden Beschreibung klarwerden, wobei auf die Zeichnung Bezug genommen wird.
1 ist ein Blockschaltbild einer erfindungsgemäßen Bus-Interface-Schaltung,
2 ist ein Blockschaltbild eines FIFO-Speichers nach dem Stand der Technik,
3 ist ein detailliertes Schaltbild der Datenschalter, die in der Bus-Interface-Schaltung von 1 verwendet werden, und
4a–4i zeigen jeweils Betriebssignalformen der Schaltungselemente in der Bus-Interface-Schaltung von 1.
In 1 ist eine erfindungsgemäße Bus-Interface-Schaltung gezeigt, mit einem ersten ODER-Logikgatter 11, das ein Hauptrechner-Schreibsignal SCHREIBEN1 und ein Peripherie-Schreibsignal SCHREIBEN2, die an es angelegt werden, verarbeitet, einem zweiten ODER-Logikgatter, das ein Hauptrechner-Lesesignal LESEN1 und ein Peripherie/-Lesesignal LESEN2, die an es angelegt werden, verarbeitet, einem FIFO-Speicher 13, um auf Daten über einen Eingangsanschluß ID und einen Ausgangsanschluß OD abhängig von Ausgabesignalen von den ODER-Logikgattern 11, 12 zuzugreifen, einer Datenrichtungs-Steuerschaltung 14 zur Erzeugung von Richtungssignalen HW1 und HW2 gemäß einer Erzeugungsordnung zwischen den Schreibsignalen SCHREIBEN1 und SCHREIBEN2, einem ersten Datenschalter 15 zum Übertragen von Daten, an einen Hauptrechner-Dateneingangsanschluß HDI angelegt werden, an den Eingangsanschluß ID des FIFO-Speichers 13 abhängig vom Richtungssignal HW1, einem zweiten Datenschalter 16 zum Übertragen von Daten, die vom Ausgangsanschluß OD des FIFO-Speichers 13 angelegt sind, an einen Datenbus DB abhängig vom Hauptrechner-Lesesignal LESEN1, einem dritten Schalter zum Übertragen von Daten, die auf den Datenbus DB geladen sind, zum Eingangsanschluß ID, um so die Daten an einem Hauptrechner-Datenausgangsanschluß HDO des FIFO-Speichers 13 erscheinen zu lassen.
Die Datenrichtungs-Steuerschaltung 14 besteht aus NICHT-ODER-Logikgattern NOR1 bzw. NOR2, die das Hauptrechner-Schreibsignal SCHREIBEN1 und das Peripherie-Schreibsignal SCHREIBEN2 erhalten. Der verbleibende Eingangsanschluß des NICHT-ODER-Logikgatters NOR1 ist mit einem Ausgangsanschluß des NICHT-ODER-Logikgatters NOR2 verbunden, der mit einem Inverter I2 verbunden ist. Der verbleibende Eingangsanschluß des NICHT-ODER-Logikgatters NOR2 ist mit einem Ausgangsanschluß des NICHT-ODER-Logikgatters NOR1 verbunden, der mit einem Inverter I1 verbunden ist. Die Ausgangsanschlüsse der Inverter I1 und I2 sind mit Freigabeanschlüssen EN1 bzw. EN2 des ersten bzw. zweiten Datenschalters 15 bzw. 16 verbunden.
Die Datenschalter 15, 16 und 17 haben untereinander den gleichen Schaltungsaufbau, wie in 3 gezeigt, in der mehrere Puffer B0 bis B7 parallel zwischen die Eingangs- und Ausgangsanschlüsse I (7:0), O(7:0) geschaltet sind, und die jeweiligen Freigabeanschüsse EN1 bis EN3 werden als gemeinsamer Stromversorgungsanschluß benutzt, um die Puffer B0 bis B7 der jeweiligen Datenschalter 15, 16 und 17 zu aktivieren.
Nachdem die Hauptrechner- und Peripherie-Schreibsignale SCHREIBEN1, SCHREIBEN2 und die Hauptrechner- und Peripherie-Lesesignale LESEN1, LESEN2 erzeugt worden sind, wird der FIFO-Speicher 13 mit den von den ODER-Logikgattern 11 und 12 erzeugten Ausgabesignalen betrieben. Die Reihenfolge der Betriebs ten Ausgabesignalen betrieben. Die Reihenfolge der Betriebsschritte im FIFO-Speicher 13 hängt von der Erzeugungsordnung der Schreibsignale SCHREIBEN1, SCHREIBEN2 ab, die bewirkt, daß eines der Richtungssignale HW1 und HW2 der Datenrichtungs-Steuerschaltung 14 auf "1" (logischer Zustand mit Spannungspegel der Versorgunsgspannung) und das andere Signal auf "0" (logischer Zustand der Massespannung) gesetzt wird.
Insbesondere werden, wenn das Hauptrechner-Schreibsignal SCHREIBEN1 und -Lesesignal LESEN1 zuerst erzeugt werden, diese Signale als Schreibsignal bzw. Lesesignal zum Steuern des Datenzugriffs im FIFO-Speicher 13 verwendet. Die durch die NICHT-ODER-Logikgatter NOR1, NOR2 gebildete Schleife speichert die Schreibsignale SCHREIBEN1, SCHREIBEN2, und die NICHT-ODER-Logikgatter erzeugen Logiksignale "0" bzw. "1", die jeweils den Invertern I1 und I2 zugeführt werden. Daher wird das Richtungssignal HW1, das das Ausgangssignal des Inverters I1 ist, logisch "1", wie in 4e gezeigt, und das Richtungssignal HW2, das das Ausgangssignal des Inverters I2 ist, wird logisch "0". Weil der erste Datenschalter 15 leitet, während der dritte Datenchalter 17 nicht leitet, werden die an den Hauptrechner-Dateneingangsanschluß HDI angelegten Daten zum Eingangsanschluß ID des FIFO-Speichers 13 übertragen und dann dort gespeichert. Wenn der zweite Datenschalter 16 nun durch das in 4b gezeigte Lesesignal LESEN1 leitend geschaltet wird, werden während eines Lesevorgangs die Daten vom FIFO-Speicher 13 über den Ausgangsanschluß OD und den zweiten Datenschalter 16 an den Datenbus DB übertragen. Der Zeitabschnitt zum Schreiben der Daten, wie in 4f gezeigt, wird beendet, wenn das in 4c gezeigte Peripherie-Schreibsignal SCHREIBEN2 einen hohen Spannungswert annimmt, und der Zeitabschnitt zum Lesen der Daten, wie in 4g gezeigt, wird aufrechterhalten, während das in 4b gezeigte Hauptrechner-Lesesignal LESEN1 aktiv ist.
Im anderen Fall, wenn das Peripherie-Schreibsignal SCHREIBEN2 zuerst erzeugt wird, werden das Peripherie-Schreibsignal SCHREIBEN2 und das Peripherie-Lesesignal LESEN2 verwendet, um den FIFO-Speicher zu betreiben. Die Richtungssignale HW1 und schalter 15, 16 sperren, während der dritte Datenschalter 17 durchschaltet. Daher werden die in 4h gezeigten Daten, die auf den Datenbus geladen sind, an den Eingangsanschluß ID des FIFO-Speichers 13 angelegt und darin gespeichert. Während eines Lesezugriffs werden die in 4i gezeigten Daten, die aus dem FIFO-Speicher 13 gelesen werden, zum Hauptrechner-Datenausgangsanschluß HDO über den Ausgangsanschluß OD übertragen.
Wie oben beschreiben, tritt in der Schaltung nach der bevorzugten Ausführungsform keine Datenkollision auf, auch wenn ein FIFO-Speicher in einem Augenblick einen zweiseitigen Datenzugriff ausführen muß und weiter besteht der Vorteil, daß es für die Hauptrechner und Peripherie-Schaltungen möglich ist, einen FIFO-Speicher gemeinsam zu nutzen.

Claims

Bus-Interface-Schaltung mit einem ersten ODER-Logikgatter (11) zur Verarbeitung eines Hauptrechner-Schreibsignals (SCHREIBEN1) und eines Peripherie-Schreibsignals (SCHREIBEN2), die an es angelegt sind, einem zweiten ODER-Logikgatter (12) zur Verarbeitung eines Hauptrechner-Lesesignals (LESEN1) und eines Peripherie-Lesesignals (LESEN2), die an es angelegt sind, einem FIFO-Speicher (13) zum Zugriff auf Daten abhängig von Ausgabesignalen des ersten und zweiten ODER-Logikgatters (11), einer Datenweiterleitungs-Steuerschaltung (14) zum Erzeugen eines ersten Richtungssignals (HW1) und eines zweiten Richtungssignals (HW2) entsprechend einer Erzeugungsordnung zwischen dem Hauptrechner-Schreibsignal (SCHREIBEN1) und dem Peripherie-Schreibsignal (SCHREIBEN2), einem ersten Datenschalter (15) zum Übertragen von Daten, die einem Hauptrechner-Dateneingangsanschluß (HDI) zugeführt werden, an den FIFO-Speicher (13) abhängig von dem ersten Richtungssignal (HW1), einem zweiten Datenschalter (16) zum Übertragen von Daten, die vom FIFO-Speicher (13) angelegt werden, auf einen Datenbus (DB) abhängig von dem Hauptrechner-Lesesignal (LESEN1), und einem dritten Datenschalter (17) zum Übertragen von Daten, die auf den Datenbus (DB) geladen sind, an den FIFO-Speicher (13).
Bus-Interface-Schaltung nach Anspruch 1, bei der die Datenweiterleitungs-Steuerschaltung (14) erste und zweite NICHT-ODER-Logikgatter (NOR1, NOR2) umfaßt, die das Hauptrechner-Schreibsignal (SCHREIBEN1) bzw. das Peripherie-Schreibsignal (SCHREIBEN2) empfangen, und bei der die jeweils verbleibenden Eingangsanschlüsse und die Ausgangsanschlüsse des ersten und zweiten NICHT-ODER-Logikgatters miteinander kreuzweise verbunden sind.