KR0176537B1 - 가변길이복호화기의 메모리 인터페이스방법 및 회로 - Google Patents

가변길이복호화기의 메모리 인터페이스방법 및 회로 Download PDF

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Abstract

본 발명은 가변길이복호화기의 메모리 인터페이스방법 및 회로에 관한 것으로서, 가변길이복호화기에서 출력되는 제1리퀘스트신호로부터 독출클럭과 독출어드레스를 생성하고, 독출어드레스가 소정 레벨에 도달하면 제2리퀘스트신호를 생성하여 외부메모리 콘트롤러로 공급하기 위한 독출제어부; 외부메모리 콘트롤러로 부터 제2리퀘스트신호에 대한 억셉트신호가 발생되면 억셉트신호로 부터 기입어드레스와 기입구간신호를 생성하기 위한 기입제어부; 외부메모리로부터 공급되는 데이타를 기입제어부에서 생성된 기입어드레스와 기입구간신호에 따라 기입되도록 제어하는 내부메모리 및 메모리제어부로 구성된다. 따라서, LD와 외부 메모리간의 빈번한 메모리 억세스에 의한 신호처리의 복잡도를 경감시킬 수 있다.

Description

가변길이복호화기의 메모리 인터페이스방법 및 회로
제1도는 본 발명에 의한 가변길이복호화기의 메모리 인터페이스회로를 나타낸 블럭도.
제2a~2g도는 제1도에 있어서 기입동작에 대한 동작타이밍도.
제3a~3h도는 제1도에 있어서 독출동작에 대한 동작타이밍도.
제4a~4k도는 제1도에 있어서 억셉트 신호 발생후의 기입동작에 대한 동작타이밍도.
제5도는 제1도에 도시된 메모리 인터페이스회로의 세부 블럭도.
본 발명은 영상 압축 및 복원장치에 관한 것으로, 특히 가변길이복호화기(Variable length Decoder:이하 VLD라 칭함)의 메모리 인터페이스방법 및 회로에 관한 것이다.
현재 광범위하게 사용되고 있는 영상정보의 저장 혹은 전송시스템은 아날로그 방식으로서, 이 아날로그 방식을 디지탈 방식으로 전환할 경우 화질, 신뢰성 및 데이타처리의 용이성 등에 보다 우수한 성능을 얻을 수 있어 이에 대한 활발한 연구가 진행되고 있다. 이러한 영상정보의 디지탈 처리기술은 HDTV, DVCR, 영상회의시스템 등에 적용되고 있으며, 앞으로 그 응용범위가 더욱 확대될 전망이다.
그러나, 디지탈 방식의 영상처리시스템은 아날로그 방식에 비해 그 정보량이 매우 방대해 지기 때문에 전송채널 및 저장매체의 효율적인 사용을 위해 정보량을 감축하여야 하고, 따라서 현재 MPEG을 중심으로 동영상 부호화방식에 대한 국제 표준화 작업이 활발히 진행중이다.
한편, 영상신호의 일반적인 압축기법은 영상정보가 가지고 있는 공간적, 시간적 상관관계를, 이용하여 잉여정보를 제거하고, 이를 가변장부호화함으로써 효과적으로 수행될 수 있다. 그중 대표적인 압축기법은 움직임 보상형 이산여현변환(Motion Compensated DCT)을 이용한 엔트로피 부호화방식로서, 동영상 부호화의 국제 표준화작업을 진행하고 있는 MPEG 등에서 이미 이를 채택하고 있다.
이러한 동영상 부호화방식에 의해 부호화된 비트스트림은 VLD, 역양자화기, 역이산여현변환기와 움직임 보상기 등으로 구성되는 영상복원장치에 인가되어 원래의 영상으로 복원된다. 영상압축장치에 사용되어지는 가변길이부호화기(Variab1e 1ength Coder:이하 V1C라 칭함)는 통계적으로 많이 발생하는 심볼에 대해서 같은 코드를 할당하므로 상기 VLD는 이러한 가변길이의 압축코드를 원래의 코드로 복원하게 된다. 결국, 입력되는 비트스트림을 보고 이를 복원하는 VLD는 짧은 코드가 들어올 때에는 외부 메모리가 천천히 읽도록 하고, 긴 코드가 연속적으로 들어을 때에는 외부 메모리가 많이 읽도록 해야 하는데, 이를 위해서 VLD는 외부 메모리에 리퀘스트(request)신호를 발생해야 한다. 한편, 외부 메모리는 VLD에서 리퀘스트신호가 들어올 때마다 즉시 데이타를 VLD로 전송해야 하지만, 외부 메모리의 억세스 종류가 많고 더 높은 우선순위를 갖는 리퀘스트신호가 외부 메모리에 들어올 경우에는 VLD에서 요구한 리퀘스트신호는 대기하고 있어야 한다. 만일 이렇게 대기하는 경우에는 영상 압축 및 복원과정이 중단되는 문제가 있다. 즉, 이러한 문제는 VLD와 외부 메모리 사이에 인터페이스회로가 없이 바로 VLD와 외부 메모리가 연결되어 이러한 문제가 발생한다.
따라서 본 발명의 목적은 영상 압축 및 복원장치에 있어서, VLD의 리퀘스트신호를 내부 메모리에서 처리하고, 내부 메모리가 소정 레벨이상 비게 되면 외부 메모리에 고속 페이지 모드 억세스를 다시 리퀘스트하기 위한 가변길이복호화기의 메모리 인터페이스방법 및 회로를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 가변길이복호화기의 메모리 인터페이스방법은, 가변길이복호화기에저 출력되는 제1리퀘스트신호로부터 독출클럭과 독출어드레스를 생성하여 내부 메모리에서 데이타를 독출하는 단계;
상기 내부메모리로부터 소정 레벨 이상 데이타가 독출되면 제2리퀘스트신호를 생성하여 외부메모리 콘트롤러로 공급하는 단계;
상기 외부메모리 콘트롤러에서 상기 제2리퀘스트신호에 대한 억셉트신호가 발생되면 상기 내부메모리의 기입어드레스 및 기입구간을 생성하여 상기 외부메모리에서 공급되는 데이타를 상기 내부메모리에 기입하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명에 의한 가변길이복호화기의 메모리 인터페이스회로는
가변길이복호화기에서 출력되는 제1리퀘스트신호로 부터 독출클럭과 독출어드레스를 생성하고. 상기 독출어드레스가 소정 레벨에 도달하면 제2리퀘스트신호를 생성하여 외부메모리 콘트롤러로 공급하기 위한 독출제어부;
상기 외부메모리 콘트롤러로부터 상기 제2리퀘스트신호에 대한 억셉트신호가 발생되면 상기 억셉트신호로 부터 기입어드레스와 기입구간신호를 생성하기 위한 기입제어부: 및
외부메모리로부터 공급되는 데이타를 상기 기입제어부에서 생성된 기입어드레스와 기입구간신호에 따라 기입되도록 제어하는 내부메모리 및 메모리제어부를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 대하여 상세히 설명하기로 한다.
제1도는 본 발명에 의한 가변길이복호화기의 메모리 인터페이스회로를 나타낸 블럭도로서, VLD(21)에서 출력되는 제1리퀘스트신호로 부터 독출클럭과 독출어드레스를 생성하고, 독출어드레스가 소정 레벨에 도달하면 제2리퀘스트신호를 생성하여 외부메모리 콘트롤러(13)로 공급하기 위한 독출제어부(15), 외부메모리 콘트롤러(13)로 부터 제2리퀘스트신호에 대한 억셉트신호가 발생되면 억셉트신호로 부터 기입어드레스와 기입구간신호를 생성하기 위한 기입제어부(17)와, 외부메모리(11)로부터 공급되는 데이타를 기입제어부(17)에서 생성된 기입어드레스와 기입구간신호에 따라 기입되도록 제어하는 내부메모리 및 메모리제어부(19)로 구성된다.
여기서, 내부메모리(19)는 편의상 그 용량이 64 비트 × 64 워드인 FIFO(First-1n First-Out) 혹은 램(RAM)을 예로 들기로 한다.
제2a∼2h도는 제1도 및 제5도에 있어서 기입동작에 대한 동작타이밍도로서, 제2a도는 CLK40, 제2b도는 CLK20, 제2c도는 제2앤드게이트(A2)에서 출력되는 기입구간, 제2d도는 제11D플립플롭(D11)에서 CLK20을 CLK40의 하강에지( 4 )에서 래치한 결과, 제2e도는 제12D 플립플롭(D12)에서 제1ID 플립플롭(D11)의 출력(제2d도)을 CLK40의 상승에지(↑)에서 래치한 결과, 제2f도는 제12D플립플롭(D12)의 Q 단자의 출력신호(제2e도)를 반전시킨 신호, 제2g도는 제3오아게이트(03)에서 CLK40, 기입구간(제2c도), 제2f도의 신호에 대하여 논리합을 수행한 결과 출력되는 기입용 칩인에이블신호(WCEN), 제2h도는 제2오아게이트(02)에서 기입구간(제2c도)과 제2f도의 신호에 대하여 논리합을 수행한 결과 출력되는 독출/기입 제어신호(R/W)를 각각 나타낸다.
제3a∼3h도는 제1도에 있어서 독출동작에 대한 동작타이밍도로서, 제3a도는 CLK40, 제3b도는 CLK20, 제3c도는 제1앤드게이트(A1)에서 출력되는 VLD-REQUEST 신호, 제3d도는 제1멀티플렉서(MUX1)에서 출력되는 제3멀티플렉서(MUX3)의 선택신호, 제3e도는 제4D 플립플롭(D4)의 Q단자에서 출력되는 신호, 제3f도는 제5D 플립플롭(D5)의단자에서 출력되는 신호, 제3g도는 제1낸드게이트(NA1)에서 출력되는 독출용 칩인에이블신호(RCEN), 제3h도는 제1카운터(151)에서 출력되는 독출어드레스(RADDR)를 각각 나타낸다.
제4a∼4k도는 제1도에 있어서 억셉트 신호 발생후의 기입동작에 대한 동작타이밍도로서, 제4a도는 CLK20, 제4b도는 제6D 플립플롭(D6)에 입력되는 VWA, 제4c도는 제6D 플립플롭(D6)에서 VWA를 CLK20의 하강에지(↓)에서 래치한 결과, 제4d도는 제7D 플립플롭(D7)에서 제6D 플립플롭(D6)의 Q 단자에서 출력되는 신호(제4c도)를 CLK20의 하강에지(↓)에서 래치한 결과, 제4e도는 제2낸드게이트(NA2)의 출력신호, 제4f도는 제2카운터(171)의 출력(이때 MSB는 자동발생), 제4g도는 제9D 플립플롭(D9)에서 제2카운터(171)의출력을 CLK20의 하강에지(↓)에서 래치한 결과, 제4h도는 제10D 플립플롭(D10)에서 제9D 플립플롭(D9)의 출력(제4g도)을 CLK20의 상승에지(↑)에서 래치한 결과, 제4i도는 제8D 플립플롭(D8)에서 제2낸드게이트(NA2)의 출력신호를 CLK20의 상승에지(↑)에서 래치한 결과, 제4j도는 앤드게이트(A2)에서 출력되는 기입구간신호, 제4k도는 CLK20의 하강에지(↓)에서 내부메모리(19)에 기입되는 데이타를 각각 나타낸다.
제5도는 제1도에 도시된 메모리 인터페이스회로의 세부 블럭도로서, 독출제어부(15)는 5개의 D 플립플롭(D1∼D5), 1개의 멀티플렉서(MUX1), 제1카운터(151), 제1 및 제2디코더(152,153), 1개의 오아게이트(01), 1개의 앤드게이트(A1), 1개의 낸드게이트(NA1)로 구성되고, 기입제어부(17)는 5개의 D 플립플롭(D6∼D10), 1개의 낸드게이트(NA2), 제2카운터(171), 1개의 인버터(11), 1개의 앤드게이트(A2), 2개의 오아게이트(02,03)로 구성되고. 내부 메모리 및 메모리제어부(19)는 램(191), 2개의 64비트 쉬프트 레지스퍼(192,193), 2개의 D 플립플롭(D11,D12), 2개의 멀티플렉서(MUX2,MUX3), 1개의 버퍼(81)로 구성된다.
그러면 본 발명의 동작에 대하여 제1도 내지 제5도를 참조하여 설명하면 다음과 같다.
독출제어부(15)에서는 VLD(21)에서 발생되는 리퀘스트신호가 '하이'가 되면 상기 리퀘스트신호를 CLK20(20 MHz 시스템클럭으로서 CLK40(제3b도)을 2분주한 신호임(제3a도) 레이트로 래치하여 다시 2분주하고, 이때 2분주된 리퀘스트신호가 '하이'이면 내부 메모리 및 메모리제어부(19)에서 램(191)의 데이타를 독출하는 동작을 수행한다. 이를 위하여 제1멀티플렉서(MUX1)에서는 리퀘스트신호가 '하이'이면 제1D 플립플롭(D1)의 출력신호를 토글하고, '로우'이면 이전값을 유지하는 등 제3d도와 같은 신호를 출력한다. 이러한 방식으로 리퀘스트신호가 2번 발생할 때마다 독출어드레스(RADDR;제3h도)를 발생시키는 제1카운터(151)의 출력값이 1씩 증가되어 내부 메모리(19)의 데이타를 독출한다. 이때, 독출어드레스(RADDR)와 함께 독출/기입 제어펄스로 생성된다. 즉, VLD(21)에서 발생하는 리퀘스트신호를 N번 토글하여 내부 메모리의 독출 클럭으로 사용하는데, 여기서 N의 값은 내부메모리의 1개 데이타 비트수와 VLD 처리비트수와 관계가 있다. 예를 들어, 내부메모리의 1개 데이타 비트수:VLD 처리비트수가 64비트;32비트이면 N은 1이 된다.
한편, 제1디코더(152)와 제2디코더(153)는 각각 제1카운터(151)의 카운트값중 '32'와 '0'을 디코딩하여 제1오아게이트(01)에서 논리합을 수행하고, 제1오아게이트(01)의 출력신호로 부터 제2D 플립플롭(D2), 제3D 플립플롭(D3)과 제1앤드게이트(A1)을 통해 VLD 리퀘스트신호(VLD-REQUEST:제3c도)를 발생시켜 외부메모리 콘트롤러(13)로 공급한다. 즉, 독출어드레스(RADDR)가 '32' 혹은 '0'이 되어 램(191)으로 부터 적정레벨 이상의 데이타가 독출되면 외부 메모리 콘트롤러(13)로 VLD 리퀘스트신호(VLD-REQUEST)를 공급한다.
그리고, 제1멀티플렉서(MUX1)의 출력신호(제3d도)는 제4D 플립플롭(D4)에 의해 CLK40(제3a도)의 하강에지(↓)에서 래치되어 제3e도와 같은 신호를 출력하고, 다시 제5D 플립플롭(D5)에 의해 CLK40(제3a도)의 상승에지(↑)에서 래치되어 제3f도와 같은 신호를 출력한다. 제4D 플립플롭(D4)의 Q 단자의 출력신호와 제5D 플립플롭(D5)의단자의 출력신호는 제1낸드게이트(NA1)에서 부논리곱이 수행되어 CLK40 레이트로 독출용 칩인에이블신호(RCEN: 제3g도)를 발생한다.
외부메모리 콘트롤러(13)에서는 이 VLD 리퀘스트신호(VLD-REQUEST)를 입력하여 다른 블럭들로부터 공급되는 리퀘스트신호들의 상황에 따라 유효한 시간에 맞추어 억셉트신호(VLD-ACCEPT;VWR)를 생성하여 기입제어부(17)로 인가한다.
기입제어부(17)에서는 독출제어부(15)에서 생성된 VLD-REQUEST신호에 대한 억셉트신호가 발생되면, 이 억셉트신호(VWR:제4b도)는 제6D 플립플롭(D6)에 의해 CLK20(제4a도)의 하강에지(↓)에서 래치되어 제4c도와 같은 신호를 출력하고, 다시 제7D 플립플롭(D7)에 의해 CLK20(제4a도)의 하강에지(↓)에서 래치되어 제4d도와 같은 신호를 출력한다. 제6D 플립플롭(D6)의 Q 단자의 출력신호와 제7D 플립플롭(D7)의단자의 출력신호는 제2낸드게이트(NA2)에서 부논리곱이 수행되어 제2카운터(171)의 리셋신호로 공급된다.
제2카운터(171)는 제2낸드게이트(NA2)의 출력신호(제4e도)에 의해 리셋된 후, 제4f도와 같은 카운트값을 출력하고, 이 카운트값은 반전된 독출어드레스 RADDR[5]와 함께 기입어드레스 WADDR[5:1]을 생성한다
한편, 제2카운터(171)의 RC신호는 제9D 플립플롭(D9)에 의해 CLK20(제4a도)의 하강에지(4)에서 래치되어 제9D 플립플롭(D9)의단자에 제4g도와 같은 신호를 출력하고, 다시 이 신호(제4g도)는 제10D 플립플롭(105)에 의해 CLK20(제4a도)의 상승에지(↑)에서 래치되어 제4h도와 같은 신호를 출력한다. 이때, 제9D 플립플롭(D9)의단자에 출력되는 신호(제4g도)는 제2카운터(171)의 인에이블단자(EN)로 인가된다. 여기서, 제9D 플립플롭(D9)은 글리치(g1itch)를 제거하기 위한 것이다.
한편, 제2낸드게이트(NA2)의 출력신호(제4e도)는 제8D 플립플롭(D8)에서 CLK20의 상승에지(↑)에서 래치되어 제4i도와 같은 신호를 출력하고, 제2앤드게이트(A2)에서 제8D 플립플롭(D8)의 Q단자에서 출력되는 신호(제4i도), 제9D 플립플롭(D9)의단자에 출력되는 신호(제4g도)와 제10D 플립플롭(D10)의 Q 단자에서 출력되는 신호(제4h도)에 대하여 논리곱을 수행하여 제4j도와 같은 기입구간신호를 출력한다.
제2오아게이트(02)는 기입구간신호(제4j도)와 내부 메모리 및 메모리제어부(19)의 제12D 플립플롭(D12)의단자에서 출력되는 신호에 대하여 논리합을 수행하여 독출/기입 제어신호(R/W)를 출력한다. 여기서, 기입구간의 기입 슬롯 이외의 구간에서는 독출/기입 제어신호(R/W)는 '하이'상태를 유지한다.
제3오아게이트(03)는 기입구간신호(제4j도)와 제12D 플립플롭(D12)의단자에서 출력되는 신호와 CLK40에 대하여 논리합을 수행하여 CLK40 레이트로 기출용 칩 인에이블신호(WCEN)를 발생한다.
내부 메모리 및 메모리제어부(19)에 있어서, 제164비트 쉬프트 레지스터(192)는 외부 메모리 콘트롤러(13)에서 출력되는 시리얼 데이타를 쉬프트하여 64 비트 패러럴 데이타를 생성하여 CLK20 레이트로 램(191)에 공급한다. 램(191)에서 출력되는 64 비트 패러럴 데이타는 독출용 칩인에이블신호(RCEN)에 의해 상위쪽 32비트와 하위쪽 32비트신호로 분리되어 제3멀티플렉서(MUX3)로 공급된다.
제3멀티플렉서(MUX3)에서는 독출제어부(15)의 제1멀티플렉서(MUX1)에서 출력되는 신호에 의해 상위쪽 32비트 혹은 하위쪽 32비트를 선택하여 VLD(21)로 공급한다.
본 발명에서는 편의상 외부메모리(11)의 1개 어드레스에 대하여 64비트로 하고, VLD(21)에서는 이를 32비트로 나누어서 VLD 처리하는 것으로 가정한다. 즉, 본 발명에 사용되는 메모리는 1개의 어드레스상에 64 비트씩 저장되는 구조가 된다. 따라서 외부 메모리(11)로 부터 내부 메모리 및 메모리제어부(19)내의 램(191)에 데이타를 기입할 경우에는 64 비트를 그대로 기입하면 되지만 VLD-REQUEST 신호에 대한 독출어드레스가 발생할 경우에는 64 비트를 다시 32 비트로 2번 나누어서 VLD(21)에 공급해야 한다. 그러므로 본 발명의 일실시예에서는 64비트 × 64워드의 램(191)을 가정했으나, 이는 응용에 따라서 변경이 가능하다.
한편, 내부 메모리 및 메모리 제어부(19)내의 램(191)에 저장되는 64 비트 데이타의 갯수도 여러가지로 변형이 가능하지만 편의상 64 어드레스로 한다. 이 값은 VLD 처리속도와 VLD-REQUEST 신호에 대한 억셉트의 최대 지연시간과 상관 있으므로 응용상 변경이 용이하다. 또한, 64개의 데이타중 VLD-REQUEST 신호를 발생하는 것을 독출어드레스가 '0', '32'인 중간값을 취했으나, 이 값도 변경이 용이하다.
또한, 표기에 있어서 CLK20과 CLK40는 편의상 20MHz, 40MHz 클럭을 의미하며, 물론 다른값으로의 변형이 가능하다. 단, CLK40은 CLK20을 2분주하여 생성된 것으로서, 주파수가 2배인 관계는 만족시켜야 한다.
본 발명은 입력데이타의 속도에 따른 버퍼제어기로서의 활용이 가능하며, 또한 VLD로서 가장보편적으로 사용되어지는 Bell Core의 VLD 아키텍쳐와 유사한 장치에 대한 메모리 인터페이스회로로 활용이 가능하며, 외부와의 리퀘스트/억셉트라는 방식을 이용하여 버퍼제어를 행함으로써 외부메모리와는 상관없이 용이하게 인터페이스를 수행할 수 있다.
본 발명은 VLD의 대부분의 처리가 32 비트 단위인 것과 외부 메모리가 64 비트 단위인 표준 MPEG 응용을 목표로 한 것으로서, 대부분의 응용이 여기에 적용되며, HDTV에도 적용시킬 수 있다.
상술한 바와 같이 영상 압축 및 복원장치에 있어서 본 발명에 의한 가변길이복호화기의 메모리 인터페이스방법 및 회로에서는 VLD에서 발생하는 리퀘스트신호에 대하여 내부 메모리의 데이타를 독출하고, 내부 메모리가 빈 공간이 규정치 이상이 되는 경우 외부 메모리에 고속 데이타 리퀘스트신호를 공급하고, 억셉트신호가 발생된 후 입력되는 데이타를 내부 메모리에 기입함으로써, VLD와 외부 메모리간의 빈번한 메모리 억세스에 의한 신호처리의 복잡도를 경감시킬 수 있다.

Claims (8)

  1. 가변길이복호화기에서 출력되는 제1리퀘스트신호로부터 독출클럭과 독출어드레스를 생성하여 내부 메모리에서 데이타를 독출하는 단계; 상기 내부메모리로부터 소정 레벨 이상 데이타가 독출되면 제2리퀘스트신호를 생성하여 외부메모리 콘트롤러로 공급하는 단계; 상기 외부메모리 콘트롤러에서 상기 제2리퀘스트신호에 대한 억셉트신호가 발생되면 상기 내부메모리의 기입어드레스 및 기입구간을 생성하여 상기 외부메모리에서 공급되는 데이타를 상기 내부메모리에 기입하는 단계를 포함하는 것을 특징으로 하는 가변길이복호화기의 메모리 인터페이스방법.
  2. 가변길이복호화기에서 출력되는 제1리퀘스트신호로부터 독출클럭과 독출어드레스를 생성하고, 상기 독출어드레스가 소정 레벨에 도달하면 제2리퀘스트신호를 생성하여 외부메모리 콘트롤러로 공급하기 위한 독출제어부; 상기 외부메모리 콘트롤러로부터 상기 제2리퀘스트신호에 대한 억셉트신호가 발생되면 상기 억셉트신호로 부터 기입어드레스와 기입구간신호를 생성하기 위한 기입제어부; 및 외부메모리로부터 공급되는 데이타를 상기 기입제어부에서 생성된 기입어드레스와 기입구간신호에 따라 기입되도록 제어하는 내부메모리 및 메모리제어부를 포함하는 것을 특징으로 하는 가변길이복호화기의 메모리 인터 페이스회로.
  3. 제2항에 있어서, 상기 독출인에이블신호는 상기 제1리퀘스트신호를 N번 토글하여 생성하는 것을 특징으로 하는 가변길이복호화기의 메모리 인터패이스회로.
  4. 제3항에 있어서, 상기 N의 값은 상기 내부메모리의 1개 데이타를 구성하는 비트수와 상기 가변길이복호화기의 처리비트수에 따라 결정되는 것을 특징으로 하는 가변길이복호화기의 메모리 인터페이스회로.
  5. 제2항에 있어서, 상기 독출제어부는 상기 제1리퀘스트신호로 부터 제1클럭 레이트로 독출클럭을 생성하는 제1멀티플렉서; 상기 독출클럭을 카운트하여 독출어드레스를 생성하는 제1카운터; 상기 독출어드레스가 제1소정레벨 혹은 제2소정레벨인가를 판별하는 제1 및 제2디코더, 상기 제1 및 제2디코더의 디코딩 결과로부터 상기 제2리퀘스트신호를 생성하는 제1신호 생성기 : 및 상기 독출클럭으로부터 제2클럭 레이트로 독출용 칩인에이블신호를 생성하는 제2신호 생성기로 구성되는 것을 특징으로 하는 가변길이복호화기의 메모리 인터페이스회로.
  6. 제5항에 있어서, 상기 기입제어부는 상기 억셉트신호로부터 리셋신호를 생성하는 제3신호 생성기; 상기 리셋신호에 의해 리셋되고, 상기 제1클럭을 카운트하여 기입어드레스를 생성하는 제2카운터; 상기 리셋신호와 상기 제2카운터에서 출력되는 RC 신호에 의해 기입구간신호를 생성하는 제4신호생성기; 상기 기입구간신호와 상기 제1클럭을 제2클럭으로 래치한 신호로부터 독출/기입 선택신호를 생성하는 제5신호생성기; 및 상기 제2클럭, 상기 기입구간신호 및 상기 제1클럭을 제2클럭으로 래치한 신호로부터 기입용 칩인에이블신호를 생성하는 제6신호생성기로 구성되는 것을 특징으로 하는 가변길이복호화기의 메모리 인터페이스회로.
  7. 제6항에 있어서, 상기 내부메모리 및 메모리제어부는 상기 제1클럭을 제2클럭으로 래치한 신호를 선택신호로 하여 상기 독출어드레스와 기입어드레스를 절환하여 어드레스신호로 출력하는 제2멀티플렉서; 상기 독출용 칩인에이블신호와 기입용 칩인에이블신호로부터 칩인에이블신호를 생성하는 제7신호생성기; 상기 외부메모리 콘트롤러로부터 공급되는 데이타를 쉬프트시키는 제1쉬프트레지스터; 상기 제1쉬프트 레지스터에서 출력되는 데이타, 칩인에이블신호, 어드레스신호, 독출/기입 선택신호를 입력으로 하는 내부메모리; 상기 내부메모리에서 출력되는 데이타를 상기 독출클럭에 따라 출력하는 제2쉬프트 레지스터: 및 상기 제2쉬프트 레지스터에서 출력되는 데이타를 상기 독출클럭에 따라 상위 및 하위비트로 분리하여 출력하는 제3멀티플렉서로 구성되는 것을 특징으로 하는 가변길이복호화기의 메모리 인터페이스회로.
  8. 제5항, 제6항 또는 제7항에 있어서, 상기 제1클럭은 상기 제2클럭을 2분주한 신호인 것을 특징으로 하는 가변길이복호화기의 메모리 인터페이스회로.
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