DE19649676A1 - Peripherieeinheitwählsystem - Google Patents

Description

Die Erfindung betrifft ein Peripherieeinheitwählsystem, das durch Verbindung von Peripherieeinheiten über eine Signalleitung mit einer CPU-Einheit, wie beispielsweise einem Computersystem oder einer programmierbaren Steuer­ einrichtung, konstruiert ist, wobei die CPU-Einheit selektiv auf die Peripherieeinheiten zugreift.

Im allgemeinen sieht der Aufbau bei einem Computersystem oder einer programmierbaren Steuereinrichtung so aus, daß eine CPU-Einheit mit einem nach einem Programm ar­ beitenden Prozessor mit einer Peripherieeinheit kombi­ niert ist, welche bei Dateneingabe- und -ausgabeopera­ tionen und komplizierten Rechenvorgängen die CPU-Einheit unterstützt. Es ist üblich, mehrere Peripherieeinheiten vorzusehen, und wie in Fig. 23 gezeigt, sind die Peri­ pherieeinheiten 1 über eine Signalbusleitung 3 mit einer CPU-Einheit 2 verbunden. Um einen Dialog zwischen der CPU-Einheit 2 und der einzelnen Peripherieeinheit 1 herzustellen, ist ein einzelnes Auswählen der Periphe­ rieeinheiten 1 notwendig. Um dieser Forderung nachzukom­ men, wurden folgende Strukturen in Betracht gezogen.

Zwischen der CPU-Einheit 2 und jeder Peripherieeinheit 1 ist jeweils eine Signalleitung zum Wählen der Periphe­ rieeinheit vorgesehen, um die Peripherieeinheit 1 je­ weils über eine Signalleitung außer der Signalleitung 3 zur Übertragung von Daten auszuwählen. Diese Struktur verlangt jedoch, daß die Anzahl der Signalleitungen derjenigen der Peripherieeinheiten 1 entspricht, wodurch das Problem entsteht, daß die Anzahl der Verbindungs­ leitungen entsprechend der Zunahme der Zahl der Periphe­ rieeinheiten 1 bei einer Vergrößerung des Systems zu­ nimmt.

Im Gegensatz zu dem obenstehenden gibt es eine Struktur, bei der jede Peripherieeinheit 1 vorbereitend mit einer individuellen Einheit-Adresse versehen wird, und indem eine Rufadresse von der CPU-Einheit 2 an die Signallei­ tung 3 gesendet wird, wird diejenige Peripherieeinheit 1 gewählt, in der die Einheit-Adresse gesetzt ist, wel­ che mit der Rufadresse übereinstimmt. Gemäß dieser Struktur werden die Peripherieeinheiten in Zeitteilung gewählt, und diese Anordnung hat den Vorteil, daß die Zahl der Verbindungsleitungen selbst dann nicht zunimmt, wenn bei zunehmender Größe des Systems eine erhöhte Anzahl an Peripherieeinheiten 1 gegeben ist.

Nach den Strukturen nach dem Stand der Technik wird jedoch die Adresse jeder Peripherieeinheit 1 mittels eines Schalters gesetzt, und deshalb ist der Einheit- Adressensetzvorgang aufwendig. Ferner sind die Einheit- Adressen einzeln in den Peripherieeinheiten 1 gesetzt.

Gibt es also eine höhere Anzahl von Peripherieeinheiten 1 oder wird später eine zusätzliche Peripherieeinheit eingebaut, entsteht das Problem, daß das Setzen fehler­ haft wird, beispielsweise durch eine Überlappung bei der Einheit-Adresse.

In der auf der am 29. Dezember 1994 eingereichten U.S.- Anmeldung Nr. 08/365, 655 basierenden, am 11. Juli 1996 veröffentlichten Internationalen Anmeldung WO96/21181 sind ein Erweiterungsmoduladreßverfahren und eine Erwei­ terungsmoduladreßvorrichtung offenbart, bei denen eine Basiseinheit in Form einer programmierbaren Steuerein­ richtung (PLC) eine Adreßzahl an einen Erweiterungs-I/O- Modul und daran angebrachte Module sendet, jeder Erwei­ terungsmodul die Zahl, die er empfängt, annimmt und als seine eigene Adreßzahl ansieht, und der Erweiterungs­ modul die Zahl dekrementiert und an den nächsten Modul weitergibt, sofern die Zahl nicht Null ist. Dieses Ver­ fahren und diese Vorrichtung könnten eine Lösung des oben erwähnten Problems darstellen.

Der Erfindung liegt die Aufgabe zugrunde, mehrere ver­ schiedene Peripherieeinheitwählsysteme zu schaffen, die Lösungen des oben erwähnten Problems darstellen können, und zwar basierend auf sich von der Idee des in der oben erwähnten Internationalen Anmeldung offenbarten Verfah­ rens bzw. Vorrichtung unterscheidenden Ideen.

Diese Aufgabe wird mit den Merkmalen der selbständigen Ansprüche gelöst.

Weitere vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Um das oben erwähnte Problem zu lösen, ermöglicht die Erfindung die Wahl zwischen mehreren Peripherieeinheiten mit einer verringerten Anzahl an Verbindungsleitungen hauptsächlich dadurch, daß eine Struktur zum Setzen einer Einheit-Adresse in jeder Peripherieeinheit gewählt und jede Peripherieeinheit mittels einer Rufadresse von einer CPU-Einheit gewählt und der Setzvorgang durch Automatisierung des Einheit-Adressensetzens vereinfacht wird, wobei fehlerhaftes Setzen verhindert wird.

Selbst wenn eine Peripherieeinheit in einem beliebigen gewünschten Schlitz montiert ist, setzt die CPU-Einheit erfindungsgemäß automatisch eine Adresse für jede Peri­ pherieeinheit, und deshalb braucht der Benutzer des Peripherieeinheitwählsystems nicht für jede Peripherie­ einheit mittels eines Schalters usw. eine Adresse zu setzen. Infolgedessen dauert es nicht so lange, ein System aufzubauen, und fehlerhaftes Setzen wird verhin­ dert.

Im folgenden werden verschiedene Aspekte der vorliegen­ den Erfindung beschrieben.

Ein erster Aspekt der Erfindung sieht eine Lösung nach Anspruch 1 vor. Bei dieser Anordnung werden die Periphe­ rieeinheiten in einen Adreßschreibzustand versetzt, und zwar in der Reihenfolge, in der sie angeschlossen sind, wenn in jeder Peripherieeinheit eine Adresse gesetzt ist, so daß in jede Peripherieeinheit einzeln eine Ein­ heit-Adresse eingeschrieben wird. Demnach besteht die Möglichkeit eines fehlerhaften Setzens nicht, solange die von der CPU-Einheit erzeugte Schreibadresse keinen Fehler enthält. Ferner wird durch das Setzen einer Ein­ heit-Adresse in jeder Peripherieeinheit von der CPU- Einheit aus der Einheit-Adreßsetzvorgang gegenüber der Konstruktion nach dem Stand der Technik, bei der die Peripherieeinheiten für das Setzen einzeln betätigt werden, vereinfacht.

Nach einem auf dem ersten Aspekt der Erfindung basieren­ den zweiten Aspekt ist eine Peripherieeinheit vorgese­ hen, dadurch gekennzeichnet, daß die erste Signalleitung eine Parallelsendeleitung zum Senden der Rufadresse als parallele Daten und eine zweite Seriellsendeleitung zum Senden der Schreibadresse als serielle Daten aufweist, die Adreßsetzeinrichtung aufweist: eine Seriell-Paral­ lel-Wandlerschaltung zum Umwandeln der Schreibadresse der von der zweiten Leitung eingegebenen seriellen Daten in parallele Daten, und eine erste Halteschaltung zum Halten der Schreibadresse der von der Seriell-Parallel- Wandlerschaltung ausgegebenen parallelen Daten bei Ein­ gabe des Auswahlsignals, die Signalsendeeinrichtung eine zweite Halteschaltung zum Halten des von der CPU-Einheit gesendeten Schreibbefehlsignals bei Eingabe des Auswahl­ signals aufweist, und die Gattereinrichtung eine Gatter­ schaltung zum Unterbinden der Eingabe des Auswahlsignals in die erste und zweite Halteschaltung bei Empfang des in der zweiten Halteschaltung gehaltenen Schreibbefehls­ ignals aufweist.

Gemäß obiger Anordnung kann die Übertragung der Schreib­ adresse nur durch eine Signalleitung erreicht werden, und daher ist die Zahl der Signalleitungen verringert.

Ein dritter Aspekt der Erfindung sieht eine Lösung gemäß Anspruch 7 vor. Gemäß dieser Anordnung wird der Zählwert des Zählers zur Einheit-Adresse. Folglich ist die Zahl der zur Übertragung der Schreibadresse erforderlichen Signalleitungen verringert und die Schreibadresse wird automatisch erzeugt. Daher ist die Möglichkeit eines fehlerhaften Setzens der Einheit-Adresse bedeutend ver­ ringert.

Ein vierter Aspekt der Erfindung sieht eine Lösung gemäß Anspruch 10 vor.

Ein fünfter Aspekt der Erfindung sieht eine Lösung gemäß Anspruch 12 vor. Gemäß dieser Anordnung werden die Peri­ pherieeinheiten einzeln ausgewählt, ohne eine Adresse in den Peripherieeinheiten zu setzen, wodurch der Zugriff der CPU-Einheit ermöglicht ist. Das heißt, durch Senden von Auswahlsignalen, deren Anzahl den Peripherieeinhei­ ten entspricht, zu den Peripherieeinheiten in der Rei­ henfolge, in der die Peripherieeinheiten von der CPU- Einheit aus seriell geschaltet sind, ist der Zugriff der CPU-Einheit auf jede Peripherieeinheit bewilligt. Wird die Peripherieeinheit, auf die zugegriffen werden soll, gewechselt, wird mittels des Rücksetzsignals ein identi­ scher Vorgang wiederholt. Eine für den Zugriff erforder­ liche zeitliche Verzögerung jedoch stellt kein Problem dar, wenn die Zahl der Peripherieeinheiten relativ ge­ ring ist, und diese Anordnung ist recht vorteilhaft dahingehend, daß die Zahl der Signalleitungen verringert werden kann.

Ein auf dem ersten Aspekt der Erfindung basierender sechster Aspekt sieht eine Lösung nach Anspruch 16 vor. Wenn die Peripherieeinheiten in den mehreren an der Mutterplatine vorgesehenen Einheit-Montageschlitzen montiert sind, kann gemäß dieser Anordnung die Signal­ übertragung zu der Peripherieeinheit in der nächsten Stufe durch Auswahl des Schaltzustandes der Wegwählein­ richtung selbst dann erfolgen, falls keine Peripherie­ einheit in den Einheit-Montageschlitzen montiert ist, wenn die Peripherieeinheiten zum seriellen Anschluß eine Signalleitung aufweisen. Das heißt, die Peripherieein­ heiten müssen nicht der Reihe nach, ohne Lücke zwischen ihnen in den Einheit-Montageschlitzen, montiert werden, und dies gewährleistet einen hohen Freiheitsgrad bei der Montage und Entfernung der einzelnen Peripherieeinhei­ ten.

Ein siebter Aspekt der Erfindung sieht eine Lösung gemäß Anspruch 20 vor. Gemäß dieser Anordnung ist der Frei­ heitsgrad bei der Montage und Entfernung der einzelnen Peripherieeinheiten in den Einheit-Montageschlitzen ähnlich wie beim sechsten Aspekt der Erfindung erhöht. Ferner kann durch Bereitstellen der zum Setzen der Ein­ heit-Adressen verwendeten Schaltung an der Mutterplatine die Wegwähleinrichtung entfallen, und dies führt zu einer Kompaktierung der einzelnen Peripherieeinheiten.

Im folgenden werden bevorzugte Ausführungsbeispiele der Erfindung unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm eines erfindungsgemäßen Peri­ pherieeinheitwählsystems,

Fig. 2A-2D Blockdiagramme verschiedener Interface-Schaltun­ gen einer CPU-Einheit in dem Peripherieeinheit­ wählsystem,

Fig. 3 ein Schaltbild einer Interface-Schaltung einer Peripherieeinheit nach einem ersten Ausführungs­ beispiel der vorliegenden Erfindung,

Fig. 4A-4H Signalwellenformen, welche den Betrieb des Peri­ pherieeinheitwählsystems nach dem ersten Aus­ führungsbeispiel repräsentieren,

Fig. 5 ein Schaltbild einer Interface-Schaltung einer Peripherieeinheit nach einem zweiten Ausfüh­ rungsbeispiel der Erfindung,

Fig. 6 ein Schaltbild einer Interface-Schaltung einer Peripherieeinheit nach einem dritten Ausfüh­ rungsbeispiel der Erfindung,

Fig. 7 ein Schaltbild einer Interface-Schaltung einer Peripherieeinheit nach einem vierten Ausfüh­ rungsbeispiel der Erfindung,

Fig. 8A, 8B Schaltbilder von Interface-Schaltungen einer Peripherieeinheit und einer CPU-Einheit in dem Peripherieeinheitwählsystem nach einem fünften Ausführungsbeispiel der Erfindung,

Fig. 9A, 9B Schaltbilder von Interface-Schaltungen einer Peripherie-Einheit und einer CPU-Einheit in dem Peripherieeinheitwählsystem nach einem sechsten Ausführungsbeispiel der Erfindung,

Fig. 10A§-10I Signalwellenformen, die den Betrieb des Periphe­ rieeinheitwählsystems nach dem sechsten Ausfüh­ rungsbeispiel repräsentieren,

Fig. 11 ein Schaltbild einer Interface-Schaltung einer Peripherieeinheit nach einem siebten Ausfüh­ rungsbeispiel der Erfindung,

Fig. 12A-12H Signalwellenformen, die den Betrieb des Periphe­ rieeinheitwählsystems nach dem siebten Ausfüh­ rungsbeispiel repräsentieren,

Fig. 13 ein Schaltbild einer Interface-Schaltung einer Peripherieeinheit nach einem achten Ausführungs­ beispiel der Erfindung,

Fig. 14A, 14B Schaltbilder von Interface-Schaltungen einer Peripherieeinheit und einer CPU-Einheit in dem Peripherieeinheitwählsystem nach einem neunten Ausführungsbeispiel der Erfindung,

Fig. 15A-15H Signalwellenformen, die den Betrieb des Periphe­ rieeinheitwählsystems nach dem neunten Ausfüh­ rungsbeispiel repräsentieren,

Fig. 16 ein Schaltbild einer Interface-Schaltung einer Peripherieeinheit nach einem zehnten Ausfüh­ rungsbeispiel der Erfindung,

Fig. 17A-17K Signalwellenformen, die den Betrieb des Periphe­ rieeinheitwählsystems nach dem zehnten Ausfüh­ rungsbeispiel repräsentieren,

Fig. 18 ein Schaltbild des elften Ausführungsbeispiels der Erfindung,

Fig. 19 ein Blockdiagramm eines Peripherieeinheitwählsy­ stems nach dem elften Ausführungsbeispiel,

Fig. 20 ein Schaltbild des zwölften Ausführungsbeispiels der Erfindung,

Fig. 21 ein Schaltbild des dreizehnten Ausführungsbei­ spiels der Erfindung,

Fig. 22 ein Schaltbild des vierzehnten Ausführungsbei­ spiels der Erfindung, und

Fig. 23 ein Blockdiagramm eines Peripherieeinheitwählsy­ stems nach dem Stand der Technik.

Die folgenden Ausführungsbeispiele gehen jeweils davon aus, daß ebenso wie bei der in Fig. 23 gezeigten Struk­ tur nach dem Stand der Technik mehrere Peripherieein­ heiten 1 über eine Signalleitung 3 mit einer CPU-Einheit 2 verbunden sind. In jedem der folgenden Ausführungsbei­ spiele jedoch besteht die Signalleitung 3 aus einer ersten Signalleitung 31 zum Herstellen einer Busverbin­ dung zwischen der CPU-Einheit und den mehreren Periphe­ rieeinheiten und einer zweiten Signalleitung 32 zum Herstellen einer Kaskadenverbindung unter den mehreren Peripherieeinheiten und Anschließen der CPU-Einheit an die erste Stufe der mehreren Peripherieeinheiten, wie in Fig. 1 gezeigt. In dieser Hinsicht unterscheidet sich die Signalleitung 3 jedes Ausführungsbeispiels von der Signalleitung 3 des in Fig. 23 gezeigten herkömmlichen Peripherieeinheitwählsystems.

In den folgenden Ausführungsbeispielen der vorliegenden Erfindung wird jeweils eine Interface-Schaltung 2a zum Übertragen bestimmter Signale von der CPU-Einheit 2 zu den Signalleitungen 31 und 32 verwendet. Die Interface- Schaltung 2a in der CPU-Einheit 2 kann gemäß den Fig. 2A-2D implementiert sein. Das heißt z. B., daß jede Si­ gnalader der ersten Signalleitung 32 und der zweiten Signalleitung 32 mit jedem der für eine CPU in der CPU- Einheit 2 vorgesehenen Ausgangsports 0-4, wie in Fig. 2A, 2B gezeigt, verbunden sein kann, und die CPU ein be­ stimmtes Programm zur Ausgabe bestimmter Signale über die Ausgangsports ausführen und dadurch die nachfolgend erwähnten Signale, die jeweils zum Zugriff auf die Peri­ pherieeinheiten 1 zu verwenden sind, senden kann. Alter­ nativ können einige Signaladern der Signalleitungen 31 und 32 mit Adreßsignalanschlüssen und einem Speicher­ steuersignal- (d. h. Lese- oder Schreibsignal-)Anschluß statt oder zusätzlich zu den Ausgangsports verbunden sein. Ferner können statt der Adreßsignalanschlüsse Datensignalanschlüsse und statt des Lesesignalanschlus­ ses Schreibsignalanschlüsse verwendet werden, wie in Fig. 2C und 2D gezeigt.

Eine Interface-Schaltung 1a in jeder Peripherieeinheit 1 empfängt von der CPU-Einheit 2 über die Signalleitungen 31 und 32 gesendete Signale und überträgt die Signa­ le zu der Peripherieeinheit 2 der folgenden Stufe, und dadurch steuert die Interface-Einheit 1a den Zugriff der CPU-Einheit 2 auf die Peripherieeinheit 1. Die Einzel­ heiten der Anordnung und des Betriebs der Interface- Schaltung 1a der Peripherieeinheit 1 hängen von dem je­ weiligen Ausführungsbeispiel ab, wie nachfolgend be­ schrieben.

Ferner ist in den folgenden Ausführungsbeispielen der Weg der zwischen der CPU-Einheit 2 und den Peripherie­ einheiten 1 zu übermittelnden Daten weggelassen, und nur eine Struktur zum Setzen einer Einheit-Adresse in jeder Peripherieeinheit 1 und eine Struktur zum Ermöglichen der Datenübertragung zwischen den Peripherieeinheiten 1 und der CPU-Einheit 2 mittels einer Rufadresse von der CPU-Einheit 2 und einer in den Peripherieeinheiten 1 jeweils gesetzten Einheit-Adresse sind gezeigt.

Erstes Ausführungsbeispiel

Wie in Fig. 3 gezeigt, ist die Interface-Schaltung 1a in der Peripherieeinheit 1 dieses Ausführungsbeispiels mit einer Halteschaltung 11a, die als Adreßsetzeinrichtung zum Speichern einer Einheit-Adresse, einer Adreßver­ gleichsschaltung 12, die bei Übereinstimmung der von der CPU-Einheit 2 gesendeten Rufadresse mit der in der Hal­ teschaltung 11a gesetzten Einheit-Adresse ein Überein­ stimmungssignal ausgibt, einer ersten Gatterschaltung 13, die das Passieren eines Wählsignals CS von der CPU- Einheit 2 zuläßt, wenn von der Adreßvergleichsschaltung 12 das Übereinstimmungssignal ausgegeben wird, und einer zweiten Gatterschaltung 14 versehen, die auf der Basis eines Auswahlsignals USP der CPU-Einheit 2 ein Schreibsignal erzeugt.

In diesem Fall hat die Rufadresse von der CPU-Einheit 2 drei Bits. Über die Signalleitung 31 werden ein 3-Bit- Adreßsignal (Rufadresse) US0, US1, US2 und eine 3-Bit- Schreibadresse SD0, SD1, SD2 zusammen mit dem Wählsignal CS, dem Auswahlsignal USP und einem Rücksetzsignal RESET von jeweils einem Bit gesendet. Über die Signalleitung 32 wird ein 1-Bit-Schreibbefehlsignal US gesendet. Von diesen Signalen wird lediglich das Schreibbefehlsignal US sequentiell von der sich in der Nähe ("Nähe" steht hier für Nähe im Hinblick auf den Signalweg, nicht die räumliche Entfernung) der CPU-Einheit 2 befindenden Peripherieeinheit 1 gesendet, während die anderen Signa­ le gleichzeitig zu allen Peripherieeinheiten 1 gesendet werden. Das heißt, die zum Senden des Schreibbefehlsig­ nals US verwendete Signalleitung 32 schaltet die meh­ reren Peripherieeinheiten in Kaskade und verbindet die erste Stufe in den Peripherieeinheiten mit der CPU-Ein­ heit 2, während die anderen Signalleitungen die Periphe­ rieeinheiten 1 mittels Busverbindung mit der CPU-Einheit 2 verbinden.

Zum Ein- oder Ausgeben der oben erwähnten Signale ist die Peripherieeinheit 1 dieses Ausführungsbeispiels mit den folgenden Anschlüssen versehen:

• (1) Busverbindungsanschlüsse 101, 105 und 107, welche zur Eingabe des Wählsignals CS, des Auswahlsignals USP bzw. eines Rücksetzsignals RESET mit der Signalleitung 31 verbunden sind,
• (2) Busverbindungsanschlüsse 110, 111, 112, welche zur Eingabe der Rufadresse US0, US1, US2 mit der Signalleitung 31 verbunden sind,
• (3) Busverbindungsanschlüsse 130, 131, 132, welche zur Eingabe der Schreibadresse SD0, SD1, SD2 mit der Signal­ leitung 31 verbunden sind, und
• (4) Ein- und Ausgabeanschlüsse 103, 104, welche zur Ein­ bzw. Ausgabe des Schreibbefehlsignals US mit der Signal­ leitung 32 verbunden sind.

In der in Fig. 3 gezeigten Peripherieeinheit 1 ist die Halteschaltung 11a so konstruiert, daß sie 4-Bit-Daten hält, und drei Bits von den vieren werden als Einheit- Adresse verwendet und das andere zum Senden des Schreib­ befehlsignals US. Die Halteschaltung 11a hält den in ihre Eingangsanschlüsse D0 bis D3 eingegebenen Bitwert bei jedem Anstiegszeitpunkt eines von der zweiten Gat­ terschaltung 14 in einen Taktanschluß Ck eingegebenen Signals und gibt fortwährend jeden eingegebenen Bitwert aus ihren Ausgangsanschlüssen Q0 bis Q3 aus, bis das Signal für den Taktanschluß Ck nachträglich ansteigt oder in ihren Rücksetzanschluß R ein Rücksetzsignal RESET eingegeben wird. Der Eingangsanschluß D3 und der Ausgangsanschluß Q3 zur Verwendung beim Senden des Schreibbefehlsignals US sind von der CPU-Einheit 2 aus seriell (d. h. Einheit um Einheit) geschaltet. Im einzel­ nen ist der Eingangsanschluß D3 der Halteschaltung 11a in der Peripherieeinheit 1 der ersten Stufe, die der CPU-Einheit 2 am nächsten liegt, mit der CPU-Einheit 2 und der Eingangsanschluß D3 der Halteschaltung 11a in der Peripherieeinheit 1 der zweiten Stufe, die der CPU- Einheit 2 am zweitnächsten liegt, mit dem Ausgangsan­ schluß Q3 der Halteschaltung 11a in der Peripherieein­ heit 1 der ersten Stufe verbunden. Die anderen Eingangs­ anschlüsse D0, D1, D2 der Halteschaltung 11a sind über die Busverbindung in jeder Peripherieeinheit 1 parallel geschaltet.

Ein Eingang der zweiten Gatterschaltung 14 ist der Aus­ gang des Ausgangsanschlusses Q3 der Halteschaltung 11a, und wenn der Ausgang des Ausgangsanschlusses Q3 auf dem Low-Pegel ist ("Low-Pegel" wird im folgenden als "L- Pegel" bezeichnet), wird der andere Eingang der zweiten Gatterschaltung 14 in den Taktanschluß Ck der Halte­ schaltung 11a eingegeben. Der andere Eingang der zweiten Gatterschaltung 14 ist das Auswahlsignal USP von der CPU-Einheit 2, während das Auswahlsignal USP als ein Signal eingegeben wird, das den L-Pegel in einer festge­ legten Zeit erreichen wird. Wenn also das Auswahlsignal USP in einer Periode erzeugt wird, in der der Ausgang des Ausgangsanschlusses Q3 der Halteschaltung 11 auf dem L-Pegel ist, steigt der Eingang zu dem Taktanschluß Ck der Halteschaltung 11 gleichzeitig mit dem Anstieg des Auswahlsignals USP an, so daß in die Eingangsanschlüsse D0 bis D3 der Halteschaltung 11 eingegebene Bitwerte an den Ausgangsanschlüssen Q0 bis Q3 erscheinen.

Ferner ist die Adreßvergleichsschaltung 12 ein 3-Bit- Digitalkomparator und gibt an die erste Gatterschaltung 13 ein Übereinstimmungssignal aus, wenn die in die Ein­ gangsanschlüsse AO bis A2 und BO bis B2 eingegebenen Bitwerte von jeweils drei Bits übereinstimmen. Das Über­ einstimmungssignal ist ein Signal, um den Eingang der ersten Gatterschaltung 13 auf den L-Pegel zu bringen, und in diesem Zustand erscheint der andere Eingang der ersten Gatterschaltung 13 an dem Ausgang. Der andere Eingang der ersten Gatterschaltung 13 ist das Wählsignal CS von der CPU-Einheit 2. Wenn in dem Zustand, daß von der Adreßvergleichsschaltung 12 das Übereinstimmungs­ signal ausgegeben wird, ein L-Pegel-(aktives)Wählsignal CS eingegeben wird, geht der Ausgang der ersten Gatter­ schaltung 13 auf den L-Pegel (aktiv), um eine Datenüber­ tragung zwischen der Peripherieeinheit 1 und der CPU- Einheit 2 zu ermöglichen.

Im folgenden wird der Betrieb beschrieben. Wenn die CPU- Einheit 2 der Halteschaltung 11a jeder Peripherieeinheit 1 befiehlt, eine Einheit-Adresse zu schreiben, gibt die CPU-Einheit 2 die Schreibadresse SD0, SD1, SD2 über die Anschlüsse 130, 131, 132 der Peripherieeinheit 1 gemäß Fig. 4A in die Eingangsanschlüsse D0, D1, D2 der Halte­ schaltung 11a ein und sendet das Auswahlsignal USP, das gemäß Fig. 4B bei jedem Wechsel der Schreibadresse SD0, SD1, SD2 in einer festgelegten Zeit auf den L-Pegel geht. Ferner sendet die CPU-Einheit 2 das Schreibbe­ fehlsignal US mit High-Pegel (nachfolgend wird der "High-Pegel" als "H-Pegel" bezeichnet) über den Anschluß 103 der Peripherieeinheit 1 an den Eingangsanschluß D3 der Halteschaltung 11a. Dieses Senden der Schreibadresse SD0, SD1, SD2, des Auswahlsignals USP und des Schreibbe­ fehlsignals US von der CPU-Einheit kann auf oben erwähn­ te und in Fig. 2D gezeigte Weise erreicht werden.

In diesem Fall ist zu dem Zeitpunkt, an dem das Schrei­ ben der Einheit-Adresse einsetzt, nur das Eingangssignal US-IN (siehe Fig. 4C) zu dem Eingangsanschluß D3 der Halteschaltung 11a der der CPU-Einheit 2 am nächsten liegenden Halteschaltung 11a auf dem H-Pegel, während das Eingangssignal zu dem Eingangsanschluß D3 der Halte­ schaltung 11a der Peripherieeinheiten 1 in der zweiten und den folgenden Stufen auf dem L-Pegel ist. Wenn das Auswahlsignal USP eingegeben wird, verändert sich der Ausgang der Gatterschaltung 14 und dann steigt das Ein­ gangssignal des Taktanschlusses Ck der Halteschaltung 11a an. Folglich werden die Schreibadresse SD0, SD1, SD2 und das Schreibbefehlsignal US in der Halteschaltung 11a gehalten. Zu diesem Zeitpunkt geht ein Ausgangssignal US-OUT von dem Ausgangsanschluß Q3 der Halteschaltung 11a gemäß Fig. 4D auf den H-Pegel, und daher verändert sich der Ausgang der Gatterschaltung 14 nicht, selbst wenn das Auswahlsignal USP eingegeben wird. Zum selben Zeitpunkt geht das Eingangssignal US-IN für den Ein­ gangsanschluß D3 der Halteschaltung 11a der Peripherie­ einheit 1 in der nächsten Stufe auf den H-Pegel (siehe Fig. 4E). Anschließend wird das Schreibbefehlsignal US sequentiell (d. h. Einheit um Einheit) auf oben beschrie­ bene Weise zu jeder Peripherieeinheit 1 übertragen (sie­ he Fig. 4F, 4G, 4H).

Durch die obenstehende Operation werden die Schreib­ adresse SD0, SD1, SD2 und das Auswahlsignal USP zugleich zu allen Peripherieeinheiten 1 gesendet. Da jedoch das Schreibbefehlsignal US sequentiell zu jeder Peripherie­ einheit 1 gesendet wird, kann die Schreibadresse SD0, SD1, SD2 einzeln zu den Halteschaltungen 11a der Peripherieeinheiten 1 gesendet werden. Wesentlich ist, daß die Reihenfolge des Anschließens der Peripherieein­ heiten von der CPU-Einheit 2 aus zur Identifizierung jeder Peripherieeinheit 1 im Ausgangszustand, in dem in den Peripherieeinheiten 1 keine Einheit-Adresse gesetzt ist, verwendet wird. Mit anderen Worten, indem die Peri­ pherieeinheiten 1 nacheinander in einen Zustand versetzt werden, in dem die Schreibadresse SD0, SD1, SD2 geschrie­ ben werden darf, ist die Übertragung von Informationen zu jeder Peripherieeinheit 1 ohne Verwendung einer Adresse möglich. Ferner werden die Einheit-Adressen der Peripherieeinheiten 1 von der CPU-Einheit 2 automatisch geschrieben, und die Einheit-Adressen werden entspre­ chend der Anschlußreihenfolge der Peripherieeinheiten 1 geschrieben. Somit kann das mögliche Auftreten eines fehlerhaften Setzens der Einheit-Adresse verhindert werden.

Nachdem die Einheit-Adressen auf die oben beschriebene Weise, durch Senden des Adreßsignals (Rufadresse) US0, US1, US2 zu der Signalleitung 31 und Senden eines L- Pegel-Wählsignals CS, in den Halteschaltungen 11a ge­ setzt sind, wird der Ausgang der Adreßvergleichsschal­ tung 12 in derjenigen Peripherieeinheit 1 aktiv, in der die mit der Rufadresse übereinstimmende Einheit-Adresse gesetzt ist, und das Wählsignal CS passiert die Gatter­ schaltung 13, um den Zugriff auf die Peripherieeinheit 1 zu ermöglichen.

In diesem Ausführungsbeispiel bestehen die Rufadresse und die Einheit-Adresse jeweils aus drei Bits. Erhöht sich jedoch die Anzahl der Peripherieeinheiten, kann eine Anpassung an diese Erhöhung durch Steigerung der Anzahl der Bits der Adresse leicht erfolgen.

Zweites Ausführungsbeispiel

In dem ersten Ausführungsbeispiel werden die Schreib­ adresse SD0, SD1, SD2 und die Rufadresse US0, US1, US2 über verschiedene Wege gesendet. Im Gegensatz dazu werden in diesem Ausführungsbeispiel, wie in Fig. 5 gezeigt, beide Adressen auf dem gleichen Weg gesendet. Beim Setzen einer Einheit-Adresse wird die Halteschaltung 11a einmal zurückgesetzt, und deshalb ist der Ausgangswert "000". Wird also eine andere Schreibadresse als "000" verwen­ det, passiert das Wählsignal CS nicht durch die Gatter­ schaltung 13, wodurch eine mit derjenigen des ersten Ausführungsbeispiels vergleichbare Operation ermöglicht wird. Mittels dieser Struktur kann die Zahl der Adern für die Signalleitung 3 (Leitung 31) stärker als im ersten Ausführungsbeispiel verringert werden, und dies führt zu Kostensenkung. Ansonsten sind Struktur und Betrieb gleich dem ersten Ausführungsbeispiel.

Drittes Ausführungsbeispiel

Wie in Fig. 6 gezeigt, hat die Peripherieeinheit 1 die­ ses Ausführungsbeispiels eine Struktur, bei der die Halteschaltung 11a des ersten Ausführungsbeispiels durch ein D-Flipflop 11b implementiert ist. Ansonsten sind Struktur und Betrieb gleich dem ersten Ausführungsbei­ spiel.

Viertes Ausführungsbeispiel

Wie in Fig. 7 gezeigt, hat die Peripherieeinheit 1 die­ ses Ausführungsbeispiels eine Struktur, bei der anstelle der Halteschaltung 11a des ersten Ausführungsbeispiel eine 3-Bit-Halteschaltung 11c zum Halten der Einheit- Adresse und eine 1-Bit-Halteschaltung 11d zum Übertragen des Schreibbefehlsignals US funktionsmäßig getrennt vorgesehen sind. Ansonsten sind Struktur und Betrieb gleich dem ersten Ausführungsbeispiel.

Fünftes Ausführungsbeispiel

Wie in Fig. 8A gezeigt, hat die Peripherieeinheit dieses Ausführungsbeispiels eine Struktur, bei der eine Schreibadresse SD als serielle Daten von der CPU-Einheit 2 über die Signalleitung 31 über den Anschluß 150 zu jeder Peripherieeinheit 1 gesendet wird. Andererseits hält die Halteschaltung 11a die Einheit-Adresse als parallele Daten, und daher muß die in Form serieller Daten vorliegende Schreibadresse SD in parallele Daten umgewandelt werden. Daher ist auf der Eingangsseite der Halteschaltung 11a ein Seriell-Parallel-Wandler 15 zum Umwandeln der Schreibadresse SD in parallele Daten vor­ gesehen.

Das Senden der Rufadresse US0, US1, US2, der Schreibadres­ se SD, des Schreibbefehlsignals US und des Auswahlsi­ gnals USP von der CPU-Einheit 2 kann in diesem Ausfüh­ rungsbeispiel gemäß Fig. 8B durchgeführt werden. In Fig. 8B bezeichnet "SIO" einen Eingangs-Ausgangs-Anschluß einer in der CPU-Einheit 2 enthaltenen seriellen I/O- Vorrichtung. Die serielle I/O-Vorrichtung erzeugt die Schreibadresse SD als serielle Daten und sendet sie über den Anschluß SIO.

Ansonsten sind Struktur und Betrieb gleich dem ersten Ausführungsbeispiel.

Sechstes Ausführungsbeispiel

Wie in Fig. 9A gezeigt, hat die Peripherieeinheit 1 dieses Ausführungsbeispiels eine Struktur, bei der an­ stelle des Seriell-Parallel-Wandlers 15 des fünften Ausführungsbeispiels ein Zähler 16 vorgesehen ist. Im fünften Ausführungsbeispiel erzeugt die CPU-Einheit 2 die Schreibadresse in Form serieller Daten. Im Gegensatz dazu wird im vorliegenden Ausführungsbeispiel ein Im­ pulssignal PD gemäß Fig. 10A ausgegeben und von der CPU- Einheit 2 über die Signalleitung 31 über den Anschluß 160 zu jeder Peripherieeinheit 1 gesendet, das Impuls­ signal PD wird von dem Zähler 16 gezählt, und ein mit­ tels des Zählers 16 erhaltener Zählwert gemäß Fig. 10B wird als Schreibadresse an die Halteschaltung 11a gege­ ben. Im einzelnen kann durch Senden des Auswahlsignals USP gemäß Fig. 10C von der CPU-Einheit 2 synchron mit dem Impulssignal PD (Senden des Auswahlsignals USP nach Verstreichen einer festgelegten Zeit vom Zeitpunkt des Sendens des Impulssignals PD an) der Zählwert des Zäh­ lers 16 in der Halteschaltung 11a gehalten werden. Die Fig. 10D bis 10I zeigen die gleichen Signale wie die Fig. 4C bis 4H.

In vorliegendem Ausführungsbeispiel kann das Senden der Rufadresse US0, US1, US2, des Impulssignals PD, des Schreibbefehlsignals US und des Auswahlsignals USP von der CPU-Einheit 2 aus auf die in Fig. 9B gezeigte Weise durchgeführt werden.

Gemäß der Struktur dieses Ausführungsbeispiels besteht keine Notwendigkeit, in der CPU-Einheit 2 eine Schreib­ adresse zu erzeugen, und die Schreibadresse wird automa­ tisch in jeder Peripherieeinheit 1 erzeugt. Daher sind die Einheit-Adressen als einander nicht überlappend in den Peripherieeinheiten 1 gesetzt, so daß das mögliche Auftreten eines fehlerhaften Setzens der Einheit-Adresse verhindert werden kann. Ansonsten sind Struktur und Betrieb gleich dem ersten Ausführungsbeispiel.

Siebtes Ausführungsbeispiel

Wie in Fig. 11 gezeigt, hat die Peripherieeinheit 1 des vorliegenden Ausführungsbeispiels fast die gleiche Struktur wie diejenige des vierten Ausführungsbeispiels, bei dem ein Eingang der Halteschaltung 11d statt eines Ausgangs der Halteschaltung 11d als Eingang der Gatter­ schaltung 14 verwendet wird. Im Gegensatz zu der Struk­ tur des vierten Ausführungsbeispiels, bei dem beide Eingänge der Gatterschaltung 14 negative logische Ein­ gänge sind, empfängt bei der Anordnung dieses Ausfüh­ rungsbeispiels ein mit dem Eingangsanschluß der Halte­ schaltung 11d zu verbindender Eingangsanschluß einen positiven logischen Eingang. Ferner wird für den Takt­ anschluß Ck der Halteschaltung 11d nicht der Ausgang der Gatterschaltung 14, sondern das Auswahlsignal USP ver­ wendet.

Würde beim vorliegenden Ausführungsbeispiel das Schreib­ befehlsignal US auf dem H-Pegel gehalten, veränderte die Gatterschaltung 14 ihren Ausgang bei jeder Eingabe des Auswahlsignals USP, und die Halteschaltung 11c veränder­ te die Einheit-Adresse bei jeder Ausgabe des Auswahlsi­ gnals USP aus der CPU-Einheit 2. Dies bedeutet, daß die Einheit-Adressen in den Peripherieeinheiten 1 nicht einzeln gesetzt werden können. Daher veranlaßt die CPU- Einheit 2, wie in Fig. 12C gezeigt, das Abfallen des Schreibbefehlsignals US (es wird inaktiviert), nachdem in eine Peripherieeinheit 1 eine Schreibadresse einge­ schrieben worden ist (siehe Fig. 12A und 12B). Der Ausgang der Halteschaltung 11d ist zu dem Zeitpunkt, an dem das Auswahlsignal USP empfangen wird, auf dem H- Pegel, wie in Fig. 12D gezeigt, und deshalb kann das Schreibbefehlsignal US zu der Peripherieeinheit 1 in der nächsten Stufe gesendet werden.

Mit der Eingabe des Auswahlsignals USP in den Taktan­ schluß Ck der Halteschaltung 11d kommt ferner der Aus­ gang der Halteschaltung 11d dann, wenn in der Periphe­ rieeinheit 1 in der nächsten Stufe eine Einheit-Adresse gesetzt ist, auf den L-Pegel, wie in Fig. 12D gezeigt, und auch der Eingang der Halteschaltung 11d der Periphe­ rieeinheit 1 in der nächsten Stufe kommt auf den L-Pe­ gel, wie in Fig. 12E gezeigt. Zu diesem Zeitpunkt ist, wie in Fig. 12F gezeigt, der Ausgang der Halteschaltung 11d der Peripherieeinheit 1 in der nächsten Stufe auf dem H-Pegel, so daß das Schreibbefehlsignal US gemäß den Fig. 12G und 12H sequentiell zu den Peripherieeinheiten 1 gesendet werden kann. Ansonsten sind Struktur und Betrieb gleich dem ersten Ausführungsbeispiel.

Achtes Ausführungsbeispiel

Wie in Fig. 13 gezeigt, hat die Peripherieeinheit 1 dieses Ausführungsbeispiels eine Struktur, bei der die Gatterschaltung 14 des zweiten Ausführungsbeispiels weggelassen ist und in den Eingangsanschluß D3 der Hal­ teschaltung 11a immer ein H-Pegel- oder aktives Signal eingegeben wird. Der Ausgang des Ausgangsanschlusses Q3 der Halteschaltung 11a wird über eine Verzögerungsschal­ tung 19 als Schaltsignal in eine Addierschaltung 17 eingegeben. Die Adreßsignale US0, US1, US2 werden nicht nur in die Halteschaltung 11a und die Adreßvergleichs­ schaltung 12, sondern auch in die Addierschaltung 17 eingegeben. Die Addierschaltung 17 wird aktiv, wenn von der Verzögerungsschaltung 19 als Schaltsignal ein L- Pegel-Signal eingegeben wird, und inkrementiert die Adreßsignale US0, US1, US2 um Eins (durch die Angabe +1 angezeigt) und gibt sie über die Anschlüsse 120, 121, 122 aus. Wenn als Schaltsignal ein H-Pegel-Signal eingegeben wird, gelangt sie in einen Durchlaßzustand (durch die Bezeichnung ±0 angezeigt), so daß die Adreßsignale US0, US1, US2 sie über die Anschlüsse 120, 121, 122 unver­ ändert passieren können. Der Ausgang der Verzögerungs­ schaltung 19 wird auf dem L-Pegel gehalten, selbst wenn der Ausgang von dem Ausgangsanschluß Q3 der Halteschal­ tung 11a durch das Auswahlsignal USP auf den H-Pegel geht, und anschließend geht er nach Verstreichen einer Zeit, die nicht kürzer als das Intervall der Erzeugung des Auswahlsignals USP ist, auf den H-Pegel.

Dann wird beim Setzen einer Einheit-Adresse in jeder Peripherieeinheit 1 beispielsweise "000" als Adreßsigna­ le US0, US1, US2 von der CPU-Einheit 2 ausgegeben, um wie beim ersten Ausführungsbeispiel intermittierend ein Auswahlsignal USP zu erzeugen. Die Halteschaltung 11a, der das Auswahlsignal USP zugeführt wird, behält die Adreßsignale US0, US1, US2 als Einheit-Adresse und gibt aus dem Ausgangsanschluß Q3 ein H-Pegel-Signal aus. Zu diesem Zeitpunkt wird ein Signal, das durch Hinzuaddie­ ren von Eins zu den Adreßsignalen US0, US1, US2 unter Verwendung der Addierschaltung 17 erhalten wird, zu der Peripherieeinheit 1 in der nächsten Stufe gesendet. Nachdem das nächste Auswahlsignal USP eingegeben und der mittels der Addition erhaltene Wert als Einheit-Adresse in der Peripherieeinheit 1 in der nächsten Stufe gesetzt worden ist, geht das Schaltsignal, d. h. der Ausgang der Verzögerungsschaltung 19, auf den H-Pegel, um die Ad­ dierschaltung 17 in den Durchlaßzustand zu versetzen. Das heißt, die Addierschaltung 17 wird in einen Zustand versetzt, in dem sie bewirkt, daß das Adreßsignal von der CPU-Einheit 2 sie passiert.

Somit wird jede Einheit-Adresse durch Senden der Adreß­ signale US0, US1, US2 durch sukzessive Addition zu der Peripherieeinheit 1 in der nächsten Stufe gesendet. Nach dem Setzen der Einheit-Adresse arbeitet die Signallei­ tung ähnlich wie die nicht mit der Addierschaltung 17 versehene Signalleitung, da die Addierschaltung 17 in den Durchlaßzustand eintritt.

In obigem Beispiel werden die Adreßsignale US0, US1, US2 in der Addierschaltung 17 inkrementiert. Es ist jedoch möglich, eine Struktur zu wählen, bei der die Signale um Eins dekrementiert werden, beispielsweise als Adreßsi­ gnale US0, US1, US2 "111" von der CPU-Einheit ausgegeben wird und in der Reihenfolge der zunehmenden Entfernung von der CPU-Einheit 2 absteigende Einheit-Adressen in den Peripherieeinheiten 1 gesetzt werden.

Neuntes Ausführungsbeispiel

Die Peripherieeinheit 1 des vorliegenden Ausführungsbei­ spiels hat eine Struktur, bei der die Peripherieeinhei­ ten 1 nach der Ordnung ausgewählt werden, in der sie mit der CPU-Einheit 2 verbunden sind, ohne daß in den Peri­ pherieeinheiten 1 eine Adresse gesetzt wird. Das heißt, jede Peripherieeinheit 1 ist, wie in Fig. 14A gezeigt, mit zwei Halteschaltungen 21 und 22 versehen, und die Halteschaltung 21 ist ein flankenausgelöster Flipflop. Jede Peripherieeinheit 1 ist ferner mit einer UND-Schal­ tung 23, die ein logisches Produkt aus einem von der CPU-Einheit 2 über den Anschluß 171 zu der Peripherie­ einheit 1 übertragenen H-Pegel-Auswahlbefehlsignal XS und einem invertierten Ausgang der Halteschaltung 21 erhält und das logische Produkt in die Halteschaltung 21 eingibt, und einer UND-Schaltung 24 versehen, die ein logisches Produkt aus dem invertierten Ausgang der Hal­ teschaltung 21 und einem nicht-invertierten Ausgang der Halteschaltung 22 erhält. Der Ausgang der UND-Schaltung 24 wird in eine Gatterschaltung 25 eingegeben, und wenn der Ausgang der UND-Schaltung 24 auf dem L-Pegel ist, passiert das von der CPU-Einheit 2 gesendete Auswahlsi­ gnal USP die Gatterschaltung 25. Der Ausgang der Gatter­ schaltung 25 wird in den Taktanschluß Ck der Halteschal­ tungen 21 und 22 eingegeben. Ferner ist eine Gatter­ schaltung 26 vorgesehen, in die der invertierte Ausgang der Halteschaltung 21 und das Wählsignal CS eingegeben werden, und die Gatterschaltung 26 veranlaßt, daß das Wählsignal CS sie passiert, wenn der invertierte Ausgang der Halteschaltung 21 auf dem L-Pegel ist. Die Funktion der Gatterschaltung 26 ist ähnlich derjenigen der Gat­ terschaltung 13 des ersten Ausführungsbeispiels, und wenn der Ausgang der Gatterschaltung 26 auf den L-Pegel geht (aktiv), ist der Zugriff auf die Peripherieeinheit 1 gestattet.

Dann wird von der CPU-Einheit 2 ein H-Pegel-Auswahlbe­ fehlsignal XS an die Halteschaltung 22 und die UND- Schaltung 23 ausgegeben, nachdem das Rücksetzsignal RESET ausgegeben worden ist. Zu diesem Zeitpunkt sind der nicht-invertierte Ausgang der Halteschaltung 22 und auch der Ausgang der UND-Schaltung 24 auf dem L-Pegel. Wenn die CPU-Einheit 2 das Auswahlsignal USP gemäß Fig. 15A sendet, passiert dieses Signal daher die Gatter­ schaltung 25. Das heißt, wenn das Auswahlsignal USP ausgegeben wird, verändert sich der Ausgang der Gatter­ schaltung 25, und zu dem Zeitpunkt, an dem der Eingang zu dem Taktanschluß Ck der Halteschaltungen 21 und 22 ansteigt, halten die Halteschaltungen 21 und 22 jeweils den H-Pegel, wie in den Fig. 15C und 15D gezeigt. Daher geht der nicht-invertierte Ausgang der Halteschaltung 21 auf den L-Pegel, und die Gatterschaltung 26 läßt das Passieren des Wählsignals CS zu. Zu dieser Zeit wird der nicht-invertierte Ausgang der Halteschaltung 22 über den Anschluß 172 als Eingang zu der Halteschaltung 22 der Peripherieeinheit 1 in der nächsten Stufe übertragen.

Zu diesem Zeitpunkt ist der Ausgang der UND-Schaltung 24 auf dem L-Pegel, und daher läßt die Gatterschaltung 25 das Passieren des Auswahlsignals USP weiterhin zu. Wenn das Auswahlsignal USP das nächste Mal in die Gatter­ schaltung 25 eingegeben wird, steigt das Signal zu dem Taktanschluß Ck der Halteschaltungen 21 und 22 an. Da der invertierte Ausgang der Halteschaltung 21 auf dem L- Pegel ist, ist auch der Ausgang der UND-Schaltung 23 auf dem L-Pegel. Mit der Eingabe des Auswahlsignals USP geht der invertierte Ausgang der Halteschaltung 21 auf den L- Pegel (siehe Fig. 15C). Das heißt, der Ausgang der Hal­ teschaltung 24 geht auf den H-Pegel, und beide Gatter­ schaltungen 25 und 26 sperren den Durchgang des Wählsi­ gnals CS und des Auswahlsignals USP.

Da die oben erwähnte Operation zu diesem Zeitpunkt durchgeführt wird, wird ferner in der Peripherieeinheit 1 der nächsten Stufe die Gatterschaltung 26 geöffnet (siehe Fig. 15E und 15F), um das Passieren des Wählsi­ gnals CS zuzulassen. Das heißt, wenn in der Peripherie­ einheit 1 der zweiten Stufe das Passieren des Wählsi­ gnals CS ermöglicht wird, passiert dieses Signal nicht in der Peripherieeinheit 1 der ersten Stufe, und an­ schließend gestattet nur die Peripherieeinheit der Stu­ fe, deren Ordnungszahl gleich der Nummer der Auswahlsi­ gnale USP ist, das Passieren des Wählsignals CS auf alternative Art in einer ähnlichen Operation (die Peri­ pherieeinheit der dritten Stufe gelangt in den in den Fig. 15G und 15H gezeigten Zustand).

Im vorliegenden Ausführungsbeispiel kann das Senden des Auswahlbefehlsignals XS, des Auswahlsignals USP und des Rücksetzsignals RESET von der CPU-Einheit 2 auf die in Fig. 14B gezeigte Weise durchgeführt werden.

Wie oben beschrieben, wird im vorliegenden Ausführungs­ beispiel anhand der Nummer der Auswahlsignale USP eine Peripherieeinheit 1 bestimmt. Dementsprechend besteht keine Notwendigkeit für das Setzen einer Adresse in jeder Peripherieeinheit 1, und die Anzahl der Signallei­ tungen 3 ist geringer im Vergleich zu dem Fall, in dem das Setzen von Adressen durchgeführt wird. Wenn nach der Wahl einer Peripherieeinheit 1 eine andere Peripherie­ einheit 1 gewählt wird, ist es zweckmäßig, die oben erwähnte Operation nach Senden des Rücksetzsignals RESET gemäß Fig. 15B zu wiederholen. Obwohl angenommen wird, daß für ein Auswahlbefehlsignal in dem oben erwähnten Ausführungsbeispiel der H-Pegel aktiv ist, ist es akzep­ tierbar, eine Schaltung zu konstruieren, in der der L- Pegel als aktiv vorausgesetzt wird. Ferner können die Halteschaltungen 21 und 22 durch D-Flipflops ersetzt werden.

Zehntes Ausführungsbeispiel

Das vorliegende Ausführungsbeispiel arbeitet fast genau­ so wie das neunte Ausführungsbeispiel und besteht aus zwei Halteschaltungen 21b und 22b, zwei Gatterschaltun­ gen 25b und 26b und einer ODER-Schaltung 27, wie in Fig. 16 gezeigt. Die Halteschaltung 22b hält das Auswahlbe­ fehlsignal (H-Pegel) XS von der CPU-Einheit 2 zur An­ stiegszeit des Auswahlsignals USP, und ein nicht-inver­ tierter Ausgang der Halteschaltung wird zu der Halte­ schaltung 22b der Peripherieeinheit 1 der nächsten Stufe gesendet. Ferner hält die Halteschaltung 21b einen nicht-invertierten Eingang der Halteschaltung 22b. In den Taktanschluß Ck der Halteschaltung 21b wird der Ausgang der Gatterschaltung 25b eingegeben, in welche der invertierte Ausgang der Halteschaltung 22b und das Auswahlsignal USP eingegeben werden. Die Gatterschaltung 25b erlaubt das Passieren des Auswahlsignals USP, wenn der nicht-invertierte Ausgang der Halteschaltung 22b auf dem L-Pegel ist. Ferner werden ein nicht-invertierter Ausgang der Halteschaltung 21b und ein invertierter Ausgang der Halteschaltung 22b in die ODER-Schaltung 27 eingegeben. Wenn der Ausgang der ODER-Schaltung 27 auf dem L-Pegel ist, bewirkt die Gatterschaltung 26b, daß das Wählsignal CS sie passiert.

Wird nunmehr angenommen, daß das Auswahlsignal USP von der CPU-Einheit 2 intermittierend ausgegeben wird, wie in Fig. 17A gezeigt, dann ist in der Peripherieeinheit 1 der ersten Stufe vor der Eingabe des Auswahlsignals USP, wie in den Fig. 17D und 17E gezeigt, der nicht­ invertierte Ausgang der Halteschaltung 21b auf dem L- Pegel und der invertierte Ausgang der Halteschaltung 22b auf dem H-Pegel. Deshalb ist, wie in Fig. 17C gezeigt, der Ausgang Sel der ODER-Schaltung 27 auf dem H-Pegel, und die Gatterschaltung 26b wird in einen Zustand ver­ setzt, in dem sie das Passieren des Wählsignals CS ver­ hindert. Anschließend, wenn das Auswahlsignal USP einge­ geben wird, geht der nicht-invertierte Ausgang der Hal­ teschaltung 22b auf den H-Pegel, um das Auswahlbefehl­ signal XS über den Anschluß 172 zu der Peripherieeinheit 1 der nächsten Stufe zu senden. Ferner passiert das Auswahlsignal USP nicht die Gatterschaltung 25b, und daher verändert sich der Ausgang der Halteschaltung 21b nicht. Wenn jedoch der invertierte Ausgang der Halte­ schaltung 22b auf den L-Pegel geht, läßt die Gatter­ schaltung 25b das Passieren des nächsten Auswahlsignals USP zu. Also gehen sowohl der nicht-invertierte Ausgang der Halteschaltung 21b als auch der invertierte Ausgang der Halteschaltung 22b auf den L-Pegel. Infolgedessen geht der Ausgang Sel der ODER-Schaltung 27 auf den L- Pegel, so daß die Gatterschaltung 26b das Passieren des Wählsignals CS zuläßt.

Gibt die CPU-Einheit 2 kontinuierlich das Auswahlsignal USP aus, wird bei Eingabe des nächsten Auswahlsignals USP das Auswahlsignal USP durch die Gatterschaltung 25b in den Taktanschluß Ck der Halteschaltung 21b eingege­ ben. Zu diesem Zeitpunkt ist der in einen Eingangsan­ schluß D der Halteschaltung 21b eingegebene Ausgang der Halteschaltung 22b auf dem H-Pegel. Folglich geht der nicht-invertierte Ausgang der Halteschaltung 21b auf den H-Pegel und der Ausgang Sel der ODER-Schaltung 27 eben­ falls, so daß die Gatterschaltung 26b das Passieren des Wählsignals CS verhindert.

Ferner arbeitet die Peripherieeinheit 1 der nächsten Stufe gemäß den Fig. 17F, 17G und 17H mittels dieses Auswahlsignals, um das Passieren des Wählsignals CS zu ermöglichen. Die Peripherieeinheit 1 der dritten Stufe arbeitet ebenso wie in den Fig. 17I, 17J und 17K ge­ zeigt. Somit ermöglicht nur diejenige Peripherieeinheit 1, die sich in der der Nummer der Auswahlsignale USP entsprechenden Position befindet, das Passieren des Wählsignals CS. Ansonsten sind Struktur und Betrieb des vorliegenden Ausführungsbeispiels gleich dem neunten Ausführungsbeispiel.

Elftes Ausführungsbeispiel

Wie in Fig. 18 gezeigt, basiert die Struktur des vor­ liegenden Ausführungsbeispiels auf dem in Fig. 11 ge­ zeigten siebten Ausführungsbeispiel und weist einen zwischen dem Eingangsanschluß D und dem Ausgangsanschluß Q der Halteschaltung 11d eingebauten Schalter SW auf. In dem vorliegenden Ausführungsbeispiel gemäß Fig. 19 ist die Signalleitung 3 zum Verbinden der CPU-Einheit 2 mit jeder Peripherieeinheit 1 auf einer Mutterplatine B ausgebildet. Das heißt, die erste Signalleitung 31 für den Busanschluß und die zweite Signalleitung 32 für die Kaskadenverbindung sind auf einer Mutterplatine B gemäß Fig. 19 ausgebildet, so daß beispielsweise dadurch, daß eine Peripherieeinheit 1 in einen an der Mutterplatine B vorgesehenen Einheit-Montageschlitz 35 montiert wird, ein System konstruiert werden kann. Der Schalter SW ist auf der Mutterplatine B vorgesehen und wird in dem Zu­ stand, in dem keine Peripherieeinheit 1 montiert ist, im EIN- bzw. leitfähigen Zustand gehalten, so daß das Schreibbefehlsignal US übertragen werden kann.

Das heißt, die zweite Signalleitung 32 zum Senden des Schreibbefehlsignals US ist nicht durch Busverbindung angeschlossen. Wenn also in der in Fig. 19 gezeigten Struktur ein Einheit-Montageschlitz 35 ohne darin mon­ tierte Peripherieeinheit 1 vorhanden ist, kann das Schreibbefehlsignal US in der Struktur des siebten Aus­ führungsbeispiels selbst dann nicht gesendet werden, wenn in einem Einheit-Montageschlitz 35 der folgenden Stufe eine Peripherieeinheit 1 montiert ist. In Anbe­ tracht dieser Tatsache ist es durch das Vorsehen des Schalters SW möglich, das Schreibbefehlsignal US zu senden, ohne daß es in dem Teil ohne Peripherieeinheit 1 eine solche passieren müßte. Ansonsten sind Struktur und Betrieb wie beim siebten Ausführungsbeispiel.

Zwölftes Ausführungsbeispiel

Wie in Fig. 20 gezeigt, hat das vorliegende Ausführungs­ beispiel eine Struktur, bei der anstelle des Schalters SW aus dem elften Ausführungsbeispiel ein Selektor 18 vorgesehen ist. Dieser Selektor 18 gibt an seinem Ein­ gangsanschluß A ein Signal aus, wenn ein in seinen An­ schluß SEL eingegebenes Schaltsignal auf dem L-Pegel ist, und gibt an seinem Eingangsanschluß B ein Signal aus, wenn das Schaltsignal auf dem H-Pegel ist. Mit dem Anschluß SEL ist ein Pull-down-Widerstand R verbunden, und wenn eine Peripherieeinheit 1 montiert ist, wird an dessen eines Ende über den Anschluß 180 als Schaltsignal eine Versorgungsspannung Vcc (d. h. H-Pegel) angelegt.

Wenn in dem entsprechenden Einheit-Montageschlitz 35 auf der Mutterplatine B keine Peripherieeinheit 1 montiert ist, geht daher das Schaltsignal zu dem Anschluß SEL mittels des Pull-down-Widerstands R auf den L-Pegel und das Eingangssignal zu dem Eingangsanschluß A wird ausge­ geben. Mit anderen Worten, wenn keine Peripherieeinheit 1 in dem entsprechenden Einheit-Montageschlitz 35 mon­ tiert ist, passiert das Schreibbefehlsignal US den Se­ lektor 18. Ist in dem Einheit-Montageschlitz 35 eine Peripherieeinheit 1 montiert, wird in den Anschluß SEL das H-Pegel-Schaltsignal eingegeben und das Schreibbe­ fehlsignal US, das die Peripherieeinheit 1 passiert hat, passiert den Selektor 18. Ansonsten sind Struktur und Betrieb gleich dem siebten Ausführungsbeispiel.

Dreizehntes Ausführungsbeispiel

Wie in Fig. 21 gezeigt, hat das vorliegende Ausführungs­ beispiel eine Struktur, bei der dieselbe Funktion wie diejenige des Selektors 18 des zwölften Ausführungsbei­ spiels von einer Logikschaltung implementiert wird, welche aus vier NAND-Schaltungen 41 bis 44 besteht. Durch Kurzschließen der Eingangsanschlüsse einer NAND- Schaltung 44 wird diese dazu gebracht, als Inverter­ schaltung zu arbeiten. Das Schreibbefehlsignal US und der Ausgang der NAND-Schaltung 44 werden in die NAND- Schaltung 41 eingegeben. Ein Ende eines Pull-down-Wider­ stands R ist mit der NAND-Schaltung 42 verbunden, in welche der Ausgang der Halteschaltung 11d eingegeben wird. Das heißt, ein Anschluß der NAND-Schaltung 41 arbeitet als Eingangsanschluß A, ein Anschluß der NAND- Schaltung 42 arbeitet als Eingangsanschluß B, und der andere Anschluß der NAND-Schaltung 42 arbeitet als An­ schluß SEL. Die Ausgänge der NAND-Schaltungen 41 und 42 werden in die NAND-Schaltung 43 eingegeben, und die NAND-Schaltung 43 erzeugt einen Ausgang für die Periphe­ rieeinheit 1 der nächsten Stufe. Die Eingangsanschlüsse der NAND-Schaltung 44 sind mit einem Eingangsanschluß der NAND-Schaltung 42 verbunden und arbeiten als An­ schluß SEL.

Also sind die Ausgänge der NAND-Schaltungen 42 und 44 dann, wenn keine Peripherieeinheit 1 in dem entsprechen­ den Einheit-Montageschlitz 35 auf der Mutterplatine B montiert ist, auf dem H-Pegel. Daher wird das Schreib­ befehlsignal US in der NAND-Schaltung 41 invertiert und ein weiteres Mal in der NAND-Schaltung 43, so daß es unverändert passieren kann. Ist dagegen eine Peripherie­ einheit 1 montiert, geht der Ausgang der NAND-Schaltung 44 auf den L-Pegel. Folglich kann das Schreibbefehl­ signal US die NAND-Schaltung 41 nicht passieren, und die NAND-Schaltung 42 bewirkt, daß sie von dem Ausgang der Halteschaltung 11d passiert wird. Wenn also der Ausgang der Halteschaltung 11d in der NAND-Schaltung 42 inver­ tiert und in der NAND-Schaltung 43 nochmals invertiert wird, kann der Ausgang der Halteschaltung 11d zu der Peripherieeinheit 1 der nächsten Stufe gesendet werden. Ansonsten sind Struktur und Betrieb gleich dem siebten Ausführungsbeispiel.

Vierzehntes Ausführungsbeispiel

Wie in Fig. 22 gezeigt, hat das vorliegende Ausführungs­ beispiel denselben Schaltungsaufbau wie das in Fig. 11 gezeigte siebte Ausführungsbeispiel, wobei die Gatter­ schaltung 14 und die Halteschaltung 11d auf der Mutter­ platine B vorgesehen sind. Das heißt, gemäß dieser Struktur ist die Funktion des einzelnen Wählens der Peripherieeinheiten 1 bei noch nicht gesetzter Einheit- Adresse nicht in den Peripherieeinheiten 1, sondern auf der Mutterplatine B vorgesehen. Daher kann das Schreib­ befehlsignal US sequentiell über die Halteschaltung 11d gesendet werden, ungeachtet dessen, ob eine Peripherie­ einheit 1 vorhanden ist oder nicht. Ferner läßt sich die Position der Wahl der Mutterplatine B anhand des Aus­ gangs der Halteschaltung 11d erkennen, da die Halte­ schaltung 11d in dem Bereich vorgesehen ist, in dem die Peripherieeinheiten 1 jeweils zu montieren sind. Das heißt, durch Zurücksenden des Verbindungszustands jeder Peripherieeinheit 1 bei der Auswahl des Einheit-Montage­ schlitzes 35 in jeder Position kann auch detektiert werden, ob eine Peripherieeinheit 1 montiert ist oder nicht. Ansonsten sind Struktur und Betrieb gleich dem siebten Ausführungsbeispiel.

Es sei darauf hingewiesen, daß im elften bis vierzehnten Ausführungsbeispiel die Signalleitung 31 durch Busver­ bindung an die CPU-Einheit 2 angeschlossen ist, und zwar ungeachtet des Vorhandenseins oder Nichtvorhandenseins einer Peripherieeinheit 1.

Claims (20)

1. Wähleinrichtung für Peripherieeinheiten mit mehreren Peripherieeinheiten (1) und einer CPU-Einheit (2), mit:

• - einer ersten Signalleitung (31) zum Verbinden der CPU-Einheit (2) mit den Peripherieeinheiten (1),
• - einer zweiten Signalleitung (32) zum Verbinden der CPU-Einheit (2) und der Vielzahl von Peripherieein­ heiten (1) in Kaskadenschaltung,
• - einer in der CPU-Einheit (2) vorgesehenen ersten Interface-Einrichtung (2a) zum Senden eines Auswahl­ signals (USP) und einer Schreibadresse (SD0, SD1, SD2) zu der ersten Signalleitung (31) und zum Senden eines Schreibbefehlsignals (US) zu der zweiten Si­ gnalleitung (32), um für jede der Peripherieeinhei­ ten (1) eine Adresse zu setzen, und zum Senden einer Rufadresse (US0, US1, US2) zu der ersten Signalleitung (31), um die Peripherieeinheiten (1) einzeln auszu­ wählen, und
• - einer in jeder der Peripherieeinheiten (1) vor­ gesehenen zweiten Interface-Einrichtung (1a) mit:
• - einer Adreßsetzeinrichtung zum Speichern der von der CPU-Einheit (2) zusammen mit dem Auswahlsi­ gnal (USP) über die erste Signalleitung (31) gesendete Schreibadresse (SD0, SD1, SD2) als Ein­ heit-Adresse,
• - einer Signalsendeeinrichtung zum sequentiellen Senden des von der CPU-Einheit (2) über die zweite Signalleitung (32) übertragenen Schreib­ befehlsignals (US) zu der Peripherieeinheit einer folgenden Stufe jedesmal, wenn das Aus­ wahlsignal (USP) empfangen wird,
• - einer Gattereinrichtung zum Unterbinden des Emp­ fangs des Auswahlsignals (USP) in Reaktion auf das Senden des Schreibbefehlsignals (US) zu der Peripherieeinheit der folgenden Stufe, und
• - einer Zugriffsbewilligungseinrichtung zum Ver­ gleichen der von der CPU-Einheit (2) über die erste Signalleitung (31) gesendeten Rufadresse (US0, US1, US2) mit der in der Adreßsetzeinrich­ tung gesetzten Einheit-Adresse und zum Bewil­ ligen des Zugriffs der CPU-Einheit (2) bei über­ einstimmenden Adressen.

2. Peripherieeinheit (1) in einem Wählsystem für Peri­ pherieeinheiten mit mehreren Peripherieeinheiten (1) und einer CPU-Einheit (2), mit:
Busverbindungsanschlüssen (110-112, 130-131, 105) zum Eingeben einer Schreibadresse (SD0, SD1, SD2), einer Rufadresse (US0, US1, US2) und eines Auswahlsignals (USP), die von der CPU-Einheit (2) über eine erste Signalleitung (31) zum Verbinden der CPU-Einheit (2) mit der Vielzahl von Peripherieeinheiten (1) gesen­ det werden;
zwei Kaskadenschaltungsanschlüssen (103, 104) mit einem Eingangsanschluß (103) zur Eingabe eines von der CPU-Einheit (2) gesendeten Schreibbefehlsignals (US) über eine zweite Signalleitung (32) zum Ver­ binden der CPU-Einheit (2) mit den mehreren Periphe­ rieeinheiten (1) in Kaskadenschaltung und einem Aus­ gangsanschluß (104) zur Ausgabe eines auf dem Schreibbefehlsignal (US) basierenden bestimmten Signals als Schreibbefehlsignal (US) an die Periphe­ rieeinheit einer folgenden Stufe,
einer Adreßsetzeinrichtung zum Speichern der von der CPU-Einheit (2) zusammen mit dem Auswahlsignal (USP) über die erste Signalleitung (31) gesendeten Schreibadresse (SD0, SD1, SD2) als Einheit-Adresse,
einer Signalsendeeinrichtung zum sequentiellen Sen­ den des von der CPU-Einheit (2) über die zweite Signalleitung (32) übertragenen Schreibbefehlsignals (US) zu der Peripherieeinheit einer folgenden Stufe jedesmal, wenn das Auswahlsignal (USP) empfangen wird,
einer Gattereinrichtung zum Unterbinden des Empfangs des Auswahlsignals (USP) in Reaktion auf das Senden des Schreibbefehlsignals (US) zu der Peripherieein­ heit der folgenden Stufe, und
einer Zugriffsbewilligungseinrichtung zum Verglei­ chen der von der CPU-Einheit (2) gesendeten Ruf­ adresse (US0, US1, US2) mit der in der Adreßsetzein­ richtung gesetzten Einheit-Adresse und zum Bewil­ ligen des Zugriffs der CPU-Einheit (2) bei überein­ stimmenden Adressen.

3. Peripherieeinheit (1) nach Anspruch 2, dadurch ge­ kennzeichnet, daß die erste Signalleitung (31) zum Senden der Ruf­ adresse (US0, US1, US2) und der Schreibadresse (SD0, SD1, SD2) separate Leitungen aufweist,
die Adreßsetzeinrichtung und die Signalsendeeinrich­ tung eine Halteschaltung (11a) zum Halten der Schreibadresse (SD0, SD1, SD2) und des Schreibbefehls­ ignals (US) bei Eingabe des Auswahlsignals (USP) aufweisen, und
die Gattereinrichtung eine Gatterschaltung (14) zum Unterbinden der Eingabe des Auswahlsignals (USP) in die Halteschaltung (11a) bei Empfang des in der Halteschaltung (11a) gehaltenen Schreibbefehlsignals (US) aufweist.

4. Peripherieeinheit (1) nach Anspruch 2, dadurch ge­ kennzeichnet, daß die erste Signalleitung (31) zum Senden der Ruf­ adresse (US0, US1, US2) und der Schreibadresse (SD0, SD1, SD2) eine gemeinsame Leitung aufweist,
die Adreßsetzeinrichtung und die Signalsendeeinrich­ tung eine Halteschaltung (11a) zum Halten der Schreibadresse (SD0, SD1, SD2) und des Schreibbefehls­ ignals (US) bei Eingabe des Auswahlsignals (USP) aufweisen, und
die Gattereinrichtung eine Gatterschaltung (14) zum Unterbinden der Eingabe des Auswahlsignals (USP) in die Halteschaltung (11a) bei Empfang des in der Halteschaltung (11a) gehaltenen Schreibbefehlsignals (US) aufweist.

5. Peripherieeinheit (1) nach Anspruch 2, dadurch ge­ kennzeichnet, daß die Adreßsetzeinrichtung eine erste Halteschaltung (11c) zum Halten der Schreibadresse (SD0, SD1, SD2) bei Eingabe des Auswahlsignals (USP) aufweist,
die Signalsendeeinrichtung eine zweite Halteschal­ tung (11d) zum Halten des Schreibbefehlsignals (US) und zum Ausgeben des gehaltenen Signals als Schreib­ befehlsignal (US) an die Peripherieeinheit der fol­ genden Stufe bei Eingabe des Auswahlsignals (USP) aufweist, und
die Gattereinrichtung eine Gatterschaltung (14) zum Unterbinden der Eingabe des Auswahlsignals (USP) in die erste und zweite Halteschaltung (11c, 11d) bei Empfang des in der zweiten Halteschaltung (11d) gehaltenen Schreibbefehlsignals (US) aufweist.

6. Peripherieeinheit (1) nach Anspruch 2, dadurch ge­ kennzeichnet, daß die erste Signalleitung (31) eine Parallelsendelei­ tung zum Senden der Rufadresse (US0, US1, US2) als parallele Daten und eine Seriellsendeleitung zum Senden der Schreibadresse (SD) als serielle Daten aufweist,
die Adreßsetzeinrichtung aufweist:
eine Seriell-Parallel-Wandlerschaltung (15) zum Umwandeln der Schreibadresse (SD) der von der Se­ riellsendeleitung eingegebenen seriellen Daten in parallele Daten, und
eine erste Halteschaltung (11a) zum Halten der Schreibadresse der von der Seriell-Parallel-Wandler­ schaltung (15) ausgegebenen parallelen Daten bei Eingabe des Auswahlsignals (USP),
die Signalsendeeinrichtung eine zweite Halteschal­ tung (11a) zum Halten des von der CPU-Einheit (2) gesendeten Schreibbefehlsignals (US) bei Eingabe des Auswahlsignals (USP) aufweist, und
die Gattereinrichtung eine Gatterschaltung (14) zum Unterbinden der Eingabe des Auswahlsignals (USP) in die erste und zweite Halteschaltung (11a) bei Emp­ fang des in der zweiten Halteschaltung (11a) gehal­ tenen Schreibbefehlsignals (US) aufweist.

7. Wähleinrichtung für Peripherieeinheiten mit mehreren Peripherieeinheiten (1) und einer CPU-Einheit (2), mit:
einer ersten Signalleitung (31) zum Verbinden der CPU-Einheit (2) mit den mehreren Peripherieeinheiten (1)
einer zweiten Signalleitung (32) zum Verbinden der CPU-Einheit (2) und der mehreren Peripherieeinheiten (1) in Kaskadenschaltung,
einer in der CPU-Einheit (2) vorgesehenen ersten In­ terface-Einrichtung (2a) zum Senden eines Auswahl­ signals (USP) und eines mit dem Auswahlsignal (USP) synchronisierten Impulssignals (PD) zu der ersten Signalleitung (31) und zum Senden eines Schreibbe­ fehlsignals (US) zu der zweiten Signalleitung (32), um für jede der Peripherieeinheiten (1) eine Adresse zu setzen, und zum Senden einer Rufadresse (US0, US1, US2) zu der ersten Signalleitung (31), um die Peripherieeinheiten (1) einzeln zu wählen, und
einer in jeder der Peripherieeinheiten (1) vorgese­ henen zweiten Interface-Einrichtung (1a) mit:
einem Zähler (16) zum Zählen der von der CPU-Ein­ heit (2) gesendeten Impulssignale (PD),
einer Halteschaltung (11a) zum Halten eines Aus­ gangswertes des Zählers (16) als Einheit-Adresse und zum Halten des von der CPU-Einheit (2) gesendeten Schreibbefehlsignals (US) und zum Ausgeben des ge­ haltenen Signals als Schreibbefehlsignal (USP) an die Peripherieeinheit einer folgenden Stufe bei Eingabe des Auswahlsignals (USP),
einer Gatterschaltung (14) zum Unterbinden der Eingabe des Auswahlsignals (USP) in die Halteschal­ tung (11a) bei Empfang des in der Halteschaltung gehaltenen Schreibbefehlsignals (US), wenn das Schreibbefehlsignal (US) zu der Peripherieeinheit der folgenden Stufe unter Halten des Schreibbefehls­ ignals (US) in der Halteschaltung (11a) gesendet wird, und
einer Zugriffsbewilligungseinrichtung zum Verglei­ chen der von der CPU-Einheit (2) gesendeten Ruf­ adresse (US0, US1, US2) mit der in der Halteschaltung (11a) gesetzten Einheit-Adresse und zum Bewilligen des Zugriffs der CPU-Einheit (2) bei übereinstimmen­ den Adressen.

8. Peripherieeinheit (1) in einer Wähleinrichtung für Peripherieeinheiten mit einer Vielzahl von Periphe­ rieeinheiten (1) und einer CPU-Einheit (2), mit:
Busverbindungsanschlüssen (11O-112, 105, 160) zum Ein­ geben einer Rufadresse (US0, US1, US2), eines Auswahl­ signals (USP) und eines mit dem Auswahlsignal (USP) synchronisierten Impulssignals (PD), die von der CPU-Einheit (2) über eine erste Signalleitung (31) zum Verbinden der CPU-Einheit (2) mit der Vielzahl von Peripherieeinheiten (1) gesendet werden,
zwei Kaskadenschaltungsanschlüssen (103, 104) mit einem Eingangsanschluß (103) zur Eingabe eines von der CPU-Einheit (2) über eine zweite Signalleitung (32) zum Verbinden der CPU-Einheit (2) und der Viel­ zahl von Peripherieeinheiten (1) in Kaskadenschal­ tung gesendeten Schreibbefehlsignals (US) und einem Ausgangsanschluß (104) zur Ausgabe eines auf dem Schreibbefehlsignal (US) basierenden bestimmten Signals als Schreibbefehlsignal (US) an die Periphe­ rieeinheit einer folgenden Stufe,
einem Zähler (16) zum Zählen der von der CPU-Einheit (2) gesendeten Impulssignale (PD),
einer Halteschaltung (11a) zum Halten eines Aus­ gangswertes des Zählers (16) als Einheit-Adresse und zum Halten des von der CPU-Einheit (2) gesendeten Schreibbefehlsignals (US) und zum Ausgeben des ge­ haltenen Signals als Schreibbefehlsignal (US) an die Peripherieeinheit der folgenden Stufe bei Eingabe des Auswahlsignals (USP),
einer Gatterschaltung (14) zum Unterbinden der Ein­ gabe des Auswahlsignals (USP) in die Halteschaltung (11a) bei Empfang des in der Halteschaltung gehalte­ nen Schreibbefehlsignals (US), wenn das Schreibbe­ fehlsignal (US) zu der Peripherieeinheit der folgen­ den Stufe unter Halten des Schreibbefehlsignals (US) in der Halteschaltung (11a) gesendet wird, und
einer Zugriffsbewilligungseinrichtung zum Verglei­ chen der von der CPU-Einheit (2) gesendeten Ruf­ adresse (US0, US1, US2) mit der in der Halteschaltung (11a) gesetzten Einheit-Adresse und zum Bewilligen des Zugriffs der CPU-Einheit (2) bei übereinstimmen­ den Adressen.

9. Peripherieeinheit (1) in einer Wähleinrichtung für Peripherieeinheiten mit mehreren Peripherieeinheiten (1) und einer CPU-Einheit (2), mit:
Busverbindungsanschlüssen (110-112, 130-132, 105) zum Eingeben einer Schreibadresse (SD0, SD1, SD2), einer Rufadresse (US0, US1, US2) und eines Auswahlsignals (USP), die von der CPU-Einheit (2) über eine erste Signalleitung (31) zum Verbinden der CPU-Einheit (2) mit der Vielzahl von Peripherieeinheiten (1) gesen­ det werden,
zwei Kaskadenschaltungsanschlüssen (103, 104) mit einem Eingangsanschluß (103) zur Eingabe eines von der CPU-Einheit (2) über eine zweite Signalleitung (32) zum Verbinden der CPU-Einheit (2) und der Viel­ zahl von Peripherieeinheiten (1) in Kaskadenschal­ tung gesendeten Schreibbefehlsignals (US) und einem Ausgangsanschluß (104) zur Ausgabe eines auf dem Schreibbefehlsignal (US) basierenden bestimmten Signals als Schreibbefehlsignal (US) an die Periphe­ rieeinheit einer folgenden Stufe,
einer ersten Halteschaltung (11c) zum Halten der Schreibadresse (SD0, SD1, SD2) als Einheit-Adresse bei Eingabe des Auswahlsignals (USP),
einer zweiten Halteschaltung (11d) zum Halten des von der CPU-Einheit (2) gesendeten Schreibbefehls­ ignals (US) und zum Ausgeben des gehaltenen Signals als Schreibbefehlsignal (US) an die Peripherieein­ heit der folgenden Stufe bei Eingabe des Auswahlsi­ gnals (USP),
einer Gatterschaltung (14) zum Unterbinden der Ein­ gabe des Auswahlsignals (USP) in die erste Halte­ schaltung (11c) bei Empfang des in die zweite Halte­ schaltung (11d) eingegebenen Schreibbefehlsignals (US), und
einer Zugriffsbewilligungseinrichtung zum Verglei­ chen der von der CPU-Einheit (2) gesendeten Ruf­ adresse (US0, US1, US2) mit der in der ersten Halte­ schaltung (11c) gehaltenen Einheit-Adresse und zum Bewilligen des Zugriffs der CPU-Einheit (2) bei übereinstimmenden Adressen.

10. Wähleinrichtung für Peripherieeinheiten mit mehreren Peripherieeinheiten (1) und einer CPU-Einheit (2), mit:
einer ersten Signalleitung (31) zum Verbinden der CPU-Einheit (2) mit der Vielzahl von Peripherieein­ heiten (1),
einer zweiten Signalleitung (32) zum Verbinden der CPU-Einheit (2) und der Vielzahl von Peripherieein­ heiten (1) in Kaskadenschaltung,
einer in der CPU-Einheit (2) vorgesehenen ersten In­ terface-Einrichtung (2a) zum Senden eines Auswahl­ signals (USP) zu der ersten Signalleitung (31), um für jede der Peripherieinheiten (1) eine Adresse zu setzen, und zum Senden einer Adresse zu der zweiten Signalleitung (32), um für jede der Peripherieein­ heiten (1) eine Adresse zu setzen und die Periphe­ rieeinheiten (1) einzeln zu wählen,
einer in jeder der Peripherieeinheiten (1) vorgese­ henen zweiten Interface-Einrichtung (1a) mit:
einer Halteschaltung (11a) zum Halten der von der CPU-Einheit (2) gesendeten Adresse als Einheit- Adresse jedesmal, wenn das von der CPU-Einheit (2) gesendete Auswahlsignal (USP) eingegeben wird,
einer arithmetischen Schaltung (17) zum Ausgeben eines durch Addieren oder Subtrahieren der von der CPU-Einheit (2) übertragenen Adresse mit einem fest­ gelegten Wert erhaltenen Wertes als Adresse an die Peripherieeinheit einer folgenden Stufe, wenn in der Halteschaltung (11a) keine Einheit-Adresse gesetzt ist, und zum Ausgeben der von der CPU-Einheit (2) übertragenen Adresse als Adresse an die Peripherie­ einheit der folgenden Stufe, wenn eine Einheit- Adresse gesetzt ist, und
einer Zugriffsbewilligungseinrichtung zum Verglei­ chen der von der CPU-Einheit (2) über die zweite Signalleitung (32) übertragenen Adresse mit der in der Halteschaltung (11a) gesetzten Einheit-Adresse und zum Bewilligen des Zugriffs der CPU-Einheit (2) bei übereinstimmenden Adressen.

11. Peripherieeinheit (1) in einer Wähleinrichtung für Peripherieeinheiten mit einer Vielzahl von Periphe­ rieeinheiten (1) und einer CPU (2), mit:
Busverbindungsanschlüssen (105) zum Eingeben eines Auswahlsignals (USP), das von der CPU-Einheit (2) über eine erste Signalleitung (31) zum Verbinden der CPU-Einheit (2) mit der Vielzahl von Peripherieein­ heiten (1) gesendet wird;
Kaskadenschaltungsanschlüssen (110-112, 120-122) mit Eingangsanschlüssen (110-112) zur Eingabe einer von der CPU-Einheit (2) über eine zweite Signalleitung (32) zum Verbinden der CPU-Einheit (2) und der Viel­ zahl von Peripherieeinheiten (1) in Kaskadenschal­ tung gesendeten Adresse und Ausgangsanschlüssen (120-122) zur Ausgabe eines auf der Adresse basie­ renden bestimmten Signals als Adresse an die Peri­ pherieeinheit einer folgenden Stufe,
einer Halteschaltung (11a) zum Halten der von der CPU-Einheit (2) gesendeten Adresse als Einheit- Adresse jedesmal, wenn das von der CPU-Einheit (2) gesendete Auswahlsignal (USP) eingegeben wird,
einer arithmetischen Schaltung (17) zum Ausgeben eines durch Addieren oder Subtrahieren der von der CPU-Einheit (2) übertragenen Adresse mit einem fest­ gelegten Wert erhaltenen Wertes als Adresse an die folgende Peripherieeinheit, wenn in der Halteschal­ tung (11a) keine Einheit-Adresse gesetzt ist, und zum Ausgeben der von der CPU-Einheit (2) übertrage­ nen Adresse als Adresse an die Peripherieeinheit der folgenden Stufe, wenn eine Einheit-Adresse gesetzt ist, und
einer Zugriffsbewilligungseinrichtung zum Verglei­ chen der von der CPU-Einheit (2) über die zweite Signalleitung (32) übertragenen Adresse mit der in der Halteschaltung (11a) gesetzten Einheit-Adresse und zum Bewilligen des Zugriffs der CPU-Einheit (2) bei übereinstimmenden Adressen.

12. Wähleinrichtung für Peripherieeinheiten mit einer Vielzahl von Peripherieeinheiten (1) und einer CPU- Einheit (2), wobei die Wähleinrichtung für Periphe­ rieeinheiten aufweist:
eine erste Signalleitung (31) zum Verbinden der CPU- Einheit (2) mit der Vielzahl von Peripherieeinheiten (1),
eine zweite Signalleitung (32) zum Verbinden der CPU-Einheit (2) und der mehreren Peripherieeinheiten (1) in Kaskadenschaltung,
eine in der CPU-Einheit (2) vorgesehene erste In­ terface-Einrichtung (2a) zum Senden eines Rücksetz­ signals (RESET) zu der ersten Signalleitung (31) zum Initialisieren des Vorgangs der Auswahl der Periphe­ rieeinheiten (1) und zum Senden von Auswahlsignalen (USP), deren Nummer der zu wählenden Peripherieein­ heit entspricht, zu der ersten Signalleitung (31) und zum Senden eines Auswahlbefehlsignals (XS) zum einzelnen Auswählen der Peripherieeinheiten (1) zu der zweiten Signalleitung (32),
eine in jeder der Peripherieeinheiten (1) vorgesehe­ ne zweite Interface-Einrichtung (1a) mit:
einer Signalsendeeinrichtung zum Senden des Aus­ wahlbefehlsignals (XS) über die zweite Signalleitung (32) zu der Peripherieeinheit einer folgenden Stufe bei Empfang des Auswahlsignals (USP), das von der CPU-Einheit (2) gesendet wird, wenn das Auswahlbe­ fehlsignal (XS) von der CPU-Einheit (2) über die zweite Signalleitung (32) eingegeben wird,
einer Zugriffsbewilligungseinrichtung zum Bewil­ ligen des Zugriffs der CPU-Einheit (2) mittels des Auswahlsignals (USP) vor dem Senden des Auswahlbe­ fehlsignals (XS) zu der Peripherieeinheit der fol­ genden Stufe und zum Unterbinden des Zugriffs der CPU-Einheit (2), wenn das Auswahlsignal (USP) nach dem Senden des Auswahlbefehlsignals (XS) eingegeben wird,
einer Gattereinrichtung zum Unterbinden des Emp­ fangs des Auswahlsignals (USP), wenn das Auswahlsi­ gnal (USP) nach dem Senden des Auswahlbefehlsignals (XS) zu der Peripherieeinheit der folgenden Stufe eingegeben wird, und
einer Rücksetzeinrichtung zum Rücksetzen der Si­ gnalsendeeinrichtung, der Zugriffsbewilligungsein­ richtung und der Gattereinrichtung in einen Aus­ gangszustand mittels des Rücksetzsignals (RESET).

13. Peripherieeinheit (1) in einer Wähleinrichtung für Peripherieeinheiten mit einer Vielzahl von Periphe­ rieeinheiten (1) und einer CPU-Einheit (2), wobei die Peripherieeinheit (1) aufweist:
Busverbindungsanschlüsse (105, 107) zum Eingeben eines Auswahlsignals (USP) und eines Rücksetzsignals (RESET), die von der CPU-Einheit (2) über eine erste Signalleitung (31) zum Verbinden der CPU-Einheit (2) mit der Vielzahl von Peripherieeinheiten (1) gesen­ det werden,
zwei Kaskadenschaltungsanschlüsse (171, 172) mit einem Eingangsanschluß (171) zur Eingabe eines Aus­ wahlbefehlsignals (XS), das von der CPU-Einheit (2) über eine zweite Signalleitung (32) zum Verbinden der CPU-Einheit (2) und der Vielzahl von Peripherie­ einheiten (1) in Kaskadenschaltung gesendet wird, und einem Ausgangsanschluß (172) zur Ausgabe eines auf dem Auswahlbefehlsignal (XS) basierenden be­ stimmten Signals als Auswahlbefehlsignal (XS) an die Peripherieeinheit einer folgenden Stufe,
eine Signalsendeeinrichtung zum Senden des Auswahl­ befehlsignals (XS) über die zweite Signalleitung (32) zu der Peripherieeinheit der folgenden Stufe bei Empfang des Auswahlsignals (USP), das von der CPU-Einheit (2) gesendet wird, während das Auswahl­ befehlsignal (XS) von der CPU-Einheit (2) über die zweite Signalleitung (32) eingegeben wird,
eine Zugriffsbewilligungseinrichtung zum Bewilligen des Zugriffs der CPU-Einheit (2) mittels des Aus­ wahlsignals (USP) vor dem Senden des Auswahlbefehls­ ignals (XS) zu der Peripherieeinheit der folgenden Stufe und zum Unterbinden des Zugriffs der CPU-Ein­ heit (2), wenn das Auswahlsignal (USP) nach dem Senden des Auswahlbefehlsignals (XS) eingegeben wird,
eine Gattereinrichtung zum Unterbinden des Empfangs des Auswahlsignals (USP), wenn das Auswahlsignal (USP) nach dem Senden des Auswahlbefehlsignals (XS) zu der Peripherieeinheit der folgenden Stufe einge­ geben wird, und
eine Rücksetzeinrichtung zum Rücksetzen der Signal­ sendeeinrichtung, der Zugriffsbewilligungseinrich­ tung und der Gattereinrichtung in einen Ausgangs­ zustand mittels des Rücksetzsignals (RESET).

14. Peripherieeinheit (1) nach Anspruch 13, dadurch gekennzeichnet, daß
die Signalsendeeinrichtung eine erste Halteschaltung (22) zum Halten des von der CPU-Einheit (2) gesende­ ten Auswahlbefehlsignals (XS) bei Eingabe des Aus­ wahlsignals (USP) aufweist,
die Zugriffsbewilligungseinrichtung aufweist:
eine zweite Halteschaltung (21), die ihren eigenen invertierten Ausgang bei Empfang des Auswahlsignals (USP) hält, während das Auswahlbefehlsignal (XS) eingegeben wird, und
eine erste Gatterschaltung (23), die in einen Eingangsweg des Auswahlbefehlsignals (XS) zu der zweiten Halteschaltung eingesetzt ist und die mit­ tels eines Ausgangs der zweiten Halteschaltung (21) geöffnet und geschlossen wird, und
die Gattereinrichtung aufweist:
eine Logikschaltung (24), die einen logischen Wert ausgibt, der einer Kombination der Ausgänge der ersten und zweiten Halteschaltungen (22, 21) ent­ spricht, und
eine zweite Gatterschaltung (25), die in einen Eingangsweg des Auswahlsignals (USP) zu der ersten und zweiten Halteschaltung (22, 21) eingesetzt ist und die auf der Basis eines Ausgangs der Logikschal­ tung (24) das Passieren des Auswahlsignals (USP) unterbindet, wenn das Auswahlbefehlsignal (XS) von der ersten Halteschaltung (22) ausgegeben wird und von der zweiten Halteschaltung (21) kein Zugriff der CPU-Einheit (2) bewilligt wird.

15. Peripherieeinheit (1) nach Anspruch 13, dadurch gekennzeichnet, daß
die Signalsendeeinrichtung eine erste Halteschaltung (22b) zum Halten des von der CPU-Einheit (2) gesen­ deten Auswahlbefehlsignals (XS) bei Eingabe des Auswahlsignals (USP) aufweist,
die Zugriffsbewilligungseinrichtung aufweist:
eine zweite Halteschaltung (21b), die einen Aus­ gang der ersten Halteschaltung (22b) hält, wenn das Auswahlsignal (USP) eingegeben wird, und
eine Logikschaltung (27), die einen logischen Wert ausgibt, der einer Kombination der Ausgänge der ersten und zweiten Halteschaltungen (22b, 21b) ent­ spricht, und
die Gattereinrichtung (25b) in einen Eingangsweg des Auswahlsignals (USP) zu der zweiten Halteschaltung (21b) eingesetzt ist und das Passieren des Auswahl­ signals (USP) zu der zweiten Halteschaltung (21b) bewilligt, wenn von der ersten Halteschaltung (22b) das Auswahlbefehlsignal (XS) ausgegeben wird.

16. Wähleinrichtung für Peripherieeinheiten, in der eine Vielzahl von Peripherieeinheiten (1), die abnehmbar in einer Vielzahl von an einer Mutterplatine (B) vorgesehenen Montageschlitzen montiert sind und über Signalleitungen mit einer CPU-Einheit (2) verbunden sind, bei der die CPU-Einheit (2) durch individuel­ les Auswählen der Peripherieeinheiten (1) auf jede Peripherieeinheit (1) zugreift, wobei die Mutter­ platine (B) aufweist:
eine Kaskadenschaltungssignalleitung (32) zum Ver­ binden der CPU-Einheit (2) und der in den Montage­ schlitzen montierten Peripherieeinheiten (1) in Kaskadenschaltung, und
eine für jede Montageeinheit vorgesehene Wegwähl­ einrichtung zum Wählen zwischen einem Zustand, in dem die von der CPU-Einheit (2) herkommende Kaska­ denschaltungssignalleitung (32) über die in jeder Montageeinheit montierte Peripherieeinheit (1) mit einer folgenden Stufe verbunden ist, und einem Zu­ stand, in dem die Kaskadenschaltungssignalleitung (32) ohne Durchführung durch eine Peripherieeinheit (1) mit der folgenden Stufe verbunden ist.

17. Mutterplatine (B) nach Anspruch 16, dadurch gekenn­ zeichnet, daß die Wegwähleinrichtung ein mechani­ scher Schalter (SW) ist, der eingeschaltet ist, um die von der CPU-Einheit (2) herkommende Kaskaden­ schaltungssignalleitung (32) mit einer folgenden Stufe ohne Durchführung durch irgendeine Peripherie­ einheit (1) zu verbinden, wenn gemäß Wegwähleinrich­ tung keine Peripherieeinheit in dem Einheit-Montage­ schlitz montiert ist.

18. Mutterplatine (B) nach Anspruch 16, dadurch gekenn­ zeichnet, daß die Wegwähleinrichtung ein Selektor (18) ist, der alternativ entweder die Kaskadenschal­ tungssignalleitung (32) an der CPU-Einheit (2) oder eine von einer gemäß Wegwähleinrichtung in dem Ein­ heit-Montageschlitz montierten Peripherieeinheit (1) herkommende vorbestimmte Signalleitung mit der Kas­ kadenschaltungssignalleitung (32) an einer folgenden Stufe verbindet, und daß der Selektor (18) die von der Peripherieeinheit (1) herkommende vorbestimmte Signalleitung bei Empfang eines Schaltsignals von der Peripherieeinheit (1) mit der Kaskadenschal­ tungssignalleitung (32) verbindet, wenn die Periphe­ rieeinheit (1) in dem Einheit-Montageschlitz mon­ tiert ist.

19. Mutterplatine (B) nach Anspruch 18, dadurch gekenn­ zeichnet, daß der Selektor aufweist:
ein erstes Gatter (42), das bei Eingabe des Schalt­ signals das Passieren des vorbestimmten Signals von der Peripherieeinheit (1) bewirkt,
ein zweites Gatter (41), das bei Eingabe eines in­ vertierten Wertes des Schaltsignals das Passieren des Kaskadenschaltungssignals von der CPU-Einheit (2) bewirkt, und
eine Logikschaltung (43), die die logische Summe der Ausgangswerte beider Gatter (31, 32) zu der Kaskaden­ schaltungssignalleitung (32) an der folgenden Stufe sendet.

20. Wähleinrichtung für Peripherieeinheiten mit einer Vielzahl von Peripherieeinheiten (1) und einer CPU- Einheit (2), wobei das Wähleinrichtung für Periphe­ rieeinheiten aufweist:
eine Mutterplatine (B) mit:
einer Vielzahl von Montageschlitzen, in denen die Vielzahl von Peripherieeinheiten (1) lösbar montiert ist,
einer ersten Signalleitung (31) zum Verbinden der CPU-Einheit (2) mit der Vielzahl von Peripherieein­ heiten (1), und
einer zweiten Signalleitung (32) zum Verbinden der CPU-Einheit (2) mit mehreren Peripherieeinheiten (1) in Kaskadenschaltung,
einer in der CPU-Einheit (2) vorgesehenen ersten Interface-Einrichtung (2a) zum Senden eines Auswahl­ signals (USP) und einer Schreibadresse (SD0, SD1, SD2) zu der ersten Signalleitung (32) und zum Senden eines Schreibbefehlsignals (US) zu der zweiten Si­ gnalleitung (32), um für jede der Peripherieeinhei­ ten (1) eine Adresse zu setzen, und zum Senden einer Rufadresse (US0, US1, US2) zu der ersten Signalleitung (31), um die Peripherieeinheiten (1) einzeln auszu­ wählen,
einer in jeder der Peripherieeinheiten (1) vorgese­ henen zweiten Interface-Einrichtung (1a) mit:
einer Adreßsetzeinrichtung zum Speichern der von der CPU-Einheit (2) zusammen mit dem Auswahlsignal (USP) über die erste Signalleitung (31) gesendete Schreibadresse (SD0, SD1, SD2) als Einheit-Adresse, und
einer Zugriffsbewilligungseinrichtung zum Verglei­ chen der von der CPU-Einheit (2) über die erste Signalleitung (31) gesendete Rufadresse (US0, US1, US2) mit der in der Adreßsetzeinrichtung gesetzten Einheit-Adresse und zum Bewilligen des Zugriffs der CPU-Einheit (2) bei übereinstimmenden Adressen,
einer für jeden Montageschlitz an der Mutterplatine (B) vorgesehenen Signalsendeeinrichtung (11d) zum sequentiellen Senden des von der CPU-Einheit (2) über die zweite Signalleitung (32) übertragenen Schreibbefehlsignals (US) zu der Peripherieeinheit einer folgenden Stufe jedesmal, wenn das Auswahlsi­ gnal (USP) empfangen wird, und
einer für jeden Montageschlitz an der Mutterplatine (B) vorgesehenen Gattereinrichtung (14) zum Unter­ binden des Empfangs des Auswahlsignals (USP) beim Senden des Schreibbefehlsignals (US) zu der Periphe­ rieeinheit der folgenden Stufe.