KR0121105B1 - 선입선출메모리 버스장치 - Google Patents

선입선출메모리 버스장치

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KR0121105B1 KR1019940002111A KR19940002111A KR0121105B1 KR 0121105 B1 KR0121105 B1 KR 0121105B1 KR 1019940002111 A KR1019940002111 A KR 1019940002111A KR 19940002111 A KR19940002111 A KR 19940002111A KR 0121105 B1 KR0121105 B1 KR 0121105B1
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Abstract

본 발명은 선입선출메모리 버스장치에 관한 것으로, 종래 선입선출메모리 제어장치는 단방향 데이터버스 구조를 갖고 있기 때문에 호스트(host)와 주변기기(peripheral)를 갖는 이중의 데이터버스 구조상에서는 데이터충돌이 예상되고, 또한 하나의 메모리구조를 공유할 수 있도록 외부에 라이트신호와 리드신호를 제어할 수 있는 외부회로를 필요로 하는 문제점이 있었다. 본 발명은 이러한 문제점을 해결하기 위하여 양방향에서 순간적인 메모리 억세스를 필요로 할 시 호스트측과 주변기기측에서 발생한 라이트신호의 우선순위에 따라 데이터방향을 설정하여 데이터의 충돌을 피할 수 있게 하고, 간단한 로직으로 양방향 선입선출기능을 수행할 수 있도록 하는 선입선출메모리 버스장치를 제공하는 것이다.

Description

선입선출메모리 버스장치
제1도는 종래의 선입선출메모리 버스장치 구성도.
제2도는 본 발명의 선입선출메모리 버스장치구성도.
제3도는 제2도에 대한 데이터스위칭부(15)(16)(17)의 내부 구조도.
제4도의 (a) 내지 (i)는 각 부의 입,출력타이밍도.
* 도면의 주요부분에 대한 부호의 설명
11,12 : 오아게이트 13 : 선입선출메모리셀
14 : 방향결정부 15,16,17 : 데이터스위칭부
NOR1,NOR2 : 노아게이트 11,12 : 인버터
B0∼B7:버퍼
본 발명은 선입선출메모리 버스장치에 관한 것으로, 특히 단방향 라이트(write), 리드(read)가 가능한 선입선출기(FIFO)가 양방향의 데이터버스에서 순차적으로 억세스할 때 버스 충돌없이 선입선출기능을 수행할 수 있도록 한 선입선출메모리 버스장치에 관한 것이다.
제1도는 종래의 선입선출메모리 제어장치 구성도로서, 이에 도시된 바와 같이 라이트(write)신호와 리드(read)신호를 각각 카운트하는 제1, 제2리플카운터(1)(2)의 카운트 값 차이를 계산하는 감산기(3)와, 라이트(write)신호에 따라 상기 감산기(3)의 출력신호를 디코딩하여 16비트의 라이트인에이블신호와 리드인에이블신호를 출력하는 디코더(4)와, 상기 감산기(3)의 출력신호와 드레쉬홀드레벨(Threshold Level)을 비교기 엠프티(Empty)신호와 풀(Full)신호를 출력하는 비교기(5)와, 상기 디코더(4)에서 출력되는 라이트인에이블신호와 리드인에이블신호에 따라 선입선출기능을 수행하는 선입선출메모리셀(6)로 구성되는 것으로, 이와 동작을 설명하면 다음과 같다.
초기화 이후 라이트(write)신호의 증가에 의해 제1리플카운터(1)의 4비트(bit) 출력값이 증가되고, 리드(read)신호에 의해 제2리플카운터(2)의 4비트(bit) 출력값이 증가되면, 감산기(3)는 상기 제1,제2리플카운터(1)(2)의 카운트값을 입력받아 감산기능을 수행하여 두 신호의 차이(write-read)를 출력한다.
이와 같은 신호는 드레쉬홀드 레벨(Theshold Level)값과 비교기(5)에서 비교된다.
이때, 상기 감산기(3)의 출력신호가 상기 드레쉬홀드 레벨값과 다르면 상기 비교기(5)는 엠프티(Empty)신호를 출력하고, 드레쉬홀드 레벨값과 같아지면 풀(Full)신호를 출력하게 된다.
한편, 상기 감산기(3)에서 출력되는 신호는 디코더(4)로 입력되어져 라이트(write)신호에 동기되어 선입선출메모리셀(6)를 구동하기 위한 16비트의 라이트인에블신호와 리드인에블신호로 출력되어진다.
이때, 상기 선입선출메모리셀(6)은 라이트포인트와 리드포인트는 움직이지 않고 정해진 자리만을 억세스하게 되므로, 상기 디코더(4)에서 출력되는 해당 라이트인에블신호와 리드인에블신호에 대해서만 선입선출기능을 수행하게 된다.
그러나, 상기에서 설명한 종래 선입선출메모리 제어장치는 단방향 데이터버스구조를 갖고 있기 때문에 호스트(host)와 주변기기(peripheral)를 갖는 이중의 데이터버스 구조상에서는 데이터충돌이 예상되고, 또한 하나의 메모리구조를 공유할 수 있도록 외부에 라이트신호와 리드신호를 제어할 수 있는 외부회로를 필요로 하는 문제점이 있었다.
본 발명은 이러한 문제점을 해결하기 위하여 양방향에서 순간적인 메모리 억세스를 필요로 할 시 호스트측과 주변기기측에서 발생한 라이트신호의 우선순위에 따라 데이터방향을 설정하여 데이터의 충돌을 피할 수 있게 하고, 간단한 로직으로 양방향 선입선출기능을 수행할 수 있도록 하는 선입선출메모리 버스장치를 제공하는 것이다.
제2도는 본 발명의 선입선출메모리 버스장치 구성도로서, 이에 도시한 바와 같이 호스트측 라이트신호(write1)와 주변기기측 라이트신호(write2)를 오아링 하는 오아게이트(OR1)(11)와, 호스트측 리드신호(read1)와 주변기기측 리드신호(read2)를 오아링 하는 오아게이트(OR2)(12)와, 상기 오아게이트(11)(12)의 출력신호에 따라 입,출력단자(ID)(OD)를 통해 데이터의 선입선출을 수행하는 선입선출메모리셀(13)과, 상기 호스트측 라이트신호(write1)와 주변기기측 라이트신호(write2)의 발생순위에 따라 방향결정신호(hw1,hw2)를 출력하는 방향결정부(14)와, 상기 방향결정부(14)의 방향결정신호(hw1)에 따라 호스트데이터입력단자(HDI)를 통해 들어오는 데이타를 상기 선입선출메모리셀(13)의 입력단자(ID)로 스위칭하는 제1데이타스위칭부와, 상기 호스트측 리드신호(read1)에 따라 상기 선입선출메모리셀(13)의 출력단자(OD)로 출력되는 데이터를 데이터버스(DB)로 스위칭하는 제2데이터스위칭부(16)와, 상기 방향결정부(14)의 방향결정신호(hw2)에 따라 상기 데이터버스(DB)로부터 입력되는 데이터를 상기 선입선출메모리셀(13)의 입력단자(ID)로 스위칭하여 호스트데이타출력단자 (HDO)로 출력되도록 하는 제3데이터스위칭부(17)로 구성한 것으로, 상기 방향결정부(14)는 호스트 라이트신호(write1)와 주변기기측 라이트신호(write2)를 일측입력단자로 인가받는 노아게이트(NOR1)(NOR2)의 출력단을 상기 노아게이트(NOR1)(NOR2)의 타측단자에 각기 접속하는 동시에 인버터(I1)(I2)의입력단에 접속하고, 상기 인버터(I1)(I2)의 출력단(hw1)(hw2)을 상기 제1,제2데이터스위칭부(15)(16)의 인에이블단자(EN1)(EN2)에 접속하여 구성한다.
한편, 상기 제1,제2,제3 데이터스위칭부(15)(16)(17)는 버퍼(B0∼B7)의 전원단자를 인에이블(EN)에 연결하여 구성한다.
이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
호스트(host)측과 주변기기(peripheral)측에서 라이트(write1)(write2)신호와 리드(read1)(read2)신호를 각각 발생하면 오아게이트(11)는 라이트(write1)(write2)신호를 오아링하고, 오아게이트(12)는 리드(read1)(read2)신호를 오아링하여 선입선출메모리셀(13)로 출력하면, 상기 선입선출메모리셀(13)은 상기 오아게이트(11)(12)의 출력을 동작데이터로 입력받아 입력단자(ID)와 출력단자(OD)를 통해 선입선출기능을 수행한다.
이때, 상기 선입선출메모리셀(13)의 선입선출동작은 라이트(write1,2)신호에 따라 수행되는데, 호스트와 주변기기중 어느쪽의 라이트신호(write)가 먼저 발생하느냐에 따라 방향결정부(14)의 출력신호(hw1)(hw2)가 1 또는 0으로 결정된다.
즉, 제4도의 (a)(b)와 같이 호스트측의 라이트(write1)신호와 리드(read1)가 먼저 발생하면 이 신호는 선입선출메모리셀(13)의 라이트와 리드신호로 동작되고, 방향결정부(14)의 노아게이트 (NOR1)(NOR2)는 라이트(write1)(write2)신호를 각기 입력받아 래치하여 0과 1을 출력하고 이 신호는 각기 인버터(I1)(I2)로 인가되므로, 상기 인버터(I1)의 출력(hw1)은 제4도의 (e)와 같이 1이 되고 인버터(I2)의 출력(hw2)은 0이 된다.
따라서, 제1데이타스위칭부(15)는 인에이블되고, 제3데이터스위칭부(17)는 디스에이블되므로 호스트데이터입력단자(HDI)에 인가된 데이터는 상기 제1데이터스위칭부(15)를 통해 상기 선입선출메모리셀(13)의 입력단자(ID)에 전달 되어 그 선입선출메모리셀(13)에 저장된다.
이때, 제4도의 (b)와 같은 리드(read1)신호에 의해 제2데이타스위칭부(16)가 인에이블되어 있으므로 리드동작시에는 출력단자 (OD)와 제2데이타스위칭부(16)를 통해 그 선입선출메모리셀(13)에서 읽혀진 데이터는 데이터버스(DB)로 전달된다.
이때, 라이트데이타 구간은 제4도의 (f)와 같이 주변기기측 라이트신호(제4도 c)가 발생되기 전까지이며 리드데이타 구간은 제4도의 (g)와 같이 호스트측 리드신호(제4도 b)기 인에블되는 기간동안까지 유효하게 된다.
한편, 상기 제1,제2,제3데이타스위칭부(15)(16)(17)의 내부회로도는 제3도와 같다.
반대로, 주변기기측 라이트 (write2)가 먼저 발생하면 주변기기측 라이트 (write2)신호와 리드(read2)신호가 상기 선입선출메모리셀(13)의 선입선출기능을 동작시키게 되고, 방향결정부(14)의 인버터(I1)출력(hw1)은 0, 인버터(I1)출력(hw2)은 1이 되므로 제1,제2데이타스위칭부(15)(16)는 디스에이블되고 제3데이타스위칭부(17)는 인에이블된다.
따라서, 데이터버스(DB)로 입력되는 제4도 (h)와 같은 데이터는 상기 제3데이타스위칭부(17)를 거쳐 상기 선입선출메모리셀(13)의 입력단자(ID)를 통해 저장되고, 리드동작시에는 상기 선입선출메모리셀(13)에서 읽혀진 제4도 (i)와 같은 데이터가 출력단자(OD)를 통해 호스트데이타출력단자(HOD)로 출력되어진다.
상기에서 설명한바와 같이 본 발명은 양쪽 방향에서의 순간적인 메모리 억세스를 필요로 할 경우 호스트츠과 주변기기측의 라이트신호 발생순위에 따라 데이터전송에 따른 데이터의 충돌을 피할 수 있으며, 호스트와 주변기기가 하나의 메모리셀을 공유할 수 있도록 로직을 간단하게 구성할 수 있는 효과가 있다.

Claims (2)

  1. 호스트측 라이트신호(write1)와 주변기기측 라이트신호(write2)를 오아링하는 오아게이트(11)와, 호스트측 리드신호(read1)와 주변기기측 리드신호(read2)를 오아링하는 오아게이트(12)와, 상기 오아게이트(11)(12)의 출력신호에 따라 입,출력단자(ID)(OD)를 통해 데이터의 선입선출을 수행하는 선입선출메모리셀(13)과, 상기호스트측 라이트신호 (write1)와 주변기기측 라이트신호(write2)의 발생순위에 따라 방향결정신호(hw1,hw2)를 출력하는 방향결정부(14)와, 상기 방향결정부(14)의 방향결정신호(hw1)에 따라 호스트데이타입력단자(HDI)를 통해 들어오는 데이터를 상기 선입선출메모리셀(13)의 입력단자 (ID)로 스위칭하는 제1데이타스위칭부(15)와, 상기 호스트측 리드신호(read1)에 따라 상기 선입선출메모리셀(13)의 출력단자(OD)로 출력되는 데이터를 데이터버스(DB)로 스위칭하는 제2데이타스위칭부(16)와, 상기 방향결정부(14)의 방향결정신호(hw2)에 따라 상기 데이터버스(DB)로부터 입력되는 데이터를 상기 선입선출메모리셀(13)의 입력단자(ID)로 스위칭하여 호스트데이타출력단자(HDO)로 출력되도록 하는 제3데이타스위칭부(17)로 구성한 것을 특징으로 하는 선입선출메모리 버스장치.
  2. 제1항에 있어서, 방향결정부(14)는 호스트측 라이트신호(write1)와 주변기기측 라이트신호(write2)를 일측입력단자로 인가받는 노아게이트(NOR1)(NOR2)의 출력단을 상기 노아게이트(NOR1)(NOR2)의 타측 단자에 각기 접속하는 동시에 인버터(I1)(I2)의 입력단자에 접속하고, 상기 인버터(I1)(I2)의 출력단자(hw1)(hw2)을 상기 제1,제2데이타스위칭부(15)(16)의 인에블단자 (EN1)(EN2)에 접속하여 구성한 것을 특징으로 하는 선입선출메모리 버스장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0176537B1 (ko) * 1995-10-14 1999-05-01 김광호 가변길이복호화기의 메모리 인터페이스방법 및 회로
FR2753586B1 (fr) * 1996-09-18 1998-11-20 Sgs Thomson Microelectronics Circuit tampon de sortie de signaux logiques
FR2772047B1 (fr) * 1997-12-05 2004-04-09 Ct Nat D Etudes Veterinaires E Sequence genomique et polypeptides de circovirus associe a la maladie de l'amaigrissement du porcelet (map), applications au diagnostic et a la prevention et/ou au traitement de l'infection
CN112653445A (zh) * 2020-12-03 2021-04-13 北京博雅慧视智能技术研究院有限公司 一种数字逻辑电路及电子设备

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5247636A (en) * 1975-10-15 1977-04-15 Toshiba Corp Control method for transmitting information
US4315167A (en) * 1979-09-10 1982-02-09 International Business Machines Corporation Self-switching bidirectional digital line driver
JPS6057090B2 (ja) * 1980-09-19 1985-12-13 株式会社日立製作所 データ記憶装置およびそれを用いた処理装置
CA1286420C (en) * 1987-10-14 1991-07-16 Youssef Alfred Geadah Fifo buffer controller
US5195055A (en) * 1987-11-30 1993-03-16 Mitsubishi Denki Kabushiki Kaisha Serial data input circuit for the shifting-in of variable length data
US5056005A (en) * 1988-04-18 1991-10-08 Matsushita Electric Industrial Co., Ltd. Data buffer device using first-in first-out memory and data buffer array device
US5200925A (en) * 1988-07-29 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Serial access semiconductor memory device and operating method therefor
JPH02125356A (ja) * 1988-11-04 1990-05-14 Oki Electric Ind Co Ltd 双方向性バッファ回路
JP2897195B2 (ja) * 1990-07-13 1999-05-31 沖電気工業株式会社 半導体集積回路のノイズ吸収回路
JPH04141759A (ja) * 1990-10-03 1992-05-15 Mitsubishi Electric Corp ３ステート双方向バッファ及びこれを用いた携帯型半導体記憶装置
US5396460A (en) * 1992-05-15 1995-03-07 Nec Corporation FIFO memory in which number of bits subject to each data read/write operation is changeable

Also Published As

Publication number Publication date
DE4439775A1 (de) 1995-08-10
DE4439775B4 (de) 2005-08-25
JPH07225739A (ja) 1995-08-22
US5459413A (en) 1995-10-17
JP3165598B2 (ja) 2001-05-14
KR950025547A (ko) 1995-09-18

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