DE4439661A1

DE4439661A1 - Wortleitungstreiberschaltkreis für eine Halbleiterspeichereinrichtung

Info

Publication number: DE4439661A1
Application number: DE4439661A
Authority: DE
Inventors: Jae-Hyeong Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1993-11-09
Filing date: 1994-11-07
Publication date: 1995-05-11
Anticipated expiration: 2014-11-08
Also published as: IT1276057B1; DE4439661C2; CN1097233C; FR2712421B1; KR950015380A; KR960011206B1; ITMI942252A0; JPH07182860A; US5467032A; ITMI942252A1; DE4447754B4; DE4439661C5; CN1106550A; FR2712421A1; DE9422048U1

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter speichereinrichtung und bezieht sich insbesondere auf einen Wortleitungstreiberschaltkreis in einer Halbleiterspeicher einrichtung, die eine geringe Versorgungsspannung benötigt.

Mit der rasch ansteigenden Nachfrage nach portablen Computern oder Mikroprozessoren, welche batteriebetrieben sind, ist es notwendig, hochintegrierte Halbleiterspeichereinrichtungen für derartige Einrichtungen zur Verfügung zu stellen. Derartig hoch integrierte Halbleiterspeichereinrichtungen sollten einen so gering wie möglichen Stromverbrauch aufweisen. In einer her kömmlichen Speichereinrichtung, wie etwa einem dynamischen RAM (Random Access Memory), einem pseudostatischem RAM sind die Wortleitungen mit einer Vielzahl von Speicherzellen verbunden, und es wird ein ausreichender Spannungspegel zum Auswählen einer Wortleitung zur Verfügung gestellt, um die gewünschte Speicherzelle durch Treiben dieser Wortleitungen auszuwählen. Da die Wortleitungen sich über eine beträchtliche Länge innerhalb des Speicherzellenfeldes in einer Halbleiterspeichereinrichtung erstrecken können, wird eine höhere Spannung als üblich über einen internen Booster-Schalt-kreis der ausgewählten Wortlei tung zugeführt, um den Spannungsverlust, der durch den Lei tungswiderstand verursacht wird, auszugleichen. Eine bekannte Struktur für einen Wortleitungstreiberschaltkreis ist in IEEE JOURNAL OF SOLID-STATE CURCIUT, Vol. 26, Nr. 11, November 1991, Seite 1557, beschrieben und wird in Zusammenhang mit Fig. 1 im folgenden beschrieben.

In Fig. 1 wird ein Reihendecodiersignal X_D, welches von einem Reihendecoder erzeugt wurde, über einen Transfertransistor M1, dessen Gateanschluß mit der Vorsorgungsspannung Vcc verbunden ist, dem Gateanschluß eines pull-up-Transistors M2 zugeführt, um ein Wortleitungstreibersignal ΦXI an die Wortleitung WL zur Verfügung zu stellen. Das Wortleitungstreibersignal ΦXI stellt ein hohes Spannungssignal dar, welches durch den inter nen Booster-Schaltkreis der Halbleiterspeichereinrichtung erzeugt wurde und eine Spannung von Vcc+VTN (wobei VTN die Schwellspannung eines n-Typ MOS-Transistors ist) aufweist. Ein Gateanschlußknoten N1 ist zwischen dem Gateanschluß des pull-up-Transistors M2 und dem Transfertransistor M1 ver schaltet und wird auf eine Spannung Vcc-VTN vorgeladen, wenn das Reihendecodiersignal X_D aktiviert wird. Diese vorgeladene Spannung Vcc-VTN weist einen Pegel auf, der den Spannungsab fall aufgrund der Schwellspannung des Transfertransistors M1 berücksichtigt. Der pull-up-Transistor M2 wird durch die Vorladespannung am Knoten N1 angeschaltet, und das Wortlei tungstreibersignal ΦXI wird an die Wortleitung WL über den Kanal des angeschalteten Transfertransistors M2 übertragen. Da durch die Gateanschlußkapazität des pull-up-Transistors M2 eine selbstverstärkende Operation implementiert ist, kann das Wortleitungstreibersignal ΦXI in Höhe der Spannung Vcc+VTN der Wortleitung WL ohne Spannungsabfall zugeführt werden.

Um das Wortleitungstreibersignal ΦXI der Wortleitung WL ohne Spannungsabfall unter Berücksichtigung der geringeren Versor gungsspannung einer hoch integrierten Halbleiterspeicherein richtung zur Verfügung zu stellen, sollte die Gatespannung des pull-up-Transistors M2, die durch die Gatekapazität des pull- up-Transistors M2 verstärkt wurde, eine Spannung aufweisen, die ausreichend ist, um das Wortleitungstreibersignal ΦXI mit der Spannung Vcc+VTN der Wortleitung WL ohne Spannungsabfall zur Verfügung zu stellen.

Da jedoch der Gateknoten N1 des pull-up-Transistors M2 selbst die Spannung Vcc-VTN aufweist, benötigt es eine lange Zeit, um das Wortleitungstreibersignal ΦXI mit der Spannung Vcc+VTN an die Wortleitung WL ohne Spannungsabfall zur Verfügung zu stellen. Wenn der Spannungspegel geringer wird, wird das ver stärkte Wortleitungstreibersignal nicht vollständig zur Wort leitung übertragen. Deshalb weist der Schaltkreis der Fig. 1 keine optimale Funktion für Halbleiterspeichereinrichtungen mit geringer Versorgungsspannung und hoher Betriebsgeschwindigkeit auf.

Es ist die Aufgabe der vorliegenden Erfindung, einen Wortlei tungstreiberschaltkreis mit hoher Operationsgeschwindigkeit in einer Halbleiterspeichereinrichtung zur Verfügung zu stellen.

Eine bevorzugte Ausführungsform der vorliegenden Erfindung soll einen Wortleitungstreiberschaltkreis zur Verfügung stellen, der in einer Halbleiterspeichereinrichtung mit geringer Versor gungsspannung und hoher Arbeitsgeschwindigkeit effektiv benutzt werden kann.

Eine weitere Ausführungsform der Erfindung soll eine Halblei terspeichereinrichtung zur Verfügung stellen, die eine hohe Datenzugriffsgeschwindigkeit für jede Speicherzelle gestattet.

Gemäß der Erfindung wird ein Wortleitungstreiberschaltkreis an gegeben, der einen Feldeffekt-pull-up-Transistor mit isoliertem Gate aufweist, wobei der Gateknoten mit einem Reihendecodiersi gnal über den Feldeffekttransistor verbunden ist. Weiterhin zwi schen der Wortleitung und einem Wortleitungstreibersignal mit vorgegebener Spannung verbunden ist. Weiterhin weist der Schaltkreis einen Schaltkreis zum Bereitstellen eines Transferverstärkungssignals auf, welches in Antwort auf ein vor gegebenes Steuersignal erzeugt wurde, an das Gate des Transfer transistors, wodurch eine Vorladung des Gateknotens auf eine Spannung erfolgt, die zumindest vor und nachdem das Wortleitungstreibersignal aktiviert wurde, über der Spannungs versorgung liegt.

Im folgenden werden bevorzugte Ausführungsformen unter Bezug nahme auf die beiliegenden Zeichnungen näher erläutert. Dabei zeigen die Zeichnungen im einzelnen:

Fig. 1 einen Schaltkreis eines herkömmlichen Wortleitungs treiberschaltkreises;

Fig. 2 einen Schaltkreis eines Wortleitungstreiberschalt kreises gemäß der vorliegenden Erfindung;

Fig. 3 ein Zeitablaufdiagramm zum Verdeutlichen des Betriebs des Schaltkreises der Fig. 2; und

Fig. 4 eine graphische Darstellung der Ausgangscharakteristiken der Schaltkreise der Fig. 1 und der Fig. 2.

In Fig. 2 enthält der erfindungsgemäße Wortleitungstreiber schaltkreis einen Transferverstärkungsschaltkreis 10 zum Be reitstellen einer Spannung Vcc+VTN an den Gateanschluß des Transfertransistors M1. Ein Transferverstärkungssignal ΦXDI, welches den Ausgang des Transferverstärkungsschaltkreises 10 darstellt, wird dem Gateanschluß des Transfertransistors M1 zugeführt, wobei der Kanal des Transistors M1 zwischen einem Anschluß für das Reihendecodiersignal Xd und dem Gateknoten N1 verschaltet ist (das Reihendecodiersignal Xd wird von dem Reihendecoder erzeugt). Wie in Fig. 1, ist ebenso in Fig. 2 ein Inverter Io zum Empfangen des Reihendecodiersignals Xd vorgesehen, außerdem ein pull-up-Transistor M2, dessen Gate anschluß mit dem Gateknoten N1 verbunden ist und dessen Kanal zwischen einem Anschluß für das Wortleitungstreibersignal ΦXI und der Wortleitung WL verschaltet ist. Weiterhin ist ein pull-down-Transistor M3 vorgesehen ist, dessen Gateanschluß mit dem Ausgangssignal des Inverters Io beaufschlagt wird und dessen Kanal zwischen der Wortleitung WL und dem Massepotential verschaltet ist.

Die P-Kanal-Feldeffekttransistoren mit isoliertem Gate (im fol genden P-Kanal-Transistoren genannt) P1 und P2 weisen von ihren Grundsubstraten (bodies) und den Sourceanschlüssen gemeinsame Verbindungen zu einer Pumpspannung Vpp auf und ihre Gatean schlüsse und Drainanschlüsse sind über Kreuz miteinander ge koppelt. Ein N-Kanal-Feldeffektor mit isoliertem Gate (im fol genden N-Kanal-Transistor genannt) M4 weist einen Kanal auf, der zwischen dem Drainanschluß des P-Kanaltransistors P1 und der Substratspannung Vss verschaltet ist und dessen Gate anschluß mit dem Boosteraktivierungssignal ΦXE verschaltet ist. Ein Inverter I1 empfängt das Boosteraktivierungssignal ΦXE. Ein N-Kanaltransistor M5 weist einen Gateanschluß auf, der mit dem Ausgangsanschluß des Inverters I1 verbunden ist und weist einen Kanal auf, der zwischen dem Drainanschluß des P- Kanaltransistors P2 und der Substratspannung Vss verschaltet ist. Ein Inverter I2 empfängt ein Signal, welches an dem Steuerknoten 11 auftritt und die Spannung am Drainanschluß des P-Kanaltransistors P2 darstellt (oder dem Gateanschluß des P-Kanaltransistors P1). Ein P-Kanal-Transistor P3 weist einen Gateanschluß auf, der mit dem Steuerknoten 11 verbun den ist und weist einen Sourceanschluß und einen Substratan schluß (body) auf, die mit der Pumpspannung Vpp verbunden sind. Sein Drainanschluß ist mit einem Transferverstärkungs anschluß 12 verbunden, von wo das Transferverstärkungssi gnal ΦXDI erzeugt wird. Ein P-Kanal-Transistor P4 weist einen Gateanschluß auf, der mit dem Ausgangsanschluß des Inverters I2 verbunden ist und weist einen Substrat (body)- und Source anschluß auf, wobei der Substrat (body)-Anschluß mit Vpp und dem Sourceanschluß der Versorgungsspannung Vcc verbunden ist. Der entsprechende Drainanschluß ist mit dem Transverstärkungs anschluß 12 verbunden. Für den Fachmann wird klar sein, daß die Pumpspannung Vpp an das Substrat (body) und den Sourceanschluß der P-Kanal-Transistoren P1, P2, P3 und P4 dazu dient, die Ver schlechterung der Stromtreiberfähigkeiten, die durch den Sub strateffekt (bodyeffect) bewirkt werden, zu beheben. Die ver wendete Pumpspannung beträgt mindestens Vcc+ VTN.

Wie in Fig. 3 gezeigt ist, ist, solange das Verstärkungs- (boosting)-Aktivierungssignal ΦXE zum Steuern des Transfer verstärkungsschaltkreises 10 sich im logischen "low"-Zustand befindet (d. h. vor der Zeit t1), der N-Kanal-Transistor M4 aus geschaltet und der N-Kanal-Transistor M5, welcher an seinem Gate das invertierte Verstärkungsaktivierungssignal empfängt, angeschaltet. Die Spannung am Steuerknoten 11, die dem Drain anschluß des ausgeschalteten N-Kanal-Tranistors M5 zugeführt wird, bleibt somit bei logisch "low". Der P-Kanal-Transistor P3, dessen Gateanschluß mit dem Steuerknoten 11 verbunden ist, wird angeschaltet, wohingegen der P-Kanal-Transistor P4, der den invertierten logischen Zustand des Steuerknotens 11 erhält, ausgeschaltet wird. Die Pumpspannung Vpp wird dem Transferverstärkungsanschluß 12 durch den Kanal des ange schalteten P-Kanal-Transistors P3 zugeführt, und im Ergebnis führt das Transferverstärkungssignal ΦXDI die Pumpspannung Vpp dem Gateanschluß des Transfertransistors M1 zu.

Während das Transferverstärkungssignal ΦXDI der Pumpspannung Vpp dem Gateanschluß des Transfertransistors M1 zugeführt wird, für den Fall, daß das Reihendecodiersignal Xd zum Zeit punkt t0 auf den logischen "high"-Zustand der Leistungsver sorgung Vcc gebracht wird, wird dem Gateknoten N1 über den Kanal des Transfertransistors M1, welcher eine ausreichende Gate-Source-Spannung über dem Spannungspegel Vcc+VTN auf weist, eine Spannung in Höhe der Versorgungsspannung Vcc zu geführt. Die Spannung am Knoten N1 ist eine Vorladespannung, die im nächsten Schritt verwendet wird.

Nachdem eine ausreichende Vorladespannung in Höhe von zumindest der Leistungsversorgung Vcc am Gateknoten N1 gebildet wurde, wird das Verstärkungs (boosting)-Aktivierungssignal ΦXE zum Zeitpunkt t1 auf den logischen "high"-Zustand gebracht. Der N-Kanaltransistor M4 wird dabei angeschaltet und der Transi stor M5 wird ausgeschaltet. Dann wird der P-Kanal-Transistor P2 angeschaltet und die Pumpspannung Vpp wird dem Steuerknoten 11 über den Kanal des P-Kanal-Transistors P2 zugeführt. Da die Spannung des Steuerknotens 11 auf Höhe des Pumpspannungspegels Vpp liegt, wird der P-Kanal-Transistor P3 ausgeschaltet und der Transistor P4 angeschaltet. Die Versorgungsspannung Vcc, die dem Sourceanschluß des P-Kanal-Tranistors P4 zugeführt wird, wird zum Transferverstärkungsanschluß 12 über den Kanal des P-Kanaltransistors P4 übertragen, und somit wird das Trans ferverstärkungssignal ΦXDI von dem Pumpspannungspegel Vpp auf den Versorgungsspannungspegel Vcc zum Zeitpunkt t2 ernie drigt.

Wenn das Wortleitungstreibersignal ΦXI mit einem Spannungs pegel von Vcc+VTN zum Zeitpunkt t3 aktiviert wird, nachdem das Transferverstärkungssignal ΦXDI auf den Versorgungs spannungspegel Vcc gebracht worden ist, wird die Gatespannung des pull-up-Transistors M2, die auf die Vorladespannung in Höhe des Versorgungspegels Vcc vorgeladen worden ist, selbst verstärkt (self boosted) auf die Spannung Vcc+VTN, ausgehend vom Versorgungsspannungspegel Vcc, wobei dies aufgrund der Gate-Drain-Kapazität erfolgt. Das Wortleitungstreibersignal ΦXI mit Spannungspegel Vcc+VTN wird zur Wortleitung WL über den Kanal des pull-up-Transistors M2 übertragen. Die Wortleitung WL weist eine Spannung von Vcc+VTN auf. Lese- und Schreibope rationen werden dadurch erreicht, daß eine Speicherzelle mit der Wortleitung WL, die auf die Spannung Vcc+VTN gebracht worden ist, verbunden wird. Wenn das Wortleitungstreibersignal ΦXI zum Zeitpunkt t4 nicht zur Verfügung gestellt wird, wird die Spannung der Wortleitung WL auf das Massepotential Vss mit logischem "low"-Pegel erniedrigt.

Wenn das Verstärkungsaktivierungssignal ΦXE auf logisch "low" zum Zeitpunkt t5 gebracht wird, wird der P-Kanaltransistor P3 des Transferverstärkungsschaltkreises 10 angeschaltet und der P-Kanaltransistor P4 ausgeschaltet. Das Transferverstärkungs signal ΦXDI wird zum Zeitpunkt t6 erneut auf den Pumpspannungs pegel Vpp mit der Spannung Vcc+VTN, ausgehend von der Versor gungsspannung Vcc verstärkt (erhöht; boosted) und wird dem Ga teanschluß des Transfertransistors M1 zugeführt. Da das Reihen decodiersignal Xd noch immer logisch "high" ist, wird der Ga teknoten N1 erneut auf die Versorgungsspannung Vcc vorgeladen. Das Wortleitungstreibersignal ΦXI und die Wortleitung WL befin den sich auf dem Substratspannungspegel Vss und es fließt kein Strom durch den pull-up-Transistor M2. Das Reihendecodiersignal Xd wird zum Zeitpunkt t7 auf logisch "low" gebracht, nachdem der Gateknoten N1 erneut vorgeladen wurde.

Der Prozeß von Zeitpunkt t0 bis zum Zeitpunkt t7 beschreibt das Treiben einer Wortleitung. Da der erfinderische Schalt kreis vor dem Treiben der Wortleitung die Vorladespannung am Gateknoten N1 des pull-up-Transistors M2 auf einen höheren Pegel als den Vcc-VTN-Pegel bringen kann, wird eine erwünschte Gatespannung während der Selbstverstärkung (self boosting) für das Treiben der Wortleitung schnell geladen.

Fig. 4 zeigt eine graphische Repräsentation einer Wortleitung PWL gemäß der vorliegenden Erfindung im Vergleich zu einer her kömmlichen Wortleitung CWL, wobei die Darstellung durch eine Computersimulation erhalten wurde. Die Simulationsbedingungen betrugen für die Versorgungsspannung Vcc etwa 1,8 V, um eine Halbleiterspeichereinrichtung zu simulieren, die eine geringe Spannung benötigt. Die Temperatur wurde mit zu 83°C angenommen, was etwa der Betriebstemperatur im Inneren einer Halbleiter speichereinrichtung entspricht. Der Verlauf des eingezeichneten Verstärkungsaktivierungssignals ΦXE wurde gewählt, um ein bes seres Verständnis der Wortleitungstreiberoperation zu ermög lichen. Wie in Fig. 4 gezeigt ist, benötigt die erfindungsge mäße Wortleitung PWL eine um ΔT kürzere Zeit, um die Versor gungsspannung Vcc von 1,8 V zu erreichen, als dies der Fall sein würde, wenn eine herkömmliche Wortleitung CWL Verwen dung finden würde. Um den Spannungspegel Vcc+VTN des Wortlei tungstreibersignals ΦXI in der Halbleiterspeichereinrichtung mit geringer Versorgungsspannung zu erreichen, weist die er findungsgemäß Wortleitung PWL eine Spannungssignalform auf, die fast identisch zu der des Wortleitungstreibersignals ΦXI ist. Jedoch erreicht die herkömmliche Wortleitung CWL den erwünschten Spannungspegel nicht, selbst wenn das Wortleitungs treibersignal ΦXI mit Spannung Vcc+VTN zugeführt wird, da die Wortleitung CWL gegenüber dem Wortleitungstreibersignal ΦXI einen wesentlich sanfteren Anstieg aufweist.

Der Wortleitungstreiberschaltkreis gemäß der vorliegenden Er findung verkürzt die Wortleitungstreiberzeit und erhöht die Wortleitungstreibereffizienz in einer Halbleiterspeicherein richtung mit geringer Versorgungsspannung. Daher wird der Zu griff auf die Halbleiterspeichereinrichtung verbessert.

Der Transferverstärkungsschaltkreis 10 der Fig. 2 verwendet eine Stromspiegelschaltkreisstruktur, um auf den Spannungs zustand des Verstärkungsaktivierungssignals ΦXE zu antworten.

Der Übertragungsverstärkungsschaltkreis 10 kann auch eine ande re Struktur mit gleicher Funktion aufweisen. Für den Fachmann wird klar sein, daß der Transferverstärkungsanschluß I2 mit bekannten Einrichtungen zur Stabilisierung der Spannung des Transferverstärkungssignals ΦXDI kombiniert werden kann.

Claims

1. Wortleitungstreiberschaltkreis zur Verwendung in einer Halbleiterspeichereinrichtung zum Treiben einer Wortleitung, die mit einer Speicherzelle verbunden ist, um eine Datenzu griffsoperation für die Speicherzelle zu ermöglichen, wobei der Wortleitungstreiberschaltkreis aufweist:
einen Feldeffekt-pull-up-Transistor mit isoliertem Gate, der zwischen der Wortleitung und einem Wortleitungstreibersignal mit vorgegebener Spannung verschaltet ist, wobei der pull-up- Transistor einen Gateknoten aufweist, der über einen Feldeffekttransfertransistor mit isoliertem Gate mit einem Rei hendecodiersignal verbunden ist; und
eine Einrichtung zum Bereitstellen eines Transferverstärkungssignals, das in Antwort auf ein vorgegebe nes Steuersignal erzeugt worden ist, an den Gateanschluß des Feldeffekttransfertransistors mit isoliertem Gate, um den Gate knoten auf eine Spannung vorzuladen, die zumindest vor und nach der Aktivierung des Wortleitungstreibersignals größer ist als die Versorgungsspannung.

2. Wortleitungstreiberschaltkreis nach Anspruch 1, wobei das vorgegebene Steuersignal ein Verstärkungsaktivierungssignal (boosting activation signal) ist.

3. Wortleitungstreiberschaltkreis mit
einer Wortleitung, die mit einer Speicherzelle verbunden ist,
einem Feldeffekt-pull-up-Transistor mit isoliertem Gate, dessen Kanal zwischen der Wortleitung und einem Wortleitungstreiber signal verschaltet ist,
einem Feldeffekt-pull-down-Transistor mit isoliertem Gate, dessen Kanal zwischen der Wortleitung und dem Massepotential verschaltet ist,
einem Feldeffekttransfertransistor mit isoliertem Gate, dessen Kanal zwischen einem Reihendecodiersignal und dem Gateanschluß des pull-up-Transistors verschaltet ist und
einem Inverter zum Invertieren eines logischen Zustandes des Reihendecodiersignals, um den invertierten logischen Zustand dem Gateanschluß des pull-down-Transistors zuzuführen, wobei der Wortleitungstreiberschaltkreis aufweist:
eine Einrichtung zum Bereitstellen eines Transferverstärkungs signals, welches in Antwort auf ein vorgegebenes Steuersignal erzeugt wurde, an den Gateanschluß des Transfertransistors, um den Gateanschluß des pull-up-Transistors auf eine Spannung vorzuladen, die zumindest vor und nach der Aktivierung des Wortleitungstreibersignals über der Versorgungsspannung liegt.

4. Wortleitungstreiberschaltkreis nach Anspruch 3, bei dem das vorgegebene Steuersignal ein Verstärkungsaktivierungssignal ist.

5. Wortleitungstreiberschaltkreis nach Anspruch 3, bei dem die Spannung des Transferverstärkungssignals mindestens der Span nung des Wortleitungstreibersignals entspricht.

6. Halbleiterspeichereinrichtung mit
einer Wortleitung, die mit einer Speicherzelle verbunden ist,
einem Feldeffekt-pull-up-Transistor mit isoliertem Gate, dessen Kanal zwischen der Wortleitung und einem Wortleitungstreiber signal verschaltet ist,
einem Feldeffekt-pull-down-Transistor mit isoliertem Gate, dessen Kanal zwischen der Wortleitung und einem Massepotential verschaltet ist,
einem Feldeffekttransfertransistor mit isoliertem Gate, dessen Kanal zwischen einem Reihendecodiersignal und dem Gateanschluß des pull-up-Transistors verschaltet ist, und
einem Inverter zum Invertieren eines logischen Zustandes des Reihendecodiersignals, um den invertierten logischen Zustand dem Gateanschluß des pull-down-Transistors zuzuführen, wobei die Halbleiterspeichereinrichtung aufweist:
eine erste und zweite pull-up-Einrichtung mit Sourceanschlüs sen, die gemeinsam mit einer Pumpspannung verbunden sind, wo bei die erste und zweite pull-up-Einrichtung kreuzgekoppelte Gate- und Drainanschlüsse aufweisen,
erste und zweite Stromquelleneinrichtungen, die zwischen der ersten und zweiten pull-up-Einrichtung und einer Substrat spannung verbunden sind, wobei die ersten und zweiten Strom quelleinrichtungen komplementär gemäß einem Verstärkungs aktivierungssignal betrieben werden,
einem Steuerknoten, der zwischen der zweiten pull-up-Ein richtung und der zweiten Stromquelleinrichtung verbunden ist; und
einer dritten und vierten pull-up-Einrichtung zum Bereit stellen einer Pumpspannung an den Gateanschluß des Transfer transistors, wobei die dritte und vierte pull-up-Einrichtung komplementär gemäß der Spannung an dem Steuerknoten arbeitet.