DE4438518A1 - Halbleiterbauelement mit vergrabener Bitleitung und Verfahren zu seiner Herstellung - Google Patents

Description

Die Erfindung bezieht sich auf ein Halbleiterbauelement nach dem Oberbegriff des Anspruchs 1 sowie auf ein zu seiner Her­ stellung geeignetes Verfahren.

Es ist von großer Bedeutung, viele Bauelemente auf einer Ein­ heitsfläche zu integrieren, um die Integrationsdichte einer Speicherzelle, z. B. einer solchen für einen dynamischen Spei­ cher mit wahlfreiem Zugriff (DRAM), zu erhöhen. Die Zelle des dynamischen Speichers mit wahlfreiem Zugriff beinhaltet einen Transistor und einen Kondensator, und für die nächste Bauele­ mentgeneration (Gbit-DRAMs) besteht die Anforderung, daß die dadurch belegte Fläche nur 0,3 µm² oder weniger beträgt. Die Fläche von 0,3 µm² entspricht jedoch bereits einer Kontakt­ lochfläche für Zwischenverbindungen in Mbit-DRAMs. Demgemäß ist es fast unmöglich, einen Transistor, einen Kondensator und ein Kontaktloch zur Zwischenverbindung so zu konstruie­ ren, daß eine Einheitszelle innerhalb einer kleinen Fläche von 0,3 µm² entsteht.

Es ist daher erforderlich, ein neues Layoutverfahren zu ent­ wickeln, da die bislang vorgeschlagenen Layoutverfahren einen Engpaß hinsichtlich einer Reduzierung der Zellenfläche dar­ stellen. Seither ist eine aus einem Transistor, einem Konden­ sator und einem Kontaktloch bestehende Zelle lateral auf der gleichen planaren Oberfläche positioniert. Die Summe der Tran­ sistorfläche, der Kondensatorfläche und der Kontaktlochfläche wirkte als ein hauptsächlicher Faktor hinsichtlich einer Re­ duktion der Zellenfläche. Mit anderen Worten besteht an die von einem Transistor, einem Kondensator und einem Kontaktloch zur Verbindung zwischen einem Sourcegebiet und einem Drainge­ biet belegte Fläche die Anforderung, daß sie kleiner als 0,3 µm² ist, um Gbit-Speicherzellen bilden zu können. Daher wird eine dreidimensionale Zellenstruktur benötigt, und die laterale Layoutstruktur muß in eine vertikale Layoutstruktur geändert werden, um Speicherzellen mit geringer Fläche kon­ struieren zu können.

Als Beispiele dreidimensionaler Zellenstrukturen sind eine Grabenstruktur und eine Stapelstruktur bekannt geworden. Bei der Stapelstruktur gibt es jedoch einige Schwierigkeiten hin­ sichtlich Stufenbildung. Außerdem treten im Fall der Stapel­ struktur einige Probleme beim Strukturbildungs- und beim Rei­ nigungsprozeß auf.

Von Toshiba wurde bereits in einem Beitrag in IEDM, 1991, mit dem Titel "A Surrounding Isolation-Merged Plate Elektrode (SIMPLE) Cell checkered layout for 256 Mbit DRAMs and beyond" eine Zellenstruktur offenbart, bei der ein Isolationsgebiet minimiert und ein Kondensatorgebiet vergrößert werden. Für diese SIMPLE-Zellenstruktur ist jedoch eine Kontaktlochfläche zur Zwischenverbindung erforderlich, da ein Sourcegebiet ei­ nes Transfertransistors und ein Knoten einer Kondensatorspei­ cherelektrode lateral miteinander verbunden sind. Außerdem ist eine Kontaktlochfläche zur Verbindung eines Draingebietes mit einer Bitleitung erforderlich. Demgemäß kann ein Ein­ heitselement für ein DRAM nicht innerhalb einer Fläche von 0,3 µm² mit gleichmäßiger 0,1 µm-Entwurfsregel erzeugt werden, so daß es unmöglich ist, Speicherzellen im Gbit-Bereich und darüber gemäß der SIMPLE-Zellenstruktur zu erzeugen.

Des weiteren wird von Toshiba in einem Beitrag in IEDM, 1989, mit dem Titel "A Surrounding Gate Transistor (SGT) Cell for 64/256 Mbit DRAMs" eine Zellenstruktur vorgeschlagen, bei der ein vertikaler Transistor in einem Grabenkondensator verwen­ det wird.

Bei der SGT-Zellenstruktur erhöht sich das Aspektverhältnis des Grabens rasch auf ungefähr 50, da die Grabentiefe für die SGT-Zellenstruktur bei 10 µm und darüber verbleiben muß, um eine konstante Zellenkapazität und gleichbleibende elektri­ sche Eigenschaften zu erhalten. Dementsprechend ist ein sol­ cher Herstellungsprozeß für die hier gewünschten Bauelemente in der praktischen Umsetzung fast unmöglich. Es ist außerdem sehr schwierig, einen Reinigungsprozeß für den Graben sowie eine Strukturbildung innerhalb des Grabens durchzuführen.

Zudem werden alle Bauelemente für die SGT-Zellenstruktur in­ nerhalb einer durch einen matrixartigen Graben isolierten Si­ liciumsäule während eines Herstellungsprozesses für die SGT- Zelle gebildet. Demgemäß wird ein zusätzlicher Vorgang zur Verbindung von Wortleitungen benötigt, und des weiteren ist der Erzeugungsprozeß für die Säule und einen Kondensator ebenfalls sehr schwierig. Wegen den schwachen Isolationsei­ genschaften zwischen Speicherzellen ist außerdem die Wahr­ scheinlichkeit für einen Kurzschluß zwischen einer Platten­ elektrode und einem Kondensator während der Bildung einer Ga­ teelektrode erhöht.

Der Erfindung liegt als technisches Problem die Bereitstel­ lung eines Halbleiterbauelementes der eingangs genannten Art, das eine hohe Integrationsdichte besitzt und bei dem einige der vorstehend genannten Schwierigkeiten behoben sind, sowie eines für seine Herstellung geeigneten Verfahrens zugrunde.

Dieses Problem wird durch ein Halbleiterbauelement mit den Merkmalen des Anspruchs 1 sowie durch ein Verfahren mit den Merkmalen des Anspruchs 6 gelöst. Erfindungsgemäß kann die Verfahrensausführung aufgrund von flachen Gräben mit 2 µm bis 3 µm Tiefe und mit Säulen in einfacher Weise ausgeführt wer­ den. Zudem kann eine Entwurfstoleranz für eng beabstandete Schichten zur Bildung eines jeweiligen Kondensators am oberen Bereich der ersten Säulen sichergestellt werden, da die Wort­ leitung und die Bitleitung in dem ersten und dem zweiten Gra­ ben vergraben sind und die erste und die zweite Säule umge­ ben. Des weiteren wird eine größtmögliche Effizienz der Zel­ lenfläche erreicht, indem das Verhältnis der Zellenfläche zur Speicherknotenfläche erhöht ist.

In den Unteransprüchen sind vorteilhafte Weiterbildungen der Erfindung angegeben.

Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:

Fig. 1 eine Layoutansicht eines Halbleiterspeicherbauelemen­ tes,

Fig. 2A und 2B Querschnittsansichten entlang einer Wortlei­ tung bzw. einer Bitleitung von Fig. 1,

Fig. 3 eine dreidimensionale, perspektivische Ansicht von Zellen eines Halbleiterspeicherbauelementes,

Fig. 4A bis 18A Querschnitte entlang einer Wortleitung von Fig. 1 in aufeinanderfolgenden Stufen der Herstellung des Halbleiterspeicherbauelements von Fig. 1 und

Fig. 4B bis 18B Querschnitte entlang einer Bitleitung von Fig. 1 in aufeinanderfolgenden Stufen der Herstellung des Halbleiterspeicherbauelements von Fig. 1.

In Fig. 1 ist eine Layoutansicht eines Halbleiterspeicherbau­ elementes dargestellt. Das Bezugszeichen (18) markiert eine Säule, und das Bezugszeichen (31) bezeichnet Wortleitungen. Analog bezeichnet das Bezugszeichen (27) Bitleitungen, wäh­ rend das Bezugszeichen (42) ein Muster zur Bildung von Spei­ cherknoten markiert.

Die Fig. 2A und 2B zeigen das Bauelement in ausschnittsweisen Querschnittansichten entlang einer Wortleitung bzw. einer Bitleitung von Fig. 1. Bezugnehmend auf diese Fig. 2A und 2B sind eine Mehrzahl von voneinander beabstandeten ersten Säu­ len (18) gebildet, die durch erste, nicht gezeigte Gräben isoliert sind, welche durch Ätzen eines Substrats (10) ent­ stehen. Des weiteren ist eine Mehrzahl zweiter Säulen (18a) gebildet, die unter den ersten Säulen (18) und von nicht ge­ zeigten, zweiten Gräben isoliert angeordnet sind. Eine Ga­ teoxidschicht (30) und eine jeweilige Gateelektrode (31, 31a) sind an den Seitenwänden der ersten Säulen (18) und am Boden der ersten Gräben angeordnet. Die Gateelektroden (31, 31a) sind durch isolierende Isolationsschichten (33) und (28, 28a) isoliert.

Wie insbesondere aus der Querschnittsansicht von Fig. 2A ent­ lang der Wortleitung von Fig. 1 ersichtlich ist, ist jede Ga­ teelektrode (31) dort auch am Boden der ersten Gräben gebil­ det und daher durchgehend verbunden. Demgegenüber ist in der Querschnittsansicht von Fig. 2B entlang der Bitleitung von Fig. 1 die Gateelektrode (31a) nicht durchgehend verbunden.

An den Seitenwänden der zweiten Säulen (18a) und am Boden der zweiten Gräben ist eine jeweilige Bitleitung (27, 27a) gebil­ det, wobei zur Isolation der Bitleitungen (27, 27a) eine iso­ lierende Isolationsschicht (28, 28a) und eine erste Isolati­ onsschicht (23) gebildet sind. Speziell ist in der Quer­ schnittsansicht von Fig. 2 entlang der Wortleitung von Fig. 1 die Bitleitung (27a) nicht durchgehend verbunden, wohingegen die Bitleitung (27) in der Querschnittsansicht von Fig. 2B entlang der Bitleitung von Fig. 1 auch am Boden der zweiten Gräben erzeugt und daher durchgehend verbunden ist.

Des weiteren sind auf einer in den ersten Gräben vergrabenen, isolierenden Isolationsschicht (33) sowie auf den Oberseiten der ersten Säulen (18) jeweilige säulenförmige Speicherknoten (41) gebildet. Darüber sind zur Bildung jeweiliger Kondensa­ toren nacheinander eine dielektrische Schicht (39) und eine Plattenelektrode (40) aufgebracht.

Fig. 3 zeigt eine dreidimensionale Speicherzellenansicht ei­ nes erfindungsgemäßen Halbleiterbauelementes. Dabei repräsen­ tieren die Bezeichnungen "WL" und "BL" eine Wort- bzw. Bit­ leitungsrichtung. Nicht gezeigt sind in Fig. 3 die Plattene­ lektrode und Isolationsschichten zur Isolierung von Schich­ ten. Durch Ätzen eines nicht näher gezeigten Substrats ist eine Mehrzahl von ersten Säulen (18) gebildet, die durch er­ ste, nicht gezeigte Gräben isoliert sind. Eine Mehrzahl zwei­ ter Säulen (18a) ist so gebildet, daß sie unter den ersten Säulen (18) angeordnet und durch zweite Gräben isoliert sind. Wortleitungen (31) sind so gebildet, daß sie die ersten Säu­ len (18) umgeben, und analog sind Bitleitungen (27) derart angeordnet, daß sie die zweiten Säulen (18a) umgeben.

Des weiteren sind jeweils ein erstes störstellendotiertes Ge­ biet (44) und ein zweites störstellendotiertes Gebiet (43) vertikal in der Nähe der Oberfläche der zweiten Säulen (18a) bzw. der ersten Säulen (18) gebildet, und zwischen dem ersten störstellendotierten Gebiet (44) und dem zweiten störstellen­ dotierten Gebiet (43) ist jeweils ein Kanalgebiet (45) er­ zeugt. Das erste störstellendotierte Gebiet (44) fungiert hierbei als ein Draingebiet und das zweite störstellendotier­ te Gebiet (43) als ein Sourcegebiet. Nachfolgend werden daher das erste störstellendotierte Gebiet (44) als Draingebiet und das zweite störstellendotierte Gebiet (43) als Sourcegebiet bezeichnet. Das Draingebiet (44) ist mit einer Bitleitung (27) und das Sourcegebiet (43) mit einem Speicherknoten (41) verbunden, der die Oberseite der zugehörigen ersten Säule (18) umgibt. Der Speicherknoten (41) ist von säulenförmigem Aufbau, wobei zur Bildung eines jeweiligen Kondensators eine dielektrische Schicht und eine Plattenelektrode nacheinander auf den Speicherknoten (41) aufgebracht sind.

Nachfolgend wird das erfindungsgemäße Herstellungsverfahren für das Halbleiterbauelement der Fig. 1 bis 2B detaillierter unter Bezugnahme auf die zugehörigen Fig. 4A bis 18B näher erläutert. Die mit "A" bezeichneten Fig. 4A bis 18A sind da­ bei Querschnittsansichten entlang einer Wortleitung von Fig. 1 in aufeinanderfolgenden Herstellungsstufen zur Erläuterung des erfindungsgemäßen Herstellungsverfahrens für das Halblei­ terbauelement. Analog sind die mit "B" bezeichneten Fig. 4B bis 18B Querschnittsansichten entlang einer Bitleitung von Fig. 1 in der jeweils gleichen Herstellungsstufe des Bauele­ ments wie in der zugehörigen "A"-Figur.

Die Fig. 4A und 4B veranschaulichen einen Schritt zum aufein­ anderfolgenden Aufbringen einer Kontaktstellenoxidschicht (11), einer Pufferschicht (12) aus Polysilicium, einer ersten Siliciumnitridschicht (13) und einer ersten Oxidschicht (14) auf ein Halbleitersubstrat (10). Hierzu wird zuerst die Kon­ taktstellenoxidschicht (11), z. B. eine CVD-Oxidschicht oder eine thermisch gebildete Oxidschicht, mit einer Dicke von 10 nm bis 40 nm auf dem Halbleitersubstrat (10) gebildet. Auf der Kontaktstellenoxidschicht (11) wird dann durch Abscheiden von Polysiliciummaterial die Pufferschicht (12) aus Polysili­ cium gebildet. Nach dem Aufbringen der ersten Siliciumnitrid­ schicht (13) auf der Polysilicium-Pufferschicht (12) wird auf der ersten Siliciumnitridschicht (13) durch ein CVD-Verfahren die erste Oxidschicht (14) erzeugt. Als nächstes wird auf die erste Oxidschicht (14) ein Fotoresistmaterial aufgebracht und zur Bildung eines Fotoresistmusters (15a) strukturiert. Das Fotoresistmuster (15a) wird als Ätzmaske beim Ätzen der Schichten (14), (13), (12), (11) sowie des Halbleiter­ substrats (10) verwendet, wobei dieser Ätzvorgang nachfolgend zur Erzeugung von Säulen durchgeführt wird.

Die Fig. 5A und 5B veranschaulichen einen Schritt zur Erzeu­ gung einer Mehrzahl von ersten Säulen (18) durch Ätzen des Halbleiterstrubstrats (10). Hierfür werden zunächst die Kon­ taktstellenoxidschicht (11), die Polysilicium-Pufferschicht (12), die erste Siliciumnitridschicht (13) und die erste Oxidschicht (14) nacheinander unter Verwendung des Fotore­ sistmusters (15a) als Ätzmaske geätzt. Anschließend wird zu­ sätzlich das Halbleitersubstrat (10) unter Verwendung des Fo­ toresistmusters (15a) als Ätzmaske geätzt, um die Mehrzahl erster Säulen (18) sowie dazwischenliegende erste Gräben (19) zu erzeugen. Die Breite und die Tiefe der gebildeten ersten Gräben (19) betragen 0,1 µm bis 0,15 µm bzw. 1 µm bis 2 µm und können in Abhängigkeit von der Länge eines herzustellenden, vertikalen Transistors variieren. Als nächstes wird auf die gesamte, mit den ersten Säulen (18) versehene Oberfläche des Halbleitersubstrats durch ein thermisches Oxidationsverfahren eine zweite Oxidschicht (15) aufgebracht. Daraufhin werden nacheinander eine zweite Siliciumnitridschicht (16) und eine dritte Oxidschicht (17) aufgebracht und zurückgeätzt. Als Re­ sultat entsteht an den Seitenwänden der ersten Säulen (18) ein erster Abstandshalter (100) bestehend aus der zweiten Oxidschicht (15), der zweiten Siliciumnitridschicht (16) so­ wie der dritten Oxidschicht (17).

Die Fig. 6A und 6B veranschaulichen einen Schritt eines zwei­ ten Ätzens des mit den ersten Gräben (19) versehenen Halblei­ tersubstrats (10). Hierzu wird das mit den ersten Gräben (19) versehene Halbleitersubstrat (10) zum zweiten Mal geätzt, wo­ bei der erste Abstandshalter (100) als Ätzmaske verwendet wird, so daß zweite Gräben (20) und dazwischen liegende zwei­ te Säulen (18a) entstehen. Die Tiefe der zweiten Gräben (20) erstreckt sich weiter nach unten als diejenige der ersten Gräben (19), indem die zweiten Gräben (20) vom Boden, d. h. vom unteren Bereich der ersten Säulen (18), in eine Tiefe von 0,5 µm bis 1 µm in das Halbleitersubstrat hineingeätzt werden. Die Ätztiefe kann hierbei variabel in Abhängigkeit von der gewünschten Kontaktabmessung eines in einem nachfolgenden Prozeß gebildeten störstellendotierten Gebietes, z. B. eines Draingebietes, eingestellt werden.

Die Fig. 7A und 7B veranschaulichen einen Schritt zur Bildung einer dritten Siliciumnitridschicht (21) an den Seitenwänden der ersten Säulen (18) und der zweiten Säulen (18a). Genauer gesagt wird an den Seitenwänden der ersten Säulen (18) und der zweiten Säulen (18a) die dritte Siliciumnitridschicht (21) zu dem Zweck gebildet, während einer thermischen Oxida­ tion eine Schutzfunktion auszuüben.

Die Fig. 8A und 8B veranschaulichen einen Schritt für ein drittes Ätzen des mit den ersten Gräben (19) und den zweiten Gräben (20) versehenen Halbleitersubstrats. Dazu wird das Halbleitersubstrat (10), das die ersten Gräben (19) und die zweiten Gräben (20) aufweist, unter Verwendung des ersten Ab­ standshalters (100) als Ätzmaske zum dritten Mal geätzt, um dritte Gräben (22) und dazwischenliegende dritte Säulen (18b) zu erzeugen. Die Tiefe der dritten Gräben (22) erstreckt sich unter diejenige der zweiten Gräben (20). Durch einen nachfol­ genden Prozeß wird auf den Boden der durch das dritte Ätzen entstandenen dritten Gräben (22) eine Isolationsschicht auf­ gebracht. Die geätzte Tiefe und Breite der dritten Gräben (22) können variabel in Abhängigkeit von einer gewünschten Kontaktabmessung zwischen einer Bitleitung und einem Drainge­ biet sowie von der Abmessung einer isolierenden Isolations­ schicht eingestellt werden, wobei die genannten Elemente in einem nachfolgenden Prozeß gebildet werden.

Die Fig. 9A und 9B veranschaulichen einen Schritt zur Bildung einer vierten Oxidschicht (23) am Boden der durch den dritten Ätzvorgang entstandenen dritten Gräben (22). Genauer gesagt wird die vierte Oxidschicht (23) am Boden der dritten Gräben (22) durch ein thermisches Oxidationsverfahren erzeugt. Die vierte Oxidationsschicht (23) fungiert als eine isolierende Isolationsschicht zwischen Bitleitungen.

Die Fig. 10A und 10B veranschaulichen einen Schritt zur Bil­ dung einer ersten Polysiliciumschicht (25, 25a) zwecks Erzeu­ gung von Bitleitungen an den Seitenwänden der durch das erst­ malige Ätzen gebildeten ersten Säulen (18) und der durch das zweite Ätzen gebildeten zweiten Säulen (18a). Zunächst wird hierzu die dritte Siliciumnitridschicht (21) durch ein Naß­ ätzverfahren entfernt, wonach ganzflächig auf das Halbleiter­ substrat eine nicht gezeigte störstellendotierte Polysilici­ umschicht aufgebracht wird. Dann wird auf die Polysilicium­ schicht ein Fotoresist aufgebracht und zur Erzeugung von Fotoresistmustern (24, 24a) strukturiert. Die Poltsilicium­ schicht wird anschließend unter Verwendung der Fotoresistmu­ ster (24, 24a) als Ätzmaske geätzt, um die erste Polysilici­ umschicht (25, 25a) an den Seitenwänden der ersten Säulen (18) und der zweiten Säulen (18a) sowie auf der ersten Oxid­ schicht (14) und der vierten Oxidschicht (23) zu erzeugen. Speziell ist in der Querschnittsansicht von Fig. 10B entlang einer Bitleitung von Fig. 1 zu erkennen, daß die erste Poly­ siliciumschicht (25) dort auch auf dem Boden der zweiten Grä­ ben (20) und folglich durchgehend verbunden ausgebildet ist. Demgegenüber ist aus der Querschnittsansicht von Fig. 10A entlang einer Wortleitung von Fig. 1 zu erkennen, daß dort die erste Polysiliciumschicht (25a) im Bodenbereich der zwei­ ten Gräben isoliert und folglich unterbrochen ist.

Die Fig. 11A und 11B veranschaulichen einen Schritt zur Er­ zeugung eines Fotoresistmusters (26, 26a). Hierfür werden zu­ nächst die bestehenden Fotoresistmuster (24, 24a) entfernt. Dann wird auf die erste Polysiliciumschicht (25, 25a) ein Fo­ toresist aufgebracht und zur Bildung des Fotoresistmusters (26, 26a) strukturiert, welches die erste Polysiliciumschicht (25, 25a) in einer vorbestimmten Tiefe bis zum Boden der zweiten Gräben (20) abdeckt.

Die Fig. 12A und 12B veranschaulichen einen Schritt zur Er­ zeugung von Bitleitungen (27, 27a) durch Ätzen der ersten Po­ lysiliciumschicht (25, 25a). Genauer gesagt wird hierzu die erste Polysiliciumschicht (25, 25a) durch ein Trockenätzver­ fahren oder ein Naßätzverfahren unter Verwendung des Fotore­ sistmusters (26, 26a) sowie der dritten Oxidschicht (17) als Ätzmaske geätzt. Dadurch entstehen die Bitleitungen (27, 27a) an den Seitenwänden der durch den zweiten Ätzvorgang erzeug­ ten zweiten Säulen (18a) sowie am Boden der zweiten Gräben (20). Nach Entfernen der dritten Oxidschicht (17) und des Fo­ toresistmusters (26, 26a) werden die Bitleitungen (27, 27a) oxidiert, um sie zu isolieren. Dabei wird der Raum zwischen Bitleitungsabschnitten (27, 27a) mit einer ersten isolieren­ den Isolationsschicht (28, 28a) gefüllt, wozu die Bitleitun­ gen (27, 27a) unter Verwendung der zweiten Siliciumnitrid­ schicht (16) als Oxidationsmaskenschicht oxidiert werden. Au­ ßerdem wird durch Ausdiffusion von in den Bitleitungen (27, 27a) enthaltenen Störstellen ein jeweiliges störstellendo­ tiertes Gebiet gebildet. Als nächstes wird ein Prozeß (29) zur Implantation von Bor in die Oberfläche der ersten Säulen (18) durchgeführt, um die Schwellenspannung eines jeweiligen vertikalen Transistors einzustellen. Anschließend werden die zweite Oxidationsschicht (15) und die zweite Siliciumnitrid­ schicht (16) entfernt. Speziell wird die jeweilige Bitleitung (27) im Bereich der Querschnittsansicht von Fig. 12B entlang der Bitleitungsrichtung von Fig. 1 auch am Boden der zweiten Gräben (20) und folglich durchgehend verbunden ausgebildet. Demgegenüber ist die jeweilige Bitleitung (27a) im Bereich des Querschnitts von Fig. 12A entlang der Wortleitungsrich­ tung von Fig. 1 am Boden der zweiten Gräben (20) isoliert und folglich unterbrochen.

Die Fig. 13A und 13B veranschaulichen einen Schritt zur Bil­ dung einer zweiten Polysiliciumschicht (31, 31a) für Wortlei­ tungen an den Seitenwänden der beim erstmaligen Ätzen ent­ standenen ersten Säulen (18). Hierzu werden zunächst eine Ga­ teoxidschicht (30) an den Seitenwänden der ersten Säulen (18) und anschließend ganzflächig auf dem Halbleitersubstrat eine nicht gezeigte Polysiliciumschicht für Gateelektroden gebil­ det. Als nächstes wird auf die Polysiliciumschicht eine Foto­ resistschicht aufgebracht und in ein Fotoresistmuster (24b, 24c) strukturiert. Daraufhin wird die Polysiliciumschicht zur Bildung der zweiten Polysiliciumschicht (31, 31a) an den Sei­ tenwänden der ersten Säulen (18) unter Verwendung des Fotore­ sistmusters (24b, 24c) als Ätzmaske geätzt. Speziell ist in der Querschnittsansicht von Fig. 13B entlang der Bitleitungs­ richtung von Fig. 1 die zweite Polysiliciumschicht (31a) am Boden der ersten Gräben (19) isoliert und folglich dort un­ terbrochen. Demgegenüber ist die zweite Polysiliciumschicht (31) in der Querschnittsansicht von Fig. 13A entlang der Wortleitungsrichtung von Fig. 1 auch am Boden der ersten Grä­ ben (19) und folglich durchgehend verbunden ausgebildet.

Die Fig. 14A und 14B veranschaulichen einen Schritt zur Bil­ dung einer Fotoresistschicht und eines ganzflächigen Ätzens der Fotoresistschicht über der zweiten Polysiliciumschicht (31, 31a). Hierfür wird zunächst das bestehende Fotoresistmu­ ster (24b, 24c) entfernt, und eine nicht gezeigte Fotore­ sistschicht wird ganz flächig auf die Oberfläche des mit der zweiten Polysiliciumschicht (31, 31a) versehenen Halbleiter­ substrats (10) aufgebracht. Daraufhin wird die Fotore­ sistschicht ganzflächig in eine vorbestimmte Tiefe gemessen von der Oberseite der ersten Säulen (18) geätzt, um ein Foto­ resistmuster (32) zu erzeugen. Dann wird unter Verwendung des Fotoresistmusters als Ätzmaske die zweite Polysiliciumschicht (31, 31a) mittels eines Trockenätzverfahrens oder eines Naß­ ätzverfahrens geätzt. Als Resultat entsteht eine jeweilige Wortleitung an den Seitenwänden der ersten Säulen (18) und in einem Abschnitt des Bodens der ersten Gräben (19). Das Ätzen der zweiten Polysiliciumschicht (31, 31a) erfolgt im vorlie­ genden Beispiel in eine vorbestimmte Tiefe gemessen von der Oberseite der ersten Säulen (18). Alternativ kann die zweite Polysiliciumschicht (31, 31a) für die Wortleitungen sich bis zur Oberseite der ersten Säulen (18) erstreckend ausgebildet sein.

Die Fig. 15A und 15B veranschaulichen einen Schritt zur wei­ teren Vervollständigung der Wortleitungen (31, 31a) und zur Erzeugung von Sourcegebieten. Hierfür wird zunächst das Foto­ resistmuster (32) entfernt. Dadurch sind die Wortleitungen (31, 31a) an den Seitenwänden der ersten Säulen (18) und am Boden der ersten Gräben (19) freiliegend gebildet. Anschlie­ ßend wird zur Isolation der Wortleitungen (31, 31a) eine iso­ lierende Isolationsschicht (33) durch Abscheiden eines Oxid­ materials über der gesamten Oberfläche des Halbleitersub­ strats gebildet, wonach das Oxidmaterial durch einen Zurück­ ätzprozeß geätzt wird. Eine isolierende Isolationsschicht (33) kann auch durch Oxidieren der Wortleitungen gebildet werden. Speziell im Bereich der Querschnittsansicht von Fig. 15A entlang der Wortleitungsrichtung von Fig. 1 ist die je­ weilige Wortleitung (31) auch am Boden der ersten Gräben (19) und damit durchgehend verbunden ausgebildet. Demgegenüber ist im Bereich der Querschnittsansicht von Fig. 15B entlang der Bitleitungsrichtung von Fig. 1 die jeweilige Wortleitung (31a) am Boden der ersten Gräben (19) isoliert und dort folg­ lich nicht durchgängig verbunden. Als nächstes wird dann ein Implantationsprozeß unter Verwendung von Phosphor oder Arsen an der gesamten Oberseite des Halbleitersubstrats durchge­ führt, um Sourcegebiete für vertikale Transistoren zu erzeu­ gen.

Die Fig. 16A und 16B veranschaulichen einen Schritt zur Er­ zeugung eines Musters einer fünften Oxidschicht auf der iso­ lierenden Isolationsschicht (33). Hierfür wird zur Kondensa­ torbildung eine nicht gezeigte, fünfte Oxidschicht ganzflä­ chig auf der Halbleiteroberseite unter Verwendung eines OVD- Verfahrens aufgebracht und zur Bildung des Musters (35) aus der fünften Oxidschicht, das säulenförmig gestaltet ist, strukturiert. Die Breite des Musters (35) aus der fünften Oxidschicht bestimmt hierbei den Abstand zwischen Speicher­ knoten.

Die Fig. 17A und 17B veranschaulichen einen Schritt zur Er­ zeugung einer dritten Polysiliciumschicht (36), eines zweiten Abstandhalters (37) und einer vierten Polysiliciumschicht (38). Hierfür wird zunächst die für Speicherknoten vorgesehe­ ne dritte Polysiliciumschicht (36) ganzflächig auf das mit dem Muster (35) der fünften Oxidschicht versehene Halbleiter­ substrat aufgebracht. Die dritte Polysiliciumschicht (36) dient als eine erste leitfähige Schicht. Dabei wird auch die isolierende Isolationsschicht (33) mit der dritten Polysili­ ciumschicht (36) bedeckt. Als nächstes wird eine nicht ge­ zeigte Oxidschicht ganz flächig auf dem mit der dritten Poly­ siliciumschicht (36) versehenen Halbleitersubstrat mittels eines CVD-Verfahrens aufgebracht und zur Bildung des zweiten Abstandhalters (37) an den Seitenwänden der dritten Polysili­ ciumschicht (36) geätzt. Dann wird ganzflächig auf der resul­ tierenden Struktur eine vierte Polysiliciumschicht (38) auf­ gebracht, die ebenfalls als eine leitfähige Schicht zur Spei­ cherknotenbildung dient.

Die Fig. 18A und 18B veranschaulichen einen Schritt zur Bil­ dung von Speicherknoten (41) und einer Plattenelektrode (40). Hierfür wird zuerst die vierte Polysiliciumschicht (38) mit­ tels eines Zurückätzprozesses geätzt, wodurch die fünfte Oxidschicht (35) und der zweite Abstandshalter (37) zur Atmo­ sphäre hin freigelegt werden. Als nächstes werden die freige­ legte fünfte Oxidschicht (35) und der zweite Abstandshalter (37) durch ein Naßätzverfahren entfernt. Als Ergebnis ent­ steht ein jeweiliger Speicherknoten (41), der von säulenför­ miger Gestalt ist und aus der dritten Polysiliciumschicht (36) und der vierten Polysiliciumschicht (37) besteht. An­ schließend wird auf die gesamte Oberfläche des jeweiligen Speicherknotens (41) eine dielektrische Schicht (39) aus drei Einzelschichten, z. B. in Form einer Oxidschicht/Nitrid­ schicht/Oxidschicht-Mehrlagenstruktur aufgebracht. Daraufhin wird über der resultierenden Struktur eine Plattenelektrode (40) mittels einer Polysiliciumschicht erzeugt, um ein jewei­ liges Speicherelement zu bilden.

Erfindungsgemäß wird durch einen zugehörigen Prozeßschritt eine Verbindung des Sourcegebietes eines Transistors mit dem Speicherknoten eines Kondensators in vertikaler Richtung ge­ bildet, so daß keine laterale Fläche für diese Kontaktierung erforderlich ist. Infolgedessen kann das Einheitszellenbau­ element für ein DRAM-Bauelement innerhalb einer Fläche von 0,3 µm² mit einer 0,1 µm-Entwurfsregel erzeugt werden. Die ver­ fahrensgemäße Vorgehensweise ist aufgrund der Verwendung fla­ cher Gräben mit einer Tiefe von 2 µm bis 3 µm sowie von Säulen in einfacher Weise durchführbar. Zudem kann eine sich für eng beabstandete Schichten eignende Entwurfstoleranz erreicht werden, um einen Kondensator auf dem oberen Bereich der er­ sten Säulen zu erzeugen, da die Wortleitung und die Bitlei­ tung in den ersten und zweiten Gräben vergraben sind und die ersten und zweiten Säulen umgeben. Die Effizienz der Zellen­ flächenausnutzung läßt sich außerdem durch Erhöhen des Ver­ hältnisses von Zellenfläche zu Speicherknotenfläche maximie­ ren.

Die Erfindung löst einige Schwierigkeiten, die durch tiefe Gräben und Stufen entstehen, durch Steuern der Höhe der er­ sten Säulen, der zweiten Säulen und des jeweiligen Speicher­ knotens eines Kondensators. Außerdem läßt sich der Zellen­ leckstrom minimieren, indem das mit einem jeweiligen Spei­ cherknoten verbundene Sourcegebiet in enger Verbindung zu diesem liegt. Des weiteren läßt sich der Kontaktwiderstand ohne Zellenflächenreduktion möglichst gering halten, da der Speicherknoten, die Bitleitung, das Sourcegebiet und das Draingebiet mittels eines selbstjustierenden Verfahrens so gebildet sind, daß sie die ersten und die zweiten Säulen um­ geben. Es versteht sich, daß der Fachmann verschiedenartige Variationen und Modifikationen in Form und Detail an dem obi­ gen, speziellen Ausführungsbeispiel im Umfang der durch die beigefügten Ansprüche definierten Erfindung zu realisieren vermag.

Claims (15)

1. Halbleiterbauelement, gekennzeichnet durch:

• - ein Halbleitersubstrat mit einer Mehrzahl von darin ge­ bildeten, voneinander beabstandeten ersten Säulen (18) mit dazwischenliegenden, isolierenden ersten Gräben sowie mit ei­ ner Mehrzahl von zweiten Säulen (18a), die unter den ersten Säulen liegen und mit diesen verbunden sind und zwischen de­ nen isolierende, zweite Gräben angeordnet sind, wobei die Weite der zweiten Gräben geringer ist als diejenige der er­ sten Gräben;
• - eine erste isolierende Isolationsschicht (33), die im In­ neren der ersten Gräben gebildet und durch eine Gateisolati­ onsschicht (30) sowie Gateelektroden (31, 31a), welche die ersten Säulen umgeben, isoliert ist;
• - störstellendotierte Gebiete mit einem ersten und einem zweiten störstellendotierten Gebiet, die vertikal in den er­ sten und den zweiten Säulen gebildet sind, sowie ein zwi­ schenliegendes Kanalgebiet;
• - eine die zweiten Säulen umgebende und mit dem ersten störstellendotierten Gebiet verbundene, jeweilige Bitleitung (27, 27a), wobei die Bitleitungen zusammen mit den Gateelek­ troden eine Matrixstruktur bilden;
• - eine zweite isolierende Isolationsschicht (28, 28a), die am Boden der ersten Gräben und im Inneren der zweiten Gräben angeordnet ist, um die Bitleitungen zu isolieren; und
• - eine jeweilige Wortleitung, die durch die erste isolie­ rende Isolationsschicht isoliert und mit einer jeweiligen Ga­ teelektrode verbunden ist.

2. Halbleiterbauelement nach Anspruch 1, weiter gekenn­ zeichnet durch einen Kondensator mit Stapelstruktur, beste­ hend aus einem Speicherknoten (41), einer dielektrischen Schicht (39) und einer Plattenelektrode (40), wobei der Kon­ densator mit Stapelstruktur den oberen Abschnitt der zugehö­ rigen ersten Säule umgebend angeordnet ist.

3. Halbleiterbauelement nach Anspruch 2, weiter dadurch ge­ kennzeichnet, daß der Kondensator mit Stapelstruktur ein Kon­ densator vom Stift- oder Zylindertyp ist.

4. Halbleiterbauelement nach Anspruch 2 oder 3, weiter da­ durch gekennzeichnet, daß der Speicherknoten (41) und die Wortleitung durch die erste isolierende Isolationsschicht (33) voneinander isoliert sind.

5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, daß die störstellendotierten Gebiete und das Kanalgebiet Bestandteile eines vertikalen Transistors sind, der an der Oberfläche einer jeweiligen er­ sten und zweiten Säule (18, 18a) gebildet ist.

6. Verfahren zur Herstellung eines Halbleiterbauelementes, dadurch gekennzeichnet, daß es zur Herstellung eines Halblei­ terbauelementes nach einem der Ansprüche 1 bis 5 folgende Schritte aufweist:

• - Erzeugen einer Mehrzahl erster Gräben und dazwischenlie­ gender erster Säulen (18) durch Ätzen eines Halbleiter­ substrats (10);
• - Erzeugen eines Abstandshalters (100) an den Seitenwänden der ersten Säulen;
• - Erzeugen zweiter Gräben und dazwischenliegender zweiter Säulen (18a) durch weiteres Ätzen des Halbleitersubstrats mit den ersten Gräben und den ersten Säulen unter Verwendung des Abstandshalters als Ätzmaske;
• - Erzeugen einer Isolationsschicht (23) am Boden der zwei­ ten Gräben;
• - Entfernen des als Ätzmaske verwendeten Abstandshalters;
• - Erzeugen einer die zweiten Säulen umgebenden Bitleitung (27, 27a)
• - Erzeugen eines ersten störstellendotierten Gebietes nahe der Oberfläche der zweiten Säulen;
• - Aufbringen einer ersten isolierenden Isolationsschicht (28, 28a) zwischen den Bitleitungen und am Boden der ersten Gräben;
• - Aufbringen einer Gateisolationsschicht (30) an den Sei­ tenwänden der ersten Säulen;
• - Erzeugen jeweiliger Gateelektroden (31, 31a) auf einem Teil der Seitenwände der Gateisolationsschicht sowie des Bo­ dens der ersten Gräben, wobei die Gateelektroden miteinander zur Bildung einer jeweiligen Wortleitung verbunden sind;
• - Aufbringen einer in den ersten Gräben vergrabenen zwei­ ten, isolierenden Isolationsschicht (33) zur Isolierung der jeweiligen Wortleitung; und
• - Erzeugen eines zweiten störstellendotierten Gebietes durch Störstellenimplantation in die über der jeweiligen Ga­ teelektrode an Atmosphäre freiliegenden Seitenwände der er­ sten Säulen.

7. Verfahren nach Anspruch 6, weiter gekennzeichnet durch einen Schritt zum Erzeugen eines Kondensators auf der zweiten isolierenden Isolationsschicht (33).

8. Verfahren nach Anspruch 7, weiter dadurch gekennzeichnet, daß der auf der zweiten isolierenden Isolationsschicht (33) erzeugte Kondensator vom Stapelstrukturtyp ist und den ober­ seitigen Abschnitt der jeweiligen ersten Säule umgebend ange­ ordnet ist.

9. Verfahren nach Anspruch 8, weiter dadurch gekennzeichnet, daß der Kondensator mit Stapelstruktur ein Kondensator vom Stift- oder Zylindertyp ist.

10. Verfahren nach einem der Ansprüche 7 bis 9, weiter ge­ kennzeichnet durch folgende Schritte zur Erzeugung des Kon­ densators:

• - Erzeugen eines isolierenden Musters (35) auf der zweiten isolierenden Isolationsschicht (33);
• - ganzflächiges Aufbringen einer ersten leitfähigen Schicht (36) auf das Halbleitersubstrat;
• - Erzeugen eines Abstandshalters (37) an den Seitenwänden der ersten leitfähigen Schicht;
• - ganzflächiges Aufbringen einer zweiten leitfähigen Schicht (38) auf das Halbleitersubstrat;
• - Freilegen des isolierenden Schichtmusters und des Ab­ standshalters an Atmosphäre durch Ätzen der zweiten leitfähi­ gen Schicht mittels eines Zurückätzprozesses;
• - Erzeugen eines Speicherknotens (41) von säulenförmiger Gestalt durch Entfernen des isolierenden Schichtmusters und des Abstandshalters; und
• - ganzflächiges Aufbringen einer dielektrischen Schicht (39) und einer Plattenelektrode (40) auf den Speicherknoten.

11. Verfahren nach einem der Ansprüche 6 bis 10, weiter ge­ kennzeichnet durch einen Schritt zur Störstellenimplantation vor dem Schritt der Erzeugung der Gateisolationsschicht (30), um einen Schwellenspannungswert einzustellen.

12. Verfahren nach einem der Ansprüche 6 bis 11, weiter da­ durch gekennzeichnet, daß der erste Abstandshalter (100) aus drei Einzelschichten in der Form einer thermischen Oxid­ schicht, einer Nitridschicht und einer CVD-Oxidschicht be­ steht.

13. Verfahren nach einem der Ansprüche 6 bis 12, weiter da­ durch gekennzeichnet, daß die Kontaktabmessung zwischen der Bitleitung und dem ersten störstellendotierten Gebiet durch die Tiefe der zweiten Gräben bestimmt ist.

14. Verfahren nach einem der Ansprüche 6 bis 13, weiter da­ durch gekennzeichnet, daß die Isolationsabmessung des ersten störstellendotierten Gebietes durch die in das mit den zwei­ ten Gräben versehene Halbleitersubstrat geätzte Tiefe be­ stimmt ist.

15. Verfahren nach einem der Ansprüche 6 bis 14, weiter da­ durch gekennzeichnet, daß die jeweilige Wortleitung (31, 31a) auf der gesamten Oberfläche der ersten Säulen (18) und wenig­ stens bereichsweise am Boden der ersten Gräben gebildet ist.