CN1045349C - 具有覆埋位线元件的半导体器件及其制备方法 - Google Patents
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Abstract
覆埋数据线元件及其制备方法。该半导体器件包括：具有多个在其内形成的相互隔离开的第一柱体，在第一柱体之间有隔离的第一槽，且在后者之下有与第一柱体相连的第二柱体，且在第二柱体之间有隔离的第二槽；在第一槽内形成的第一隔离绝缘层，它被栅极绝缘层和包围第一柱体的栅电极所隔离；具有在第一和第二柱体上沿纵向形成的第一和第二掺杂区的掺杂区和位于其间的沟道区；在第二槽的底部和第二槽的侧壁上形成的数位线，它连接掺杂区；在第一槽的底部和第二槽内形成的第二隔离绝缘层；被第一隔离绝缘层隔离的字线，它连接输出电极。
Description
本发明涉及半导体器件及其制备方法，更具体地说，涉及具有用于提高集成密度的覆埋位线元件的半导体器件及其制备方法。
将许多器件集成在一个单元区域内是很重要的，这样是为了增加存储元件的集成密度，例如动态随机存取存储器(DRAM)元件。被随机存取存储器元件(其包含有一个晶体管，一个电容器)占据的面积必须为0.3μm3少于0.3μm2以便于下一个器件的制备(GbitDRAMs)。然而，0.3μm2的面积仅是用于Mbit DRAMs互接的接通孔的面积。于是，把晶体管、电容器和用于互接在一起的接通孔构造在一起以便在0.3μm2的小面积上而形成一个单元元件，就几乎是不可能的。
如果是这样的话，有必要开发一种新型的设计方法，因为至今所建议的设计方法，减少元件面积是一个难关。到现在为止，具有晶体管、电容器和接通孔的元件横向设置在相同的平面上。晶体管的面积、电容器的面积和接通孔的面积的总数是元件面积减少的主要因素。换句话说，被晶体管、电容器和用于互接源区和漏区的接通孔所占据的面积要求低于0.3μm2的面积，以便形成Gbit存储单元。
因而就需要三维单元结构，并且横向设计结构必须变成纵向设计结构，以便形成小面积的存储元件。
作为三维单元结构的实例，槽式结构和叠式结构众所周知。然而，在叠式结构中，间距形成会有一些问题。同时，在叠式结构的情况下，存储和清除过程也会有一些问题。
同时，Toshiba建议的元件结构(其隔离面积被减小，电容器面积被增大)公开在1991年的IEDM上，其标题是“A Surround-ing Isolation-Alerged Plate Electrode(SIMPLE)Cell Checr-ered layoul for 256 Mbit DRAMs and beyond”。
然而，SIMPLE元件结构对接通孔的面积有要求，因为传输晶体管源区和存储电容器的结点是横向连接的。也就是，接通孔的面积要求连接漏区和位线。从而，就是用0.1μm的设计标准也不能形成用于面积在9.3μm2之内的DRAM的元件，这样，按照SIMPLE元件结构，不可能形成具有Gbit的和其它的存储元件。
同时，Toshiba建议的元件结构(纵向晶体管应用在槽式电容器上)公开在1989年的IEDM上，其标题是“A SurroundingGate Transisior(SGT)Cell for 64/256 Mbit DRAMS”。
按照SGT元件结构，槽的纵横比迅速增大到大约50，因为SGT元件结构的深度不得不维持在10μm或大于10μm，其是为了获得恒定的单元电容值和电性能。因而，实现这个制备方法是不可能的。同时，完成槽的清洗过程和槽内的存储构造是很困难的。
同时，SGT元件结构所用的器件在制备SGT元件的过程中在被基底型式的槽所隔离的硅质柱体内形成。从而，要求与字线有关的附加过程并且柱体和电容器的构造过程也是很困难的。板结点和形成输出电极的电容器之间的短路的可能性也由于存储单元之间的隔绝性的薄弱增加了。
因而，本发明的目的是提供一种集成密度得到增加的半导体器件，以便解决以上所提及的一些问题。
本发明另一个目的是提供一种制造这样的半导体器件的方法，以便达到以上所提及的目地。
为实现这一目的，本发明提供了一种具有覆埋位线元件的半导体器件，包括：半导体基底、形成于所述半导体基底上的字线、隔离所述字线的第一隔离绝缘层、垂直于所述字线方向形成的位线以及隔离所述位线的第二隔离绝缘层，其特征在于，
所述半导体基底具有在其内形成的多个第一柱体，在第一柱体之间有隔离的第一槽，该半导体基底还具有多个第二柱体，第二柱体与位于第二柱体之下的第一柱体相连，在第二柱体之间有隔离的第二槽，所说的第二槽的直径比所述第一槽的直径小；
所述第一隔离绝缘层在所述第一槽内形成并被栅极绝缘层和包围所述第一柱体的栅电极所隔离；
在所述第一和第二柱体中垂直形成有包括第一和第二掺杂区的杂质掺杂区，第一柱体和第二柱体之间为沟道区；
所述位线包围所述第二柱体并连接到所述第一掺杂区，所述位线与所述栅电极形成矩阵的形式；
所述第二隔离绝缘层在所述第一槽的底部和所述第二槽内形成；
所述字线连接到所述栅电极。
半导体器件还包括具有存储结点、介电层和极板电极的叠式结构的电容器，叠式结构的电容器围绕在第一柱体的顶部周围，并且是杆或柱型电容器。
同时，存储电极和字线被第一隔离绝缘层所隔绝。掺杂区和沟道区是在第一和第二柱体表面垂直形成的晶体管。第一掺杂区作为漏区，第二掺杂区作为源区。
为实现另一目的，本发明提供了制备一种具有覆埋位线元件的半导体器件的方法，包括以下步骤：在半导体基底上形成字线；形成隔离所述字线的第一隔离绝缘层；形成垂直于所述字线方向的位线以及形成隔离所述位线的第二隔离绝缘层，其特征在于还包括以下步骤：
通过蚀刻半导体基底形成多个第一槽和第一槽之间的第一柱体；
在所述第一柱体的侧壁上形成隔离层；
通过用所述隔离层作为蚀刻掩膜进一步蚀刻具有第一柱体和第一槽的所述半导体基底，形成第二槽和其间的第二柱体；
在所述第二槽的底部形成绝缘层；
除去用作蚀刻掩膜的所述隔离层；
形成包围所述第二柱体的所述位线；
形成靠近所述第二柱体表面的第一掺杂区；
在所述位线间并在所述第一槽的底部形成所述第一隔离绝缘层；
在所述第一柱体的侧壁上形成栅极绝缘层；
在所述栅极绝缘层的侧壁的一部分和所述第一槽的底部上形成栅电极，所述栅电极相互连接形成所述字线；
形成覆埋在所述第一槽里的所述第二隔离绝缘层；
通过把杂质注入到所述第一柱体侧壁上而形成第二掺杂区，所述第一柱体通过所述栅电极而暴露于大气。
半导体器件还包括电容器，该电容器围绕在第一柱体顶部的周围。电容器是杆型或柱型电容器，本发明的电容器是这样形成的：在第二隔离绝缘层上形成绝缘结构；在半导体基底的整个表面上形成第一导电层；在导电层的侧壁上形成隔离层；在半导体基底的整个表面上形成第二导电层；用背蚀方法蚀刻第二导电层，以使绝缘层结构和隔离层暴露于大气；通过除去绝缘层结构和隔离层形成柱型存储结点；在存储结点的整个表面上形成极板结点和介电层。
注入杂质的过程能在形成栅级绝缘层之前完成，这样是为了控制阈值电压。隔离层包括热氧化物层、氮化物层和CVD氧化物层三层。位线和第一掺杂区的接触尺寸由第二槽的深度决定。第一掺杂区的隔离尺寸由具有第二槽的半导体基底的蚀刻深度决定。
按照本发明，则由于2-3μm的浅槽和柱体，制备过程能够很容易地进行。因为字线和位线覆埋在第一槽和第二槽内并且包围了第一柱体和第二柱体，密隔离的设计余量能确保在第一柱体的顶部形成电容器。元件面积的效率通过增加元件与结点的面积比而被增大。
本发明的以上目的和优点，通过参考如下附图详尽地描述优选的技术方案，而变得更加明显。
图1是本发明的设计图。
图2A和图2B分别是图1的字线和位线的截面图。
图3是本发明的三维结构图。
图4A到图18A是按制备顺序排列的图1字线的截面图，用以解释本发明半导体器件的制备方法。
图4B到图18B是按制备顺序排列的图1位线的截面图，用以解释本发明半导体器件的制造方法。
参照附图，此后，将更加详细地描述本发明。
图1是本发明的布局图。标记数18是柱体并且标记数31是字线。同时，标记数27是位线且标记数42是形成存储结点的图形。
图2A和图2B分别是沿着图1的字线和位线的截面图。
参照图2A和图2B，形成了多个隔离开的第一柱体18；柱体18是用通过蚀刻基底10而形成的第一槽(未显示)隔离开的。形成了多个第二柱体18(a)，它们是用第二槽(未显示)隔离开来并位于第一柱体18之下。栅极氧化物层30和栅电极31(31a)位于第一柱体18的侧壁上和第一槽的底部。栅电极31(31a)被隔离绝缘33和28(28a)绝缘。
特别地，图2A即沿图1字线的截面图中，栅电极31在第一槽的底部形成并连接。而在图2B中(沿图1位线的截面图)，栅电极31a没有连接。
位线27(27a)在第二柱体18a的侧壁上和第二槽的底部形成，并且形成隔离绝缘28(28a)和第一绝缘层23，以对位线27(27a)进行绝缘。
特别地，在图2A(图1字线的截面图)中，位线27没有连接。而在图2B(图1位线的截面图)中，位线27在第二槽的底部形成并连接。
另外，柱状存储结点41形成在覆埋在槽里的隔离绝缘33上和第一柱体18的顶部。介电层39和极板结点40依次在其上形成，以便形成电容器。
图3是说明本发明半导体器件的三维结构图。
首先，“WL”和“BI”表示字线和位线，另外，在图3中没有显示极板结点和绝缘层。
形成由借助蚀刻基底10而形成的第一槽(没有显示)隔离的多个第一柱体。形成位于第一柱体18之下并被第二槽隔离的多个第二柱体18a。形成包围第一柱体18的字线31和包围第二柱体18a的位线28。
另外，在第二柱体18a和第一柱体18的表面附近形成第一掺杂区44和第二掺杂区43，并且在第一掺杂区和第二掺杂区之间形成沟道区。第一掺杂区44被作为漏区且第二掺杂区43被作为源区。
此后，第一掺杂区44称为漏区并且第二掺杂区43称为源区。漏区44与位线28相连，而源区43与存储结点41连接，而存储结点41又包围着第一柱体18的顶部。存储结点41构造成柱型，并且在存储结点41上依次形成介电层和极板结点，以便形成电容器。
下面，借助以下附图来更详尽地解释本发明的制备方法。
带有A的图4A和图18A是按过程顺序排列的图1字线的截面图，用以解释本发明半导体器件的制备方法。同时，带有B的图4B到图18B是按过程顺序排列的图1位线的截面图，用以解释本发明的半导体器件的制备方法。
图4A和图4B显示在半导体基底10上依次形成焊接区氧化物层11、缓冲多晶硅层12、第一氮化硅层13和第一氧化物层14的步骤。
在半导体基底10上形成100-400埃的厚度的焊接区氧化物层11(例如CVD氧化物或热氧化物层)。通过沉积多晶硅材料在焊接区氧化物层11上形成缓冲多晶硅层12。当在缓冲多晶硅层12上形成第一氮化硅层13后，通过CVD方法在第一氮硅层13上表成第一氧化物层14。
接着，在第一氧化物层14上覆涂光刻胶材料并构成光刻胶图形15a，光刻胶图形15a被用作蚀刻层14,13,12,11和半导体基底10的蚀刻掩膜，并且在随后的过程中用于形成柱体。
图5A和图5B显示了通过蚀刻半导体基底10而形成多个第一柱体18的步骤。
用光刻胶模15a作为蚀刻掩膜依次蚀刻焊接区氧化物层11、缓冲多晶硅层12、第一氮化硅层13和第一氧化物层14。随后用光刻胶模15a作为蚀刻掩膜蚀刻半导体基底10，以便形成第一柱体18和其间的第一槽19。形成的第一槽的宽度和深度分别大约是0.1-0.15μm和1-2mm，并且可根据纵向晶体管的长度而变化。
接着，在其内已形成第一柱体18的半导体基底的整个表面上形成第二氧化物层15，采用的是热氧化方法。之后，依次形成和背蚀第二氮化硅层16和第三氧化物层17。结果在第一柱体18的侧壁上形成包括有第二氧化物层15、第二氮化硅层16和第三氧化物层17的隔离层100。
图6A和图6B显示了二次蚀刻具有第一槽19的半导体基底10的过程。
具有第一槽19的半导体基底10是用第一隔离层100作为蚀刻掩膜进行二次蚀刻的，以便形成第二槽20和其间的第二柱体18a。第二槽20的深度比第一槽19的深度深。此时，把第二槽20蚀刻到半导体基底内距第一柱体18的底部(较低位置)为0.5-1μm的深度。同时，按照掺杂区(例如，和随后的过程形成的漏区)的接触尺寸对蚀刻深度能进行不同的控制。
图7A和图7B显示了在第一柱体18的侧壁上和第二柱体18a的侧壁上形成第三氮化硅层21的步骤。
更具体些，为了保护热氧化层，在第一柱体18和第二柱体18a的侧壁上形成第三氮化硅层。
图8A和图8B显示了对具有第一槽19和第二槽20的半导体基底进行第三次蚀刻。
用第一隔离层100作为蚀刻掩膜对具有第一槽19和第二槽20的半导体基底10进行第三次蚀刻，以便形成第三槽22和其间的第三柱体18b。第三槽22的深度比第二槽20的深度深。在通过第三次蚀刻形成的第三槽22的底部，通过随后的工序形成绝缘层。根据位线和漏区的接触尺寸和隔离绝缘层的尺寸，及随后的工序可对第三槽22的宽度和深度进行不同的控制。
图9A和图9B显示了在通过第三次蚀刻而形成的第三槽22的底部形成第四氧化物层23的步骤。
更具体地，用热氧化方法在第三槽22的底部形成第四氧化物层23。第四氧化物层作为位线之间的隔离绝缘层。
图10A和图10B显示了形成用于形成第一柱体18和第二柱体18a的侧壁上位线的第一多晶硅层25(25a)的步骤。第一柱体18和第二柱体18a通过第一次和第二次蚀刻而形成。
首先，用湿蚀刻方法除去第三氮化硅层21，然后，在半导体基底的整个表面形成多晶硅层(没有显示)。接着，把光刻胶覆涂在多晶硅层上并构成光刻胶图形24和24a。用光刻胶图形24a和24作为蚀刻掩膜以便在第一柱体18和第二柱体18a的侧壁上和第一氧化物层14及第四氧化物层23上形成第一多晶硅层25(25a)。
特别地，在图10B中(图1位线的截面图)在第二槽20的底部形成第一多晶硅层25并从而将其连接。而在图10A中(图1字线的截面图)，在第二槽的底部隔离了第一多晶硅层25a并从将其断开。
图11A和图11B显示了形成光刻胶图形2b的过程。
首先，除去光刻胶图形24和24a。接着，在第一多晶硅层25(25a)上覆涂光刻胶并构成光刻胶图形26，光刻胶图形26距离第一多晶硅层25中的第二槽20的底部有预定的深度。
图12A和图12B显示通过蚀刻第一多晶硅层25(25a)形成位线27(27a)的过程。
更具体地，用光刻胶图形26和第三氧化物导17作为蚀刻掩膜，通过干蚀刻方法和湿蚀刻方法蚀刻第一多晶硅层25(25a)。这样，在用第二次蚀刻形成的第二柱体18a的侧壁上和第二槽22的底部形成数位线27(27a)。
在第三氧化物层17被除去后，氧化位线27(27a)以对位线27(27a)绝缘。此时，位线27(27a)之间的空间用第一隔离绝缘层28(28a)填充，这是用第二氧化硅层16作为氧化掩膜层来氧化位线27(27a)而实现的。接着把硼注入到第一柱体18的表面而进行注入处理29，以便控制纵向晶体管的阈值电压。之后，除去第二氧化物层17和氮化硅层16。
特别地，在图12B(图1位线的横截面图)中，在第二槽20的底部形成位线27并从而将其连接。而在图12A(图1字线的横截面图)中，存储线27a在第二槽20的底部隔离开来并被断开。
图13A和图13B显示形成用于字线的第二多晶硅层31(31a)的过程，字线在用第一次蚀刻形成的第一柱体18上。
在第一柱体18的侧壁上形成栅极氧化层30之后，在半导体基底的整个表面上形成用于输出电极的多晶硅层31(没有显示)。接着在多晶硅层上形成光刻胶层并构成光刻胶图形24b(24c)。
之后，蚀刻多晶硅层以便在第一柱体18的侧壁上形成第二多晶硅层31(31a)，其中采用光刻胶图形24(24a)作为蚀刻掩膜。
特别是地，在图13B(图1位线的截面图)中，第二多晶硅层31a在第一槽19的底部隔离开并从而被断开。而在图13A(图1字线的截面图)中，第二多晶层31在第一槽19的底部形成并从而得到连接。
图14A和图14B显示形成光刻胶层并且整体蚀刻第二多晶硅层31(31a)上的光刻胶层的过程。
除去光刻胶图形24b(24c)后，在具有第二多晶硅层31(1a)的半导体基底10的整个表面上形成光刻胶层(没有显示)。之后，把光刻胶层整体蚀刻到距第一柱体18的顶部预定的深度，以便形成光刻胶图形32。
之后，用光刻胶模作为蚀刻掩膜，通过干蚀刻方法或湿蚀刻方法蚀刻第二多晶硅层31(31a)。结果，在第一柱体18侧壁的一部分上和第一槽19的底部形成字线。在本技术方案中，第二多晶硅层31(31a)被蚀刻到距第一柱体18的顶部预定的深度。然而，用于字线的第二紧硅层31(31a)也能在第一柱体18的顶部形成。
图15A和图15B显示了形成字线31(1a)的过程。
首先，除去光刻胶图形2，这样，在第一柱体18的侧壁上和第一槽19的底部形成字线31(31a)。之后，通过在半导全基底的整个表面淀积氧化物材料和用背蚀法蚀刻氧化物材料，形成用于绝缘字线31(31a)的隔离绝缘层33。通过字线的氧化也能形成隔离绝缘层33。接着用磷或砷在半导体基底的整个表面上进入注入，以便成纵向晶体管的源区。
特别地，在图15A(图1字线的截面图)中，在第一槽19的底部形成字线31并从而使其得到连接。而在图15B(图1位线的截面图)中，字线31a在第一槽19的底部隔离开来并并从而被断开。
图16A和图16B显示了在隔离绝缘层33上形成第五氧化物层图形的步骤。
采用CVD方法，在半导体表面的整个表面上形成(没有显示)用于电容器的第五氧化物层，并在其上形成图形，以形成柱状第五氧化物层图形。此时，第五氧化物层结构35的宽度决定了存储结点之间的距离。
图17A和图17B显示形成第三多晶硅层36、第二隔离层37和第四多晶硅层38的过程。
在具有第五氧化物层结构35的半导体基底的整个表面上，形成用于存储结点的第三多晶硅层36。第三多晶硅层被用作第一导电层。此时，用第三多晶硅层36覆盖隔离绝缘层33。接着，在具有第三多晶硅层36的半导体基底的整个表面上，用CVD方法形成氧化物层(没有显示)并对其进行蚀刻，以形成在第三多晶硅层36侧壁上的第二隔离层37。之后，在所产生的材料的整个表面上形成作为用于存储结点的导电层的第四多晶硅层38。
图18A和图18B显示了形成存储结点41和极板电极40的过程。
首先，用背蚀刻方法蚀刻第四多晶硅层38，并从而使第五氧化物层35和第二隔离层37暴露于大气。接着，用湿蚀刻方法除去暴露的第五氧化物层35和第二隔离层37。结果，形成柱状的由第三多晶硅层36和第四多晶硅层37组成的存储结点41。
然后，在存储结点41的整个表面形成由三层-例如氧化物层/氮化物层/氧化物层一组成的介电层39。接着，在所产生的材料上形成具有多晶硅层的极板结点40，以便构成存储器件。
按照本发明，形成了晶体管的源区和电容器的存储结点之间的垂直互接，并且不要求接触面积。从而，用0.1μm的设计标准能形成面积在0.3μm2之内的DRAM元件。
由于具有2-3μm深度的浅槽和柱体，制备过程能很容易进行。并且，能确保密隔离层的设计余量以在第一柱体的顶部形成电容器，这是因为字线和位线覆埋了第一和第二槽，并且包围了第一和二级柱体。通过增加元件面积和结点面积的比率也扩大了元件面积的有效率。
本发明通过控制第一柱体和第二柱体的高度和电容器的存储结点，解决了一些由于深槽和制备过程引起的问题。同时，因为与存储结点连接的源区是隔离的，元件的漏流也能被减小。并且，在没有减少元件面积的条件下，接触阻力也能缩小，这是因为通过自对准方法能够形成包围第一和第二柱的存储结点、位线、源区和漏区。
虽然参照本发明具体技术方案而详尽地说明和描述本发明，但专业技术人员将明白，在不脱离所附权利要求书所限定的本发明的范围和精神的前提下，可以实现在形式和细上的多种变化。
Claims (15)
1．一种具有覆埋位线元件的半导体器件，包括：半导体基底、形成于所述半导体基底上的字线、隔离所述字线的第一隔离绝缘层、垂直干所述字线方向形成的位线以及隔离所述位线的第二隔离绝缘层，其特征在于，
所述半导体基底具有在其内形成的多个第一柱体，在第一柱体之间有隔离的第一槽，该半导体基底还具有多个第二柱体，第二柱体与位于第二柱体之下的第一柱体相连，在第二柱体之间有隔离的第二槽，所说的第二槽的直径比所述第一槽的直径小；
所述第一隔离绝缘层在所述第一槽内形成并被栅极绝缘层和包围所述第一柱体的栅电极所隔离；
在所述第一和第二柱体中垂直形成有包括第一和第二掺杂区的杂质掺杂区，第一柱体和第二柱体之间为沟道区；
所述位线包围所述第二柱体并连接到所述第一掺杂区，所述位线与所述栅电极形成矩阵的形式；
所述第二隔离绝缘层在所述第一槽的底部和所述第二槽内形成；
所述字线连接到所述栅电极。
2．如权利要求1所述的半导体器件，其特征是，还包括具有存储结点、介电层和极板电极的叠层结构电容器，所述叠式结构电容器绕在所述第一柱体顶部的周围。
3．如权利要求2所述的半导体器件，其特征是，所述叠式结构电容器是杆型或柱型电容器。
4．如权利要求2所述的半导体器件，其特征是，所述存储电极和所述字线被所述第二隔离绝缘层隔离。
5．如权利要求1所述的半导体器件，其特征是，所述杂质掺杂区和所述沟道区是在所述第一和第二柱体的表面上形成的纵向晶体管。
6．制备一种具有覆埋位线元件的半导体器件的方法，包括以下步骤：在半导体基底上形成字线；形成隔离所述字线的第一隔离绝缘层；形成垂直于所述字线方向的位线以及形成隔离所述位线的第二隔离绝缘层，其特征在于还包括以下步骤：
通过蚀刻半导体基底形成多个第一槽和第一槽之间的第一柱体；
在所述第一柱体的侧壁上形成隔离层；
通过用所述隔离层作为蚀刻掩膜进一步蚀刻具有第一柱体和第一槽的所述半导体基底，形成第二槽和其间的第二柱体；
在所述第二槽的底部形成绝缘层；
除去用作蚀刻掩膜的所述隔离层；
形成包围所述第二柱体的所述位线；
形成靠近所述第二柱体表面的第一掺杂区；
在所述位线间并在所述第一槽的底部形成所述第一隔离绝缘层；
在所述第一柱体的侧壁上形成栅极绝缘层；
在所述栅极绝缘层的恻壁的一部分和所述第一槽的底部上形成栅电极，所述栅电极相互连接形成所述字线；
形成覆埋在所述第一槽里的所述第二隔离绝缘层；
通过把杂质注入到所述第一柱体侧壁上而形成第二掺杂区，所述第一柱体通过所述栅电极而暴露于大气。
7．如权利要求6所述制备半导体器件的方法，其特征是，进一步包括在所述第二隔离绝缘层上形成电容器的步骤。
8．如权利要求6所述的制备半导体器件的方法，其特征是，进一步包括在第二隔离绝缘层上形成叠式结构电容器的步骤，所述电容器覆盖在所述第一柱体顶部的周围。
9．如权利要求8所述制备半导体器件的方法，其特征是，叠式结构电容器是杆或柱型电容器。
10．如权利要求7所述的半导体器件的制备方法，其特征是，所述电容器的是通过以步骤制成的：
在所述第二隔离绝缘层上形成绝缘图形；
在所述半导体基底的整个表面上形成第一导电层；
在所述导电层的侧壁上形成隔离层；
在所述半导体基底的整个表面上表成第二导电体；
用背蚀法对所述第二导电层进行蚀刻以把所述绝缘层结构和隔离层暴露于大气；
通过除去所述绝缘层图形和隔离层而形成柱型存储结点；
在所述存储结点的整个表面上形成介电层和极板电极。
11．如权利要求6所述的制备半导体器件的方法，其特征是，还包括在形成所述输出绝缘层的步骤之前注入杂质以控制临界电压的步骤。
12．如权利要求6所述的制备半导体器件的方法，其特征是，所述隔离层包括热氧化物层、氮化物层和CVD氧化物层。
13．如权利要求6所述的制备半导体器件的方法，其特征是，在所述数位线和所说的第一掺杂区之间的接触尺寸由所述第二槽的深度决定。
14．如权利要求6所述的制备半导体器件的方法，其特征是，所述第一掺杂区的隔离尺寸由具有所述第二槽的所述半导体基底的蚀刻深度决定。
15．如权利要求6所述的制备半导体器件的方法，其特征是，所述字线形成在所述第一槽的整个表面上并在所述第一柱体的底部。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C19 | Lapse of patent right due to non-payment of the annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |