KR100626912B1 - 불휘발성 강유전체 수직 전극 셀과 수직 전극 셀을 이용한불휘발성 강유전체 메모리 장치 및 그 수직 전극 셀 제조방법 - Google Patents

불휘발성 강유전체 수직 전극 셀과 수직 전극 셀을 이용한불휘발성 강유전체 메모리 장치 및 그 수직 전극 셀 제조방법 Download PDF

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Abstract

본 발명은 수직 전극 구조를 갖는 불휘발성 강유전체 셀 및 수직 전극 셀을 이용한 불휘발성 강유전체 메모리 장치를 개시한다.
본 발명의 불휘발성 강유전체 수직 전극 셀은 워드라인 수직 전극을 제 1 전극으로 하고 상기 워드라인 수직 전극 내에서 기둥 모양으로 상기 워드라인 수직 전극과 일정 간격으로 분리되는 스토리지 수직 전극을 제 2 전극으로 하며, 상기 제 1 전극과 상기 제 2 전극이 분리된 공간에 강유전체 재료가 매립된 강유전체 캐패시터; 및 비트라인과 상기 강유전체 캐패시터 사이에 연결되어 상기 비트라인과 상기 강유전체 캐패시터 사이의 전압변화에 따라 상기 비트라인과 상기 강유전체 캐패시터 사이의 전류 방향을 선택적으로 스위칭하는 시리얼 PN 다이오드 스위치를 구비하여, 셀 형성시 고온 공정과 저온 공정을 모두 수용할 수 있도록 함으로써 세라믹 강유전체 물질을 저온 공정이 가능하며 작은 사이즈로도 완벽한 히스테리시스(Hysteresis) 루프 곡선 특성을 가지는 강유전체 폴리머 박막(Ferroelectric Polymer Thin Film)으로 사용할 수 있도록 해주어 공정 비용을 낮추고 셀의 균일성을 향상시켜 생상성 향상 및 고밀도의 메모리 구현이 가능하도록 해준다.

Description

불휘발성 강유전체 수직 전극 셀과 수직 전극 셀을 이용한 불휘발성 강유전체 메모리 장치 및 그 수직 전극 셀 제조 방법{FeRAM cell having a perpendicular electrode, FeRAM having the cell and manufacturing method of the cell}
도 1은 본 발명의 단위 수직 전극 셀의 회로구성을 나타내는 회로도.
도 2는 도 1의 시리얼 PN 다이오드 스위치의 동작원리를 설명하기 위한 도면.
도 3은 도 1의 수직 전극 셀의 워드라인 WL 전압 의존성을 설명하기 위한 도면.
도 4는 도 1의 수직 전극 셀의 비트라인 BL 전압 의존성을 설명하기 위한 도면.
도 5는 본 발명에 따른 시리얼 PN 다이오드 체인 레이어의 구조를 보다 상세하게 나타내는 평면도.
도 6 내지 도 9는 본 발명에 따른 수직 전극 셀 제조 방법을 나타내는 도면.
도 10은 시리얼 PN 다이오드 체인 위에 워드라인 WL, 비트라인 BL 및 수직 전극 구조의 강유전체 캐패시터 FC가 형성된 모습을 나타내는 수직 전극 셀의 평면도.
도 11은 본 발명에 따른 수직 전극 셀 어레이를 갖는 불휘발성 강유전체 메 모리 장치의 구성도.
도 12는 도 11에서 수직 전극 셀 어레이의 구조를 나타내는 평면도.
도 13은 수직 전극 셀의 소자 구성 단면을 나타내는 단면도.
도 14는 도 11의 수직 전극 셀 어레이의 구성을 보다 상세하게 나타낸 회로도.
도 15는 도 14에서 센스앰프 S/A의 구성을 보다 상세하게 나타낸 회로도.
도 16은 본 발명의 불휘발성 강유전체 메모리 장치의 리드 모드시 동작 타이밍도.
도 17은 본 발명의 본 발명의 불휘발성 강유전체 메모리 장치의 라이트 모드시 동작 타이밍도.
본 발명은 수직 전극 셀 및 이를 이용한 불휘발성 강유전체 메모리에 관한 것으로서, 보다 상세하게는 강유전체 캐패시터에 사용되는 세라믹 강유전체 물질을 저온 공정이 가능하며 작은 사이즈로도 완벽한 히스테리시스(Hysteresis) 루프 곡선 특성을 가지는 강유전체 폴리머 박막(Ferroelectric Polymer Thin Film)으로 대체가 가능하도록 셀 구조가 개선된 수직 전극 셀 및 이를 이용한 불휘발성 강유전체 메모리에 관한 것이다.
불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory) 은 디램(DRAM:Dynamic Random Access Memory) 정도의 데이터 처리 속도를 가지면서 전원의 오프시에도 데이터가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써, 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않게 된다.
그런데, 종래 강유전체 캐패시터 재료로 사용되는 세라믹 계통의 유전체인 PZT, SBT 등은 통상 600℃ 이상의 고온 공정을 필요로 하며 캐패시터의 전극 선택에 제한을 준다. 또한, 종래 세라믹 강유전체 재료들은 각 셀의 특성에서 균일성(Uinformity)가 좋지 않아 생산성(Yield) 향상에 많은 어려움이 존재한다.
이러한 문제를 해결하기 위한 한 방법이 종래의 세라믹 강유전체를 강유전체 폴리머 박막(Ferroelectric Polymer Thin Film)으로 대체하는 것이다. 이러한 강유전체 폴리머 박막 재료로는 P(VDF-TrFE), PVDF, Cyanopolymers, polyureas, polythioureas, odd-numbered nylons 등이 사용된다.
강유전체 폴리머 박막 재료는 저온 즉 200℃ 이하에서 공정 진행이 가능하며, 크기가 2Pr=5uC/cm2 정도로 작으나 완벽한 P-V 히스테리시스(Hysteresis) 루프 곡선 특성을 보이는 장점을 가지고 있어 셀의 균일성 개선에 매우 유리하다. 또한, 강유전체 폴리머 박막 재료를 사용하면 공정 비용을 상당히 낮출 수 있으며, 셀의 균일성 개선으로 생산성 향상 및 고밀도의 메모리 용량을 구현할 수 있다.
그런데, 종래의 강유전체 메모리 셀은 저온(200℃ 이하)의 공정 재료를 사용할 수 없는 구조를 가지고 있어 상술된 강유전체 폴리머 박막 재료의 장점에도 불구하고 이를 사용할 수 없는 실정이다.
따라서, 상술된 문제를 해결하기 위한 본 발명의 목적은 강유전체 셀의 구조를 개선하여 저온 공정을 필요로 하는 강유전체 재료를 사용하여 불휘발성 강유전체 셀을 형성할 수 있도록 하는데 있다.
위와 같은 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 수직 전극 셀은 워드라인 수직 전극을 제 1 전극으로 하고 상기 워드라인 수직 전극 내에서 기둥 모양으로 상기 워드라인 수직 전극과 일정 간격으로 분리되는 스토리지 수직 전극을 제 2 전극으로 하며, 상기 제 1 전극과 상기 제 2 전극이 분리된 공간에 강유전체 재료가 매립된 강유전체 캐패시터; 및 비트라인과 상기 강유전체 캐패시터 사이에 연결되어 상기 비트라인과 상기 강유전체 캐패시터 사이의 전압변화에 따라 상기 비트라인과 상기 강유전체 캐패시터 사이의 전류 방향을 선택적으로 스위칭하는 시리얼 PN 다이오드 스위치를 구비한다.
본 발명의 수직 전극 셀을 이용한 불휘발성 강유전체 메모리 장치는 복수개의 워드라인 수직 전극들과 복수개의 비트라인들이 상호 직교하게 교차되며, 상기 비트라인과 수직한 방향으로 양 전극 및 강유전체 층이 형성되는 강유전체 캐패시 터 및 상기 강유전체 캐패시터와 상기 비트라인 사이의 전압변화에 따라 전류 방향을 선택적으로 스위칭하는 스위칭 소자를 갖는 복수개의 수직 전극 셀들을 구비하여 셀 데이터를 리드 및 라이트하는 수직 전극 셀 어레이; 상기 워드라인 수직 전극들을 선택적으로 활성화시키는 워드라인 구동부; 상기 비트라인에 인가된 셀 데이터를 센싱하는 센스 앰프부; 상기 센스 앰프부에서 센싱된 리드 데이터와 상기 센스 앰프부로 전송될 라이트 데이터를 전송하는 데이터 버스; 및 상기 데이터 버스로부터 인가받은 상기 리드 데이터를 증폭하여 데이터 버퍼로 출력하는 메인 앰프부를 구비한다.
본 발명의 불휘발성 강유전체 수직 전극 셀 제조 방법은 PN 다이오드와 PNPN 다이오드가 직렬 연결되게 시리얼 PN 다이오드 스위치를 형성하는 제 1 단계; 상기 시리얼 PN 다이오드 스위치 상에 비트라인 콘택노드와 캐패시터 컨택노드를 형성하여 상기 비트라인 콘택노드를 비트라인과 연결시키는 제 2 단계; 상기 캐패시터 콘택노드 상에 전극 물질을 수직되게 증착하는 제 3 단계; 상기 전극 물질이 일정 간격으로 스토리지 수직 전극과 워드라인 수직 전극으로 분리되도록 상기 전극 물질을 식각하는 제 4 단계; 상기 스토리지 수직 전극과 상기 워드라인 수직 전극 사이의 식각된 영역 및 상기 수직 전극들 상부에 강유전체 재료를 코팅하여 강유전체 캐패시터의 강유전체 층을 형성하는 제 5 단계; 및 상기 강유전체 재료에 대한 어닐(anneal) 공정을 수행하는 제 6 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 단위 수직 전극 셀의 회로구성을 나타내는 회로도이다.
수직 전극 셀은 하나의 강유전체 캐패시터 FC와 하나의 시리얼 PN 다이오드 스위치(10)를 구비한다.
강유전체 캐패시터 FC는 수직 전극 구조를 가지며 강유전체 물질로서 강유전체 폴리 박막이 사용된다. 이러한 강유전체 캐패시터 FC의 일측 전극은 워드라인 WL에 연결되며, 다른 일측 전극은 시리얼 PN 다이오드 스위치(10)의 PNPN 다이오드(11)의 N 단자와 PN 다이오드(12)의 P 단자에 공통 연결된다. 본 발명의 수직 전극 구조는 상세하게 후술된다.
시리얼 PN 다이오드 스위치(10)는 시리얼 PN 다이오드 체인 스위치 기술을 이용하여 비트라인 BL과 강유전체 캐패시터 FC 사이의 전압변화에 따라 비트라인 BL과 강유전체 캐패시터 FC 사이에서 전류의 방향을 선택적으로 스위칭한다. 이러한 시리얼 PN 다이오드 스위치(10)는 강유전체 캐패시터 FC의 일측 전극과 비트라인 BL 사이에서 서로 반대되는 방향으로 병렬 연결된 PNPN 다이오드(11)와 PN 다이오드(12)를 구비한다. 즉, PNPN 다이오드(11)는 비트라인 BL에서 강유전체 캐패시터 FC 쪽으로 순방향 전류가 흐르도록 하며, PN 다이오드(12)는 강유전체 캐패시터 FC에서 비트라인 BL 쪽으로 순방향 전류가 흐르도록 한다.
도 2는 도 1의 시리얼 PN 다이오드 스위치(10)의 동작원리를 설명하기 위한 도면이다.
강유전체 캐패시터 FC 전극을 기준으로 비트라인 BL의 전압이 양의 방향으로 증가하는 경우, 시리얼 PN 다이오드 스위치(10)는 PNPN 다이오드의 특성에 의해 비 트라인 BL의 전압이 동작전압 Vo인 경우에는 오프 상태로 유지된다. 그러나, 비트라인 BL의 전압이 더욱 증가되어 임계전압 Vc에 도달하면 PNPN 다이오드(11)에 의해 시리얼 PN 다이오드(10)가 턴온되어 비트라인 BL에서 강유전체 캐패시터 FC 방향으로 흐르는 전류가 급속히 증가하게 된다. 이때, 비트라인 BL의 전압이 임계전압 Vc 이상이 될 경우 PNPN 다이오드(11)를 통해 흐르는 전류량 I은 비트라인 BL에 연결되어 로드로 작용하는 저항(미도시) 값에 의존된다. PNPN 다이오드(11)가 일단 턴온 되면 이 후 비트라인 BL에 아주 작은 전압 Vs만 인가되어도 PNPN 다이오드(11)를 통해 많은 전류가 흐를 수 있게 된다. 이때, PN 다이오드(12)는 역방향 전압에 의해 오프 상태를 유지한다.
반면에, 강유전체 캐패시터 FC를 기준으로 비트라인 BL의 전압이 음의 방향으로 증가하는 경우, 즉, 워드라인 WL에 일정 전압이 인가되는 경우, PN 다이오드(12)가 순방향 동작 특성에 의해 턴온 되어 시리얼 PN 다이오드 스위치(10)를 통해 강유전체 캐패시터 FC에서 비트라인 BL 방향으로 전류가 흐르게 된다. 이때, PNPN 다이오드(11)는 역방향 전압에 의해 오프 상태를 유지한다.
도 3은 도 1의 수직 전극 셀의 워드라인 WL 전압 의존성을 설명하기 위한 도면이다.
우선, 도 1에서와 같이 강유전체 캐패시터 FC의 양단간의 전압을 Vfc, 시리얼 PN 다이오드 스위치(10)의 양단간의 전압을 Vsw 라 정의한다.
비트라인 BL의 전압을 그라운드 전압 레벨로 고정시킨 상태에서 워드라인 WL의 전압이 증가되면, 워드라인 WL의 전압은 강유전체 캐패시터 FC와 시리얼 PN 다 이오드 스위치(10)에 분배된다. 이때, PN 다이오드(12)의 순방향 동작에 의해 시리얼 PN 다이오드 스위치(10)의 양단 전압 Vsw으로는 작은 전압이 분배된다. 반면에, 워드라인 WL 전압의 대부분이 강유전체 캐패시터 FC의 양단 전압 Vfc으로 분배되어 강유전체 캐패시터 FC의 동작특성이 향상된다.
도 4는 도 1의 수직 전극 셀의 비트라인 BL 전압 의존성을 설명하기 위한 도면이다.
워드라인 WL의 전압을 그라운드 전압 레벨로 고정시킨 상태에서 비트라인 BL의 전압이 증가되면, 비트라인 BL의 전압은 강유전체 캐패시터 FC와 시리얼 PN 다이오드 스위치(10)에 분배된다. 이때, 강유전체 캐패시터 FC와 시리얼 PN 다이오드 스위치(10)에 분배되는 전압의 비율은 임계전압 Vc을 기준으로 달라진다. 즉, 비트라인 BL의 전압이 임계전압 Vc에 도달되기 전까지, PNPN 다이오드(11)는 PNPN 다이오드의 특성에 의해 오프 상태를 유지하며 PN 다이오드(12)는 역방향 전압에 의해 오프 상태를 유지하므로 대부분의 비트라인 BL 전압은 시리얼 PN 다이오드 스위치(10)의 양단 전압 Vsw으로 분배된다. 이에 따라, 강유전체 캐패시터 FC의 양단 전압 Vfc으로 작은 전압만이 분배되어 강유전체 캐패시터 FC의 데이터의 변동을 일으키지 않게된다. 그러나, 비트라인 전압 BL의 전압이 임계전압 Vc 이상으로 증가하면, 시리얼 PN 다이오드 스위치(10)의 PNPN 다이오드(11)가 턴온되어 대부분의 비트라인 BL 전압은 강유전체 캐패시터 FC의 양단 전압 Vfc으로 분배된다. 이에 따라, 강유전체 캐패시터 FC에 새로운 데이터로 라이트할 수 있는 상태가 된다.
도 5는 본 발명에 따른 시리얼 PN 다이오드 체인 레이어의 구조를 보다 상세 하게 나타내는 평면도이다.
시리얼 PN 다이오드 체인 레이어(20)는 성장 실리콘 레이어나 폴리 실리콘 레이어 위에 시리얼 PN 다이오드 영역(21)과 절연 분리층(22)이 형성된다. 시리얼 PN 다이오드 체인(21)은 PN 다이오드들이 체인 형태로 직렬 연결되며, 시리얼 PN 다이오드 체인들(21)은 일정 간격으로 평행하게 형성된다. 그리고, 각 시리얼 PN 다이오드 체인들(21) 사이에는 절연 분리층(22)이 형성된다.
각 시리얼 PN 다이오드 체인(21)에는 PNPN 다이오드(11)와 PN 다이오드(12)가 연속적되게 직렬 연결된다. PNPN 다이오드(11)는 P형 영역과 N형 영역이 교번적으로 직렬 연결되며, PN 다이오드(12)는 PNPN 다이오드 스위치(11)의 N형 영역과 인접하게 P형 영역과 N형 영역이 직렬 연결된 구조를 갖는다. 따라서, 시리얼 PN 다이오드 체인(21)에서 하나의 PN 다이오드(12)와 이에 직렬 연결된 하나의 PNPN 다이오드(11)를 연속적으로 선택하여 각 수직 전극 셀의 시리얼 PN 다이오드 스위치(10)를 형성할 수 있게 된다.
도 6 내지 도 9는 본 발명에 따른 수직 전극 셀 제조 방법을 나타내는 도면이다.
본 발명의 수직 전극 셀 C은 고온 공정을 필요로 하는 CMOS 소자 영역(30)의 상부에 형성된다.
CMOS 소자 패던(30)이 형성되면 그 상부면에 층간 절연층(40)이 적층된다.
층간 절연층(40)의 상부면에는 시리얼 PN 다이오드 스위치(10)를 형성하기 위한 도 5와 같은 시리얼 PN 다이오드 체인 레이어(20)가 형성된다. 시리얼 PN 다 이오드 체인 레이어(20)는 층간 절연층(40)의 상부면에 폴리 실리콘(Poly-Silicon)을 증착한 후 폴리 실리콘 위에 시리얼 PN 다이오드 체인(21)과 절연 분리층(22)을 형성함으로써 이루어진다.
시리얼 PN 다이오드 체인(21)에는 PN 다이오드(12)와 PNPN 다이오드(11)들이 교번되게 연속적으로 직렬 연결되며, 하나의 PN 다이오드(12)와 이에 직렬 연결된 하나의 PNPN 다이오드(11)가 하나의 시리얼 PN 다이오드 스위치(10)를 구성한다. 이때, PN 다이오드(12)의 N 단자와 PNPN 다이오드(11)의 종단 P 단자에는 비트라인 콘택(contact)노드 BLCN가 형성되어 비트라인 BL과 연결된다. 그리고, PN 다이오드(12)의 P 단자와 이에 인접한 PNPN 다이오드(11)의 N 단자에는 캐패시터 콘택노드 CN가 형성되어 수직 전극 구조를 갖는 강유전체 캐패시터 FC의 일측 전극과 연결된다.
이러한 수직 전극 구조의 강유전체 캐패시터 FC를 형성하기 위해, 우선 도 6에서와 같이 캐패시터 콘택노드 CN와 접촉되게 전극 물질이 일정 깊이로 증착된다. 이때, 사용되는 전극 물질로는 금(Gold), 플래티늄(Plainum), 알루미늄(Aluminum), 티탄늄(Titanium), ITO, 폴리아닐린(Polyaniline), 폴리피롤(Polypyrrol), 및 다른 도체 물질들이 가능하다.
다음에 도 7에서와 같이, 증착된 전극 물질은 일정 간격으로 스토리지 전극인 SN 수직 전극과 워드라인 WL 수직 전극으로 분리되도록 식각(Etch)된다. 도 7은 수직 전극 셀 C의 단면도로 전극 물질의 양측이 일정 폭으로 식각된 모양만을 보여주고 있으나, 후술되는 도 10 및 도 12에서와 같이 일정 폭을 갖는 사각띠(또 는 도우넛) 모양으로 전극 물질이 식각된다. 즉, SN 수직 전극은 WL 수직 전극과 일정 간격으로 분리되며 시리얼 PN 다이오드 스위치(10)에 수직한 사각 기둥 모양으로 형성된다. 본 발명에서는 SN 수직 전극과 WL 수직 전극이 강유전체 캐패시터 FC의 양 전극층이 되며, 특히 WL 수직 전극은 캐패시터의 일측 전극 및 워드라인 WL의 기능을 동시에 수행하게 된다.
식각이 완료되면, 도 8에서와 같이 SN 수직 전극과 WL 수직 전극이 분리된 영역 및 SN 수직 전극과 WL 수직 전극 상부에 강유전체 폴리머 박막 용액이 스핀 코팅(Spin Coating)된다. 이러한 강유전체 폴리머 박막 재료로는 P(VDF-TrFE), PVDF, Cyanopolymers, polyureas, polythioureas, odd-numbered nylons 등이 사용된다. 따라서, 본 발명의 강유전체 캐패시터 FC는 각 시리얼 PN 다이오드 스위치(10)를 형성하는 PN 다이오드(12)와 PNPN 다이오드(11)의 상부에 비트라인 BL에 수직되는 방향으로 SN 수직 전극과 WL 수직 전극이 일정 간격으로 분리되고 SN 수직 전극과 WL 수직 전극 사이의 공간에 강유전체 물질이 형성된다.
강유전체 폴리머 박막 용액의 코팅 공정이 완료되면, 도 9에서와 같이 강유전체 폴리머 박막 코팅에서 분극 특성이 나타나도록 솔벤트 등을 없앤 후, 강유전체 폴리머 박막의 결정화를 위해 강유전체 폴리머 박막에 대한 어닐(Anneal) 공정이 추가로 수행된다. 이때, 어닐 공정은 대략 200℃ 이하의 온도에서 진행된다.
이처럼, 셀 형성시 고온의 공정이 필요한 전극 형성 공정을 먼저 수행한 후 가장 나중에 저온에서 강유전체 폴리머 박막 용액 코팅 및 어닐 공정을 수행하여 셀을 형성함으로써, 강유전체 캐패시터 FC의 강유전체 재료로 저온 공정을 필요로 하는 강유전체 폴리머 박막을 사용할 수 있게 된다. 더욱이 이러한 수직 전극 셀이 CMOS 회로 소자 영역(30) 상부에 형성됨으로써 역시 고온 공정을 필요로 하는 CMOS 회로 소자 형성 공정을 먼저 수행할 수 있게 된다.
도 10은 시리얼 PN 다이오드 체인 위에 워드라인 WL, 비트라인 BL 및 수직 전극 구조의 강유전체 캐패시터 FC가 형성된 모습을 나타내는 수직 전극 셀의 평면도이다.
시리얼 PN 다이오드 체인(21)과 절연 분리층(22)의 접촉면 상부에 비트라인 BL이 형성되며, 비트라인 BL은 비트라인 콘택노드 BLCN을 통해 대응되는 시리얼 PN 다이오드 스위치(10)의 PN 다이오드(12)의 N 단자 및 PNPN 다이오드(11)의 P 단자와 연결된다.
이때, 비트라인 콘택노드 BLCN는 이웃하는 셀과 공유되도록 PN 다이오드(12)의 N 단자와 PNPN 다이오드(11)의 P 단자에 각각 연결되도록 형성된다. 즉, 어느 한 셀의 PN 다이오드(12)의 N 단자는 이웃하는 셀의 PNPN 다이오드(11)의 P 단자와 하나의 비트라인 콘택노드 BNCN로 공통 연결되어 비트라인 BL과 연결된다.
그리고, 캐패시터 콘택노드 CN는 각 시리얼 PN 다이오드 체인(21)에서 PN 다이오드(12)의 P 단자와 PNPN 다이오드(11)의 N 단자에 공통 연결되도록 형성된다. 워드라인 WL은 강유전체 캐패시터 FC의 외측 수직 전극으로서, 강유전체 폴리머 박막을 사이에 두고 SN 수직 전극의 양측에서 시리얼 PN 다이오드 체인(21)에 수직되게 비트라인 BL과 직교하는 방향으로 평행하게 형성된다.
도 11은 본 발명에 따른 수직 전극 셀 어레이를 갖는 불휘발성 강유전체 메 모리 장치의 구성도이다.
도 11의 강유전체 메모리 장치는 복수개의 수직 전극 셀 어레이(100), 복수개의 워드라인 구동부(200), 복수개의 센스 앰프부(300), 데이터 버스(400), 메인 앰프부(500), 데이터 버퍼부(600) 및 입/출력 포트부(700)를 구비한다.
수직 전극 셀 어레이(100)는 도 1에서와 같은 수직 전극 셀 C 들이 로오와 컬럼 방향으로 매트릭스 형태로 배열된다. 로오 방향으로 배열된 복수개의 워드라인 WL 들은 워드라인 구동부(200)에 연결되어 워드라인 구동부(200)에 의해 선택적으로 활성화된다. 그리고, 컬럼 방향으로 배열된 복수개의 비트라인 BL들은 센스 앰프부(300)에 연결되며, 센스 앰프부(300)는 각 비트라인 BL에 일대일 대응되는 복수개의 센스앰프들 S/A을 구비한다.
데이터 버스(400)는 복수개의 센스 앰프부(300)들에 공유되며 복수개의 센스 앰프부(300)와 메인 앰프부(500)를 연결시켜 데이터를 전송한다.
메인 앰프부(500)는 데이터 버스(400)를 통해 각 센스 앰프부(300)로부터 인가되는 데이터를 증폭한다.
데이터 버퍼부(600)는 메인 앰프부(500)에서 증폭된 데이터를 버퍼링하여 출력한다. 입/출력 포트부(700)는 데이터 버퍼부(600)로부터 인가되는 리드 데이터를 외부로 출력하고 외부로부터 인가되는 라이트 데이터를 데이터 버퍼부(600)에 인가한다.
도 12는 도 11에서 수직 전극 셀 어레이(100)의 구조를 나타내는 평면도이다.
수직 전극 셀 어레이(100)는 복수개의 워드라인들 WL<0> ~ WL<n>과 복수개의 비트라인 영역들 BL<0> ~ BL<m>이 서로 직교하는 방향으로 배열된다. 그리고, 워드라인 WL과 비트라인 영역 BL<0> ~ BL<m>이 교차되는 영역에 단위 셀 C이 위치하는 크로스 포인트 셀(Cross point cell)이 구현되어 셀 형성을 위한 추가적인 면적이 불필요하게 된다.
도 12는 본 발명의 수직 전극 셀 C이 크로스 포인트 셀로 형성되는 개념을 나타내기 위한 것으로서, 본 도면에서 비트라인 영역들 BL<0> ~ BL<m>은 도 10에서의 비트라인들 BL과 시리얼 PN 다이오드 체인(21)을 포함한 영역이다.
도 13은 수직 전극 셀의 소자 구성 단면을 나타내는 단면도이다.
CMOS 회로 소자 영역은 최하위 층에 형성되며, CMOS 회로 소자 영역의 상부 즉 중간 층에 상호 연결 층(Interconnection Layer) M1 ∼ Mn 영역이 형성된다.
상술된 워드라인 구동부(200), 센스 앰프부(300), 데이터 버스(400), 메인 앰프부(500), 데이터 버퍼부(600) 및 입/출력 포트부(700)는 CMOS 회로 소자 영역에 형성된다. 수직 전극 셀 어레이(100)는 상호 연결 층의 상부 즉 최상위 층에 형성된다.
도 14는 도 11의 수직 전극 셀 어레이(100)의 구성을 보다 상세하게 나타낸 회로도이다.
수직 전극 구조를 갖는 강유전체 캐패시터 FC와 시리얼 PN 다이오드 스위치(10)가 워드라인 WL과 비트라인 BL 사이에 연결되어 하나의 단위 수직 전극 셀 C을 형성한다. 각 비트라인 BL에는 센스앰프 S/A 0 ∼ S/A m가 일대일 대응되 게 연결되며, 각 센스앰프 S/A 0 ∼ S/A m는 센스앰프 인에이블 신호에 따라 비트라인 BL에 인가된 전압의 크기를 기설정된 기준전압 VREF의 크기와 비교하여 데이터를 센싱한다. 센싱된 데이터 D, /D는 데이터 버스(400)에 인가되어 메인 앰프부(500)로 전송된다.
또한, 각 비트라인 BL<0> ∼ BL<m>에는 비트라인 풀다운 신호 BLPD가 활성화시 대응되는 비트라인 BL<0> ∼ BL<m>을 접지전압 레벨로 풀다운 시키기 위한 비트라인 풀다운 소자 N1, N2가 일대일 대응되게 연결된다.
도 15는 도 14에서 센스앰프 S/A의 구성을 보다 상세하게 나타낸 회로도이다.
센스앰프 S/A는 증폭부(310)와 컬럼선택 스위칭부(320)를 구비한다.
증폭부(310)는 센스앰프 인에이블 신호 SEP, SEN에 따라 비트라인 BL<m>에 인가된 셀 전압과 기준전압 인가라인 REF를 통해 인가된 기준전압 VREF를 비교하여 셀 데이터를 센싱 및 증폭한다. 이러한 증폭부(310)는 PMOS 트랜지스터 P1 ~ P3 및 NMOS 트랜지스터 N1 ~ N3를 구비한다. PMOS 트랜지스터 P1는 전원전압과 PMOS 트랜지스터 P2, P3의 공통 소스 단자 사이에 연결되며 게이트 단자로 센스앰프 인에이블 신호 SEP를 인가받는다. PMOS 트랜지스터 P2, P3는 크로스 커플 구조로 연결되어 PMOS 트랜지스터 P1를 통해 인가되는 전원전압을 래치한다. 그리고, NMOS 트랜지스터 N5는 접지전압과 NMOS 트랜지스터 N3, N4의 공통 소스 단자 사이에 연결되며 게이트 단자로 센스앰프 인에이블 신호 SEN를 인가받는다. NMOS트랜지스터 N3, N4는 크로스 커플 구조로 연결되어 NMOS 트랜지스터 N5를 통해 인가되는 접지전압을 래치한다. 이때, 센스앰프 인에이블 신호 SEN 및 SEP는 위상이 서로 반대인 신호다.
컬럼선택 스위칭부(320)는 컬럼선택신호 CS<m>에 따라 증폭부(310)에서 센싱 및 증폭된 데이터 D, /D를 데이터 버스(400)로 전송한다. 이러한 컬럼선택 스위칭부(320)는 NMOS 트랜지스터 N6, N7를 구비한다. NMOS 트랜지스터 N6는 비트라인 BL<m>과 데이터 버스(400) 사이에 연결되어 게이트 단자를 통해 인가되는 컬럼 선택신호 CS<m>에 따라 데이터 /D의 입출력을 제어한다. NMOS 트랜지스터 N7는 기준전압 인가라인 REF과 데이터 버스(400) 사이에 연결되어 게이트 단자를 통해 인가되는 컬럼 선택신호 CS<m>에 따라 데이터 D의 입출력을 제어한다.
도 16은 본 발명의 불휘발성 강유전체 메모리 장치의 리드 모드시 동작 타이밍도이다.
먼저, t0 구간은 프리차지 구간으로 워드라인 WL이 활성화되기 이전에 비트라인 풀다운 신호 BLPD가 활성화되어 비트라인 BL이 그라운드 레벨로 프리차지된다.
다음에, t1 구간 진입시 비트라인 풀다운 신호 BLPD가 로우로 천이된 후, 워드라인 구동부(200)에 의해 특정 워드라인 WL이 하이로 천이되면 해당 수직 전극 셀 C의 시리얼 PN 다이오드(12)가 턴온되어 셀 데이터가 비트라인 BL에 전달된다.
다음에, t2 구간에서 센스앰프 인에이블 신호 SEN가 하이로 활성화되면, 비트라인 BL에 실린 데이터가 증폭부(310)에서 증폭된다. 또한, 비트라인 BL에 인가 된 셀 데이터가 '0'인 경우, 워드라인 WL의 전압 레벨이 하이인 상태에서 증폭부(310)에 의해 비트라인 BL의 전압이 로우 레벨로 증폭되어 두 라인 WL, BL 사이의 전압차에 의해 수직 전극 셀 C에는 데이터 '0'이 라이트(리스토어)된다.
이후에, t3 구간에서 워드라인 WL의 전압이 임계전압 Vc 보다 크게 다운되어 네거티브(Negative) 전압으로 천이됨으로써 수직 전극 셀 C에 데이터 '1'이 리스토어된다. 즉, 셀 데이터가 '0'인 경우에는 워드라인 WL의 전압이 네거티브 전압으로 다운되어도 증폭된 비트라인 BL의 전압이 워드라인 WL의 전압보다 임계전압 Vc 이상 크지 않기 때문에 PNPN 다이오드(11)가 오프 상태를 유지한다. 그러나, 셀 데이터가 '1'인 경우에는 워드라인 WL의 전압이 네거티브 전압으로 다운됨으로써 증폭된 비트라인 BL의 전압이 워드라인 WL의 전압보다 임계전압 Vc 이상 크게 되어 PNPN 다이오드(11)가 온되어 증폭된 데이터 '1'이 라이트(리스토어) 된다. 따라서, t2 구간에서는 데이터 '0'이 리스토어되며, t3 구간에서는 데이터 '1'이 리스토어 된다.
또한, t3 구간에서 컬럼선택신호 CS가 하이로 천이되어 증폭된 비트라인 BL의 데이터 D,/D는 데이터 버스(400)를 통해 메인 앰프부(500)로 전달되어 셀 C에 저장된 데이터가 리드된다.
t3 구간에서 PNPN 다이오드(11)가 일단 턴온된 이후에는 도 5의 동작 특성에서와 같이 작은 전압차 Vs에 의해서도 PNPN 다이오드(11)가 온 상태를 유지하므로 워드라인 WL의 전압을 네거티브 상태에서 다시 로우 상태로 상승시킨다.
도 17은 본 발명의 본 발명의 불휘발성 강유전체 메모리 장치의 라이트 모드 시 동작 타이밍도이다.
먼저, t0 구간은 프리차지 구간으로 워드라인 WL이 활성화되기 이전에 비트라인 풀다운 신호 BLPD가 활성화되어 비트라인 BL이 그라운드 레벨로 프리차지된다.
t1 구간 진입시 비트라인 풀다운 신호 BLPD가 로우로 천이되고 워드라인 WL이 하이로 활성화되면 수직 전극 셀 C의 데이터가 비트라인 BL에 전달된다.
t2 구간에서 컬럼선택신호 CS의 활성화로 데이터 버스(400)를 통해 인가된 데이터 D, /D가 비트라인 BL에 전달되고, 센스앰프 인에이블 신호 SEN의 활성화로 비트라인 BL의 전압이 증폭된다. 이때, 라이트 데이터 D, /D가 '0'인 경우, 워드라인 WL의 전압 레벨이 하이인 상태에서 비트라인 BL의 전압이 로우 레벨로 증폭되면 두 라인 WL, BL 사이의 전압차에 의해 수직 전극 셀 C에는 데이터 "0"이 기록된다.
이후에, t3 구간에서 워드라인 WL의 전압이 임계전압 Vc 보다 크게 다운되어 네거티브(Negative) 전압으로 천이됨으로써 수직 전극 셀 C에 데이터 '1'이 기록된다. 데이터 리스토어에서와 같이, 셀 데이터가 '0'인 경우에는 워드라인 WL의 전압이 네거티브 전압으로 다운되어도 증폭된 비트라인 BL의 전압이 워드라인 WL의 전압보다 임계전압 Vc 이상 크지 않기 때문에 PNPN 다이오드(11)가 오프 상태를 유지한다. 그러나, 셀 데이터가 '1'인 경우에는 워드라인 WL의 전압이 네거티브 전압으로 다운됨으로써 증폭된 비트라인 BL의 전압이 워드라인 WL의 전압보다 임계전압 Vc 이상 크게 되어 PNPN 다이오드(11)가 온되어 증폭된 데이터 '1'이 셀 C에 라 이트된다. 따라서, t2 구간에서는 데이터 '0'이 라이트되며, t3 구간에서는 데이터 '1'이 라이트된다.
t3 구간에서 PNPN 다이오드(11)가 일단 턴온된 이후에는 도 5의 동작 특성에서와 같이 작은 전압차 Vs에 의해서도 PNPN 다이오드(11)가 온 상태를 유지하므로 워드라인 WL의 전압을 네거티브 상태에서 다시 로우 상태로 상승시킨다.
상술한 바와 같이, 본 발명의 수직 전극 셀 및 이를 이용한 불휘발성 강유전체 메모리 장치는 셀 형성시 고온 공정과 저온 공정을 모두 수용할 수 있도록 셀의 구조가 개선되어 강유전체 캐패시터에 사용되는 세라믹 강유전체 물질을 저온 공정이 가능하며 작은 사이즈로도 완벽한 히스테리시스(Hysteresis) 루프 곡선 특성을 가지는 강유전체 폴리머 박막(Ferroelectric Polymer Thin Film)으로 대체할 수 있도록 함으로써 공정 비용을 낮추고 셀의 균일성을 향상시켜 생상성 향상과 고밀도의 메모리 구현이 가능하도록 한다.

Claims (15)

  1. 워드라인 수직 전극을 제 1 전극으로 하고 상기 워드라인 수직 전극 내에서 기둥 모양으로 상기 워드라인 수직 전극과 일정 간격으로 분리되는 스토리지 수직 전극을 제 2 전극으로 하며, 상기 제 1 전극과 상기 제 2 전극이 분리된 공간에 강유전체 재료가 매립된 강유전체 캐패시터; 및
    비트라인과 상기 강유전체 캐패시터 사이에 연결되어 상기 비트라인과 상기 강유전체 캐패시터 사이의 전압변화에 따라 상기 비트라인과 상기 강유전체 캐패시터 사이의 전류 방향을 선택적으로 스위칭하는 시리얼 PN 다이오드 스위치를 구비하는 불휘발성 강유전체 수직 전극 셀.
  2. 제 1항에 있어서, 상기 강유전체 재료는
    저온 강유전체 막인 강유전체 폴리머 박막(Ferroelectric Polymer Thin Film)인 것을 특징으로 하는 불휘발성 강유전체 수직 전극 셀.
  3. 제 1항에 있어서, 상기 시리얼 PN 다이오드 스위치는
    상기 제 2 전극과 상기 비트라인 사이에 순방향으로 연결되는 PN 다이오드; 및
    상기 제 2 전극과 상기 비트라인 사이에 역방향으로 연결되는 PNPN 다이오드를 구비하는 것을 특징으로 하는 불휘발성 강유전체 수직 전극 셀.
  4. 제 3항에 있어서, 상기 비트라인은
    상기 PN 다이오드의 N 단자 및 상기 PNPN 다이오드의 종단 P 단자와 연결되며,
    상기 제 2 전극은
    상기 PN 다이오드의 P 단자 및 이와 인접한 상기 PNPN 다이오드의 N 단자와 연결되는 것을 특징으로 하는 불휘발성 강유전체 수직 전극 셀.
  5. 복수개의 워드라인 수직 전극들과 복수개의 비트라인들이 상호 직교하게 교차되며, 상기 비트라인과 수직한 방향으로 양 전극 및 강유전체 층이 형성되는 강유전체 캐패시터 및 상기 강유전체 캐패시터와 상기 비트라인 사이의 전압변화에 따라 전류 방향을 선택적으로 스위칭하는 스위칭 소자를 갖는 복수개의 수직 전극 셀들을 구비하여 셀 데이터를 리드 및 라이트하는 수직 전극 셀 어레이;
    상기 워드라인 수직 전극들을 선택적으로 활성화시키는 워드라인 구동부;
    상기 비트라인에 인가된 셀 데이터를 센싱하는 센스 앰프부;
    상기 센스 앰프부에서 센싱된 리드 데이터와 상기 센스 앰프부로 전송될 라이트 데이터를 전송하는 데이터 버스; 및
    상기 데이터 버스로부터 인가받은 상기 리드 데이터를 증폭하여 데이터 버퍼로 출력하는 메인 앰프부를 구비하는 수직 전극 셀을 이용한 불휘발성 강유전체 메모리 장치.
  6. 제 5항에 있어서, 상기 수직 전극 셀 어레이는
    상기 워드라인 수직 전극과 상기 비트라인이 교차되는 영역에 상기 수직 전극 셀이 형성되는 크로스 포인트 셀 구조를 갖는 것을 특징으로 하는 수직 전극 셀을 이용한 불휘발성 강유전체 메모리 장치.
  7. 제 6항에 있어서, 상기 강유전체 캐패시터는
    상기 워드라인 수직 전극을 상기 양 전극 중 제 1 전극으로 하고 상기 워드라인 수직 전극 내에서 기둥 모양으로 상기 워드라인 수직 전극과 일정 간격으로 분리되는 스토리지 수직 전극을 상기 양 전극 중 제 2 전극으로 하며, 상기 제 1 전극과 상기 제 2 전극이 분리된 공간에 강유전체 재료가 매립되어 상기 강유전체 층을 형성하는 것을 특징으로 하는 수직 전극 셀을 이용한 불휘발성 강유전체 메모리 장치.
  8. 제 7항에 있어서, 상기 강유전체 재료는
    저온 강유전체 막인 강유전체 폴리머 박막(Ferroelectric Polymer Thin Film)인 것을 특징으로 하는 수직 전극 셀을 이용한 불휘발성 강유전체 메모리 장치.
  9. 제 6항에 있어서, 상기 스위칭 소자는
    상기 제 2 전극과 상기 비트라인 사이에 순방향으로 연결되는 PN 다이오드 및 상기 제 2 전극과 상기 비트라인 사이에 역방향으로 연결되는 PNPN 다이오드를 구비하는 시리얼 PN 다이오드 스위치인 것을 특징으로 하는 수직 전극 셀을 이용한 불휘발성 강유전체 메모리 장치.
  10. PN 다이오드와 PNPN 다이오드가 직렬 연결되게 시리얼 PN 다이오드 스위치를 형성하는 제 1 단계;
    상기 시리얼 PN 다이오드 스위치 상에 비트라인 콘택노드와 캐패시터 컨택노드를 형성하여 상기 비트라인 콘택노드를 비트라인과 연결시키는 제 2 단계;
    상기 캐패시터 콘택노드 상에 전극 물질을 수직되게 증착하는 제 3 단계;
    상기 전극 물질이 일정 간격으로 스토리지 수직 전극과 워드라인 수직 전극으로 분리되도록 상기 전극 물질을 식각하는 제 4 단계;
    상기 스토리지 수직 전극과 상기 워드라인 수직 전극 사이의 식각된 영역 및 상기 수직 전극들 상부에 강유전체 재료를 코팅하여 강유전체 캐패시터의 강유전체 층을 형성하는 제 5 단계; 및
    상기 강유전체 재료에 대한 어닐(anneal) 공정을 수행하는 제 6 단계를 포함하는 불휘발성 강유전체 수직 전극 셀 제조 방법.
  11. 제 10항에 있어서, 상기 제 2 단계는
    상기 PN 다이오드의 N 단자와 상기 PNPN 다이오드의 P 단자에 각각 상기 비 트라인 콘택노드를 형성하여 상기 비트라인과 연결시키고, 상기 PN 다이오드의 P 단자와 상기 PNPN 다이오드의 N 단자에 공통 연결되게 상기 캐패시터 콘택노드를 형성하는 것을 특징으로 하는 불휘발성 강유전체 수직 전극 셀 제조 방법.
  12. 제 10항에 있어서, 상기 제 4 단계는
    상기 스토리지 수직 전극이 기둥 모양으로 상기 워드라인 수직 전극과 분리되도록 상기 일정 간격의 폭을 갖는 띠 모양으로 상기 전극 물질을 식각하는 것을 특징으로 하는 불휘발성 강유전체 수직 전극 셀 제조 방법.
  13. 제 10항에 있어서, 상기 강유전체 재료는
    저온 강유전체 막인 강유전체 폴리머 박막(Ferroelectric Polymer Thin Film)인 것을 특징으로 하는 불휘발성 강유전체 수직 전극 셀 제조 방법.
  14. 제 10항에 있어서, 상기 제 5 단계는
    스핀 코팅 공정을 이용하여 상기 강유전체 재료를 코딩하는 것을 특징으로 하는 불휘발성 강유전체 수직 전극 셀 제조 방법.
  15. 삭제
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