DE3720156C2 - - Google Patents
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Description
Die vorliegende Erfindung bezieht sich auf eine Halblei
tervorrichtung, in der ein Leistungs-Vertikal-DMOS-
Transistor und zugehörige Komponenten in einem einzigen
Halbleitertyp ausgebildet sind und die für Anwendungen
bei relativ niedriger Spannung und hohem Strom geeignet
und einfach herzustellen sind, nach dem Oberbegriff des Anspruchs 1.
Eine solche Vorrichtung ist aus der EP 00 90 280 A2 bekannt.
Es sind kürzlich Halbleitervorrichtungen, und zwar soge
nannte Leistungs-ICs vorgeschlagen worden, in denen ein
Leistungs-Vertikal-DMOS-Transistor als ein Schalterelement für verschiedene
Verbraucher dient, die in einem Fahrzeug installiert
sind, und wobei andere Schaltkreiselemente, die die
Treiberschaltung für dieses Schalterelement bilden,
monolithisch mit diesem Schalterelement in einem einzi
gen Chip ausgebildet sind.
Es wird zunächst auf ein bekanntes Beispiel einer Vertikal-DMOS-
Vorrichtung Bezug genommen, die in Fig. 9 dargestellt
ist. Der Vertikal-DMOS-Transistor 41 nach Fig. 9 ist vom n-Kanaltyp. Ein
Si-Substrat 1 dieser Vorrichtung ist ein sogenanntes
Epitaxialsubstrat, bestehend aus einer n⁺-Unterlage
schicht 2 und einer n-Epitaxial-Oberschicht 3. Die Vor
richtung enthält weiterhin einen p-Kanalbereich 4, einen
n⁺-Sourcebereich 5, eine Gate-Isolieroxidschicht 6, eine
polykristalline Silizium-Gateelektrode 7, einen
p⁺-Kanalkontaktbereich 8, eine Sourceelektrode 9, eine
Isolierzwischenschicht 11 und eine Drainelektrode 12.
Ein Schutzfilm (nicht dargestellt) aus PSG od. dgl. ist
auf der Sourceelektrode 9 ausgebildet. Der p⁺-Kanal
kontaktbereich 8 ist nicht immer unverzichtbar, aber er
ist nützlich, um das Potential des p-Kanalbereiches 4
zuverlässig gleich dem Potential des n⁺-Sourcebereiches
5 zu machen.
Bei diesem Vertikal-DMOS-Transistor ist ein Kanal in einem oberen Abschnitt
4 a des Kanalbereiches 4 unmittelbar unter der Gateelek
trode 7 ausgebildet und die Epitaxialoberschicht 3 vom
n-Typ dient praktisch als ein Drainbereich für den Transistor
41. Die Leitfähigkeit des im Abschnitt 4 a ausgebildeten
Kanals wird durch eine Spannung gesteuert, die zwischen
Gate und Source gelegt wird und dementsprechend wird der
zwischen Source und Drain fließende Strom gesteuert.
Der Vertikal-DMOS-Transistor hat zusätzlich zu den Vorteilen von üblichen
MOS-Transistoren die folgenden Vorteile. Sein Einschalt
widerstand ist niedrig, und es ist einfach,
die Durchbruchspannung und die Stromfestigkeit desselben
zu steigern. Weiterhin ist er billig, weil zu
seiner Herstellung keine Spezialverfahren benötigt wer
den. Die Vertikal-DMOS-Transistoren werden daher als
Leistungs-DMOS-Transistoren vermehrt eingesetzt werden.
Es sind zwei unterschiedliche Vertikal-DMOS-Transistorkreise vorhanden,
eine offene Drainverbindung, die in Fig. 10A gezeigt ist
und eine Sourcefolger-Verbindung, die in Fig. 10B
gezeigt ist.
In der offenen Drainverbindung nach Fig. 10A ist eine
Last 42 zwischen dem Drainanschluß D des Transistors 41 und
eine Versorgungsspannung Vdd geschaltet, und der Source
anschluß S ist mit Masse verbunden. Der Gateanschluß G
des Transiostors 41 empfängt eine Ausgangsspannung eines
Steuerkreises 43. Bei diesem Aufbau ist die Ausgangs
spannung des Steuerkreises 43, die dem Gateanschluß zu
geführt wird, stets gleich einer Spannung zwischen Gate
und Source des Transistors 41. Es ist daher möglich, den durch
die Last 42 fließenden Strom durch Verändern der Ausgangsspannung
des Steuerkreises 43 von Massepotential
bis zur Versorgungsspannung Vdd zu steuern. Man benötigt
infolgedessen keine komplizierte Schaltung.
In der Sourcefolger-Verbindung nach Fig. 10B ist die
Last 42 zwischen dem Sourceanschluß S des Transistors 41 und
Masse (GND) geschaltet, und der Drainanschluß D ist mit
der Versorgungsspannung Vdd verbunden. Bei dieser Ge
staltung erreicht während der Einschaltzeit des Transistors 41
das Potential des Sourceanschlusses S nahezu die Versor
gungsspannung Vdd. Es ist daher notwendig, die Spannung
am Gateanschluß G höher als die Versorgungsspannung Vdd
zu machen, um eine ausreichende Gate/Source-Spannung
sicherzustellen. Aus diesem Grunde erfordert die
Sourcefolger-Schaltung eine
Gatespannungsverstärkerschaltung 44 zwischen dem Steuer
kreis 43 und dem Gateanschluß G, die den Steuerkreis 43
unterstützt, die grundsätzlich aber die Ausgangsspannung
über die Versorgungsspannung Vdd nicht steigern kann.
Die Gatespannungsverstärkerschaltung 44 kann beispiels
weise die Form einer Ladungspumpenschaltung haben, be
stehend in Kombination aus einem Oszillator, einem
Kondensator und einer Diode.
Die Sourcefolger-Schaltung ist, wie ersichtlich, nach
teilig, weil sie eine komplizierte periphere Schaltung
benötigt. Sie ist jedoch insofern vorteilhaft, als sie
bei Verwendung zur Steuerung einer in einem Fahrzeug an
geordneten Last eine einfache Verdrahtung erlaubt, indem
der Fahrzeugkörper als Masse verwendet wird.
Es ist möglich, den Vertikal-DMOS-Transistor 41 und seine periphere Schal
tung, wie beispielsweise den Steuerkreis 43 und die Ver
stärkerschaltung 44 in einem monolithischen Leistungs-IC
zu integrieren. Eine solche Integration macht es mög
lich, die Größe der Vorrichtung und die Verpackungs
kosten zu vermindern und eine Verbesserung im Betriebs
verhalten und eine weitere Kostenverminderung durch Be
seitigung von Leitungen zwischen Bauelementen zu erzie
len und neue Funktionen zu entwickeln.
In einem Leistungs-IC ist jedoch die elektrische Isola
tion problematisch. Obgleich bei einer Sourcefolger-
Schaltung, bei der das Potential des Substrates auf die
Versorgungsspannung festgelegt ist, eine Isolation nicht
immer erforderlich ist, ist doch eine Isolation zwischen
dem Transistor 41 und anderen integrierten Komponenten wich
tig, wenn der Transistor 41 in der Schaltung mit offenem
Drain verwendet wird. Bei der Schaltung mit offenem
Drain schwankt das Potential des Substrats, das als
Drainbereich des Transistors 41 verwendet zwischen
Massepotential und Versorgungsspannung Vdd in großem
Umfang.
Die am meisten gebräuchliche Isolationstechnik ist die
PN-Übergangsisolation, die in Sperrichtung vorgespannte
pn-Übergänge verwendet. Es ist beispielsweise mög
lich, Komponenten von einem Vertikal-DMOS-Transistor zu trennen, indem man
sie in einem Wannenbereich vom p-Typ ausbildet, der in der
n-Oberschicht 3 von Fig. 9 ausgebildet ist und über einen
in Sperrichtung vorgespannten pn-Übergang zwischen dem
p-Wellenbereich und der n-Oberschicht mit Masse verbunden
ist. Ein solcher einfacher Aufbau ist jedoch hinsicht
lich der Anwendbarkeit beschränkt, weil es nicht möglich
ist, einen komplizierten CMOS- oder einen bipolaren Tran
sistor in dem p-Wannenbereich auszubilden.
Eine bekannte integrierte Schaltung, die in Fig. 11 dar
gestellt und in "Electronic Design", 21. 2. 1985, Seite 193
beschrieben ist,
erzielt eine Isolation durch Verwendung eines Drei
schichtensubstrats 45, einer Isolations-Diffusionswand
51 und einer vergrabenen n-Schicht 52. Das Dreischich
tensubstrat 45 vom npn-Typ wird durch Ausbilden einer
Zwischenschicht 47 vom p-Typ und einer Deckschicht vom
n-Typ auf einem Originalsubstrat vom n-Typ durch zwei
unterschiedliche epitaxiale Aufwachsverfahren herge
stellt. Die p-Isolationsdiffusionswand 51, die die
p-Zwischenschicht 47 erreicht, ist um einen Vertikal-DMOS-Transistor 49
ausgebildet.
Die vergrabene n-Schicht 52 ist unter dem Drainbereich
vom n-Typ des Transistors 49 ausgebildet, so daß der Drainbe
reich mit der n-Unterschicht 46 verbunden ist. Auf diese
Weise sind ein n-MOS 53, ein p-MOS 54, ein bipolarer
Transistor 55 und andere Schaltkreiselemente von dem Vertikal-
DMOS-Transistor 49 und der n-Unterschicht 46 durch die p-Schicht
47 die p-Wahl 51 getrennt, so daß elektrische Isolation
durch Verbinden der p-Schicht 47 und der p-Wand 51 mit
Masse erzielt werden kann. Dieser bekannte Aufbau ist so
wohl für die Schaltung mit offenem Drain als für die
Sourcefolger-Schaltung verwendbar. Dieser bekannte
Aufbau kann die Flexibilität beim Entwurf verschiedener
Transistoren 53-55 steigern, die in der n-Deckschicht 48
ausgebildet sind, weil die Verunreinigungskonzentration
der n-Epitaxial-Deckschicht 48 unabhängig von der Kon
zentration der n-Unterschicht 46 gesteuert werden kann.
Bei der bekannten Vorrichtung nach Fig. 11 wird jedoch
das kostenaufwendige Epitaxial-Aufwachsverfahren zweimal
erforderlich, und darüber hinaus muß die vergrabene
n-Schicht 52 zwischen den beiden epitaxialen Aufwachs
schritten ausgebildet werden. Außerdem ist eine lange
Wärmebehandlung erforderlich, um die Isolations-Diffu
sionswand 51 in die Schicht 47 einzudiffundieren. Die
bekannte Vorrichtung nach Fig. 11 ist wegen dieses kom
plizierten, zeitaufwendigen und teuren Herstellungs
verfahrens nachteilig.
Ein weiteres bekanntes Beispiel ist in Fig. 12 gezeigt.
Eine integrierte Schaltung nach Fig. 12 verwendet einen
Lateral-DMOS-Transistor 56, bei welchem ein
n⁺-Drainkontaktbereich in der Oberfläche eines
n-Drainbereiches ausgebildet ist und eine Drainelektrode
auf der Oberseite anstelle auf der Unterseite ausgebil
det ist. Es ist einfach, die Durchbruchspannung eines Lateral-
DMOS-Transistors wie bei einem Vertikal-DMOS-Transistor zu steigern, jedoch ist der
Einschaltwiderstand des Lateral-DMOS-Transistors das Zwei- oder Mehrfache
jenes des Vertikal-DMOS-Transistors.
Bei der Vorrichtung nach Fig. 12 ist die Isolation rela
tiv einfach, weil das Substrat nicht als Drain verwendet
wird. Diese Vorrichtung trennt den Lateral-DMOS-Transistor 56 von nMOS-Transistor 53,
pMOS-Transistor 54, Bipolartransistoren 55 und 59 und dem
Verbindungs-FET 60 durch Verwendung eines p-Substrats 57
und Ausbildung von p-Isolations-Diffusionswänden 51 in
einer n-Oberflächenschicht 58.
Der Aufbau nach Fig. 12 ist im wesentlichen ähnlich
jenem eines Dipolar-IC, so daß die Integration des Lateral-
DMOS-Transistors 56 und anderer Schaltkreiskomponenten relativ
einfach ist, und die Flexibilität des IC-Designs ist
hoch. Die Vorrichtung nach Fig. 12 ist jedoch für
Hochstromanwendungen nicht brauchbar, weil der hohe
Einschaltwiderstand des Lateral-DMOS-Transistors 56 eine Vergrößerung der
Fläche der Vorrichtung und somit eine Vergrößerung der
Herstellungskosten nach sich zieht.
Bei den ersten und zweiten bekannten Beispielen nach den
Fig. 11 und 12 ist eine Isolation erforderlich, weil sie
dazu bestimmt sind, die Schaltung mit offenem Drain zu
verwenden. Im Gegensatz dazu benötigt das dritte Bei
spiel nach Fig. 13 keine Isolation, weil sein Leistungs-
MOS-Transistor nur in der Sourcefolger-Schaltung ver
wendet wird. Die Sourcefolger-Schaltung erfordert je
doch die Gatespannungsverstärkerschaltung 44 nach Fig. 10B.
Dieses Erfordernis ist nicht so nachteilig, wenn es
möglich ist, die Verstärkerschaltung 44, den Steuerkreis
43 und den Vertikal-DMOS-Transistor in einem monolithischen Leistungs-IC zu
integrieren.
Bei dem dritten Beispiel nach Fig. 13 sind ein Vertikal-DMOS-Transistor 41
und ein CMOS-Transistor 61 in einem einzigen Substrat ausgebildet.
Der CMOS-Transistor 61 enthält einen n-MOS-Transistor, der in einer p-Insel in
einer n-Oberflächenschicht 3 des Substrats ausgebildet
ist und einen pMOS-Transistor, der direkt in der
n-Oberflächenschicht 3 ausgebildet ist. Der nMOS-Transistor enthält
einen n⁺-Sourcebereich 28, einen n⁺-Drainbereich 29 und
eine Gateelektrode 32. Der pMOS-Transistor enthält einen
p⁺-Sourcebereich 35, einen p⁺-Drainbereich 36 und eine
Gateelektrode 37. Das Potential des Substrats 1 ist auf
der Versorgungsspannung gehalten, weil der Vertikal-DMOS-Transistor 41 in
der Sourcefolger-Schaltung verwendet wird. Der Vertikal-DMOS-Transistor
und der CMOS-Transistor 61 können daher unabhängig voneinander be
trieben werden.
Ein solcher einfacher Aufbau des dritten bekannten Bei
spiels kann jedoch eine gegenseitige Störung zwischen
dem Vertikal-DMOS-Transistor 41 und dem CMOS-Transistor 61 in einem dynamischen und
einem Übergangszustand nicht sicher verhindern, so daß
diese Vorrichtung zur Erzeugung von Fehlfunktionen
neigt, wie in den Fig. 14-16 dargestellt.
In einem in Fig. 14 dargestellten Beispiel werden
Leistungs-ICs zur Ansteuerung eines Gleichstrommotors M
verwendet. Wenn ein Leistungs-IC 62 und ein
MOS-Transistor 65 eingeschaltet sind und ein
Leistungs-IC 63 und ein MOS-Transistor 64 ausgeschaltet
sind, dann fließt ein Strom in einer Richtung, der durch
die Pfeile I₁ und I₂ in Fig. 14 dargestellt ist, und der
Gleichstrommotor M wird angetrieben.
Wenn der MOS-Transistor 65 zu einem bestimmten Zeitpunkt
ausgeschaltet wird, dann fließt ein
Strom weiterhin in einer Richtung von I₃ für eine
kurze Zeit nach dem genannten Augenblick. Dieser Strom
I₃ fließt in die Sourceelektrode des Vertikal-DMOS-Transistors 41 des
Leistungs-IC 63. Wenn in diesem Falle die Vorrichtung
nach Fig. 13 als Leistungs-ICs verwendet wird, dann
werden Löcher 66 von der Sourceelektrode 9 in die
n-Oberflächenschicht 3 über den p⁺-Kanalkontaktbereich 8
und den p-Kanalbereich 4 injiziert, wie in Fig. 15
gezeigt, und die Löcher 66 neigen dazu, eine Verriege
lung des CMOS-Transistors 61 auf folgende Weise hervorzurufen.
Ein Teil der injizierten Löcher 66 erreicht den
p-Wannenbereich 27 durch Diffusion in die n-Oberflächen
schicht 3, und fließt durch einenp⁺-Wannenkontaktbereich
67 und einen geerdeten Anschluß ab. Wenn die Löcher 66
durch einen Basiswiderstand 69 eines parasitären
npn-Transistors 68 fließen, der in dem p-Wannenbereich 27
ausgebildet ist, dann wird das Basispotential des para
sitären npn-Transistors 68 über das Massepotential
hinaus gesteigert, während andererseits das Potential
des n⁺-Sourcebereiches 28 auf Massepotential gehalten
ist. Der parasitäre npn-Transistor 68 wird daher einge
schaltet, wenn dieses Basispotential gleich oder größer
einem vorbestimmten Pegel (0,6 V) wird. Im Einschalt
zustand des Transistors 68 werden Elektronen vom Masse
anschluß GND in die n-Oberflächenschicht 3 über den
n⁺-Soucebereich 28 und den p-Wannenbereich 27 injiziert.
Die injizierten Elektronen fließen durch die n-Ober
flächenschicht 3 und einen n⁺-Substrat-Konzentration 71
und fließen durch den mit der Versorgungsspannung Vdd
verbundenen Anschluß ab.
In diesem Falle fließen die Elektronen durch einen
Basiswiderstand 73 eines parasitäten pnp-Transistors
72, der in der n-Oberflächenschicht 3 ausgebildet ist.
Hierbei vermindern die Elektronen das Basispotential des
parasitären pnp-Transistors, so daß der Transistor 72
ebenfalls eingeschaltet wird.
Der parasitäre Transistor 72 ermöglicht es im einge
schalteten Zustand, daß Löcher vom Stromversorgungsan
schluß in den p-Wannenbereich 27 über den p⁺-Sourcebereich
35 und die n-Oberflächenschicht 3 fließen. Auf diese Wei
se fällt der CMOS-Transistor 61 in einen Verriegelungszustand, in
welchem die zwei parasitären Transistoren 68 und 72 eine
positive Rückkopplung füreinander erzeugen, so daß der
Strom vergrößert und ein Kurzschlußkreis zwischen dem
Stromversorgunganschluß und dem Masseanschluß erzeugt
wird. Dieser Verriegelungszustand bleibt solange erhal
ten, bis die Stromversorgung abgeschaltet wird.
Eine solche Verriegelung des CMOS-Transistors ist speziell im Falle
des Leistungs-IC nach Fig. 13 ein ernstes Problem. Zu
nächst ermöglicht der VDMOS-Transistor 41 des Leistungs-IC eine
Stromdichte, die einige Male höher ist als jene eines
Ausgangstransistors (Lateral-MOSFET) eines Standard-
CMOS-IC. Die Stromdichte, die in den p⁺-Kanalkontaktbe
reich 8 fließt, kann hoch werden, und die Konzentration
der in die n-Oberflächenschicht 3 injizierten Löcher
kann leicht hoch werden. Aus diesem Grunde wird bei der
integrierten CMOS-Schaltung nach Fig. 13 sehr viel
leichter ein Verriegelungszustand erzeugt. Außerdem, ob
gleich der Standard-CMOS-IC es ermöglicht, eine Strom
welle durch Einschaltung eines Widerstandes in Serie mit
dem Ausgang und durch Steigerung der Ausgangsimpedanz zu
begrenzen, ist eine solche Maßnahme bei einem
Leistungs-IC nicht möglich, weil der Einschaltwiderstand
dadurch zu stark vergrößert wird.
Der Erfindung liegt daher die Aufgabe zugrunde, eine
integrierte Halbleitervorrichtung nach dem Oberbegriff des Anspruchs 1 anzugeben, die
einfach herstellbar ist, bei der der Vertikal-MOS-Transistor einen
geringen Einschaltwiderstand aufweist und bei der die
Gefahr von Fehlfunktionen der weiteren Schaltkreis
komponente gering ist.
Diese Aufgabe wird durch die im Anspruch 1 angegebene
Erfindung gelöst. Vorteilhafte Ausgestaltungen der
Erfindung sind Gegenstand der Unteransprüche.
Ein entsprechender Vertikal-MOS-Transistor, bei dem jedoch keine Zenerdiode
vorgesehen ist, ist für sich aus IEEE J. of Sol. St. Circ., SC-11, No. 4, 1976
S. 472-477, bekannt.
Die Erfindung wird nachfolgend unter Bezugnahme auf die
Zeichnungen näher erläutert. Es zeigt
Fig. 1 einen Vertikalschnitt durch eine Halb
leitervorrichtung nach einer ersten Ausführungsform der
Erfindung;
Fig. 2 eine Äquivalenzschaltung der Vorrichtung
nach der ersten Ausführungsform beim Betrieb einer
Last;
Fig. 3A-3C Schnittansichten von Teilen von
Halbleitervorrichtungen zur Erläuterung der Betriebs
weise der ersten Ausführungsform;
Fig. 4 einen Schnitt durch einen Teil der Halb
leitervorrichtung nach der ersten Ausführungsform zur
Erläuterung der Wirkung einer Zenerdiode;
Fig. 5 ein Äquivalenzschaltbild des Aufbaus nach
Fig. 4;
Fig. 6 einen Vertikalschnitt durch eine
Halbleitervorrichtung gemäß einer zweiten
Ausführungsform der Erfindung;
Fig. 7 einen Vertikalschnitt durch eine
Halbleitervorrichtung nach einer dritten Ausführungsform
der Erfindung;
Fig. 8A-8J Schnittdarstellungen eines Beispiels
für ein Herstellungsverfahren für die Vorrichtung nach
der dritten Ausführungsform;
Fig. 9 einen Vertikalschnitt durch einen
MOS-Transistor einer bekannten Halbleitervorrichtung;
Fig. 10A und 10B Schaltungen unterschiedlicher
Verbindungen zum Betreiben einer Last unter Verwendung
eines Vertikal-MOS-Transistors nach Fig. 9;
Fig. 11 einen Vertikalschnitt durch eine inte
grierte Halbleiterschaltung bekannter Art;
Fig. 12 einen Vertikalschnitt durch eine
integrierte Schaltung einer anderen bekannten Art;
Fig. 13 einen Vertikalschnitt durch eine weitere
bekannte Halbleiterschaltung;
Fig. 14 eine Schaltung eines Motorantriebs
kreises unter Verwendung des bekannten Leistungs-IC;
Fig. 15 einen Vertikalschnitt durch den bekann
ten Leistungs-IC zur Erläuterung der Verriegelung eines
CMOS-Transistors und
Fig. 16 ein Äquivalenz-Schaltbild des in Fig. 15
dargestellten Aufbaus.
Die erste Ausführungsform der Erfindung wird nachfolgend
unter Bezugnahme auf die Fig. 1 und 2 erläutert.
Eine integrierte Halbleiterschaltungsvorrichtung besteht
gemäß Fig. 1 aus einem epitaxialen Si-Substrat 1 mit
einer Halbleiterunterlageschicht (Originalsubstrat) 2
vom n⁺-Typ und einer Halbleiter-Deckschicht auf der Un
terlageschicht 2 vom n-Typ, die epitaxial aufgewachsen
ist. Bei dieser Ausführungsform sind wenigstens eine
Vertikal-DMOS-Vorrichtung 10 und wenigstens eine CMOS-Vor
richtung 30 (komplementärer Metalloxidhalbleiter) mono
lithisch in dem Epitaxialsubstrat 1 ausgebildet.
Der Vertikal-DMOS-Transistor 10 besteht aus einem Halbleiterkanalbereich 4
vom p-Typ, der in der Epitaxial-Deckschicht 3 des
Substrats 1 ausgebildet ist und einem
Halbleiter-Source-Bereich 5 vom n⁺-Typ, der in dem
Kanalbereich 4 ausgebildet ist. Eine polykristalline
Silizium-Gateelektrode 7 ist über dem Kanalbereich 4
ausgebildet, und diese ist von dem Kanalbereich 4 durch
eine Gate-Isolieroxidschicht 6 isoliert. Der Kanalbe
reich 4 und der Sourcebereich 5 können durch Einleitung
von Verunreinigungen in die Epitaxial-Deckschicht 3 des
Substrats 1 unter Verwendung der polykristallinen
Silizium-Gateelektrode 7 als Maske, die zuvor auf der
Gateoxidschicht 6 ausgebildet worden ist, erzeugt
werden.
Weiterhin ist ein Halbleiterkanalkontaktbereich 8 vom
p⁺-Typ ausgebildet, der von dem Sourcebereich 5 umgeben
und mit einer Sourceelektrode 9 in Kontakt ist. Die
Sourceelektrode 9 ist von der Gateelektrode 6 durch eine
Isolierzwischenschicht 11 getrennt. Eine Drainelektrode
12 ist auf der Unterseite der Unterlageschicht 2 des
Substrats 1 ausgebildet.
Der CMOS-Transistor 30 besteht aus einem pMOS-Transistor, der direkt auf der
n-Deckschicht 3 des Substrats ausgebildet ist und einem
nMOS-Transistor, der in einer p-Insel 27 in der
Deckschicht 3 ausgebildet ist. Der nMOS-Transistor besteht aus
einem n⁺-Sourcebereich 28 und einem n⁺-Drainbereich 29,
die beide in der p-Insel 27 ausgebildet sind. Der nMOS-Transistor
enthält ferner eine Gateelektrode 32, die von der Halb
leiteroberfläche von einer Gate-Isolieroxidschicht 31
isoliert ist, eine Sourceelektrode 33 und eine Drain
elektrode 34. Der pMOS-Transistor besteht aus einem
p⁺-Sourcebereich 35 und einem p⁺-Drainbereich 36, die
beide in der n-Deckschicht 3 ausgebildet sind. Der pMOS-Transistor
enthält ferner eine Gateelektrode 37, die durch die
Gate-Isolierschicht 31 isoliert ist, eine Sourceelek
trode 38 und eine Drainelektrode 39.
Die Epitaxial-Deckschicht 3 dieser Ausführungsform ist
leicht dünner als die bei der bekannten Vorrichtung nach
Fig. 9. Bei dem Vertikal-DMOS-Transistor 10 dieser Ausführungsform ist ein
Zenerbereich 13 vom p-Typ in dem p-Kanalbereich 4 ausge
bildet. Dieser p-Zenerbereich 13 ist tief und erreicht
die n⁺-Unterlageschicht 3 des Substrats 1. Ein pn-Über
gang zwischen dem p-Zenerbereich 13 und der n⁺-Unter
lageschicht 12 bildet eine Zenerdiode 14 für die
Regelung einer Durchbruchspannung zwischen Drain und
Source des Vertikal-DMOS-Transistors 10.
Bei diesem Ausführungsbeispiel ist der p-Zenerbereich 13
vom p-Kanalbereich 4 aus dem folgenden Grunde getrennt
ausgebildet. Eine Oberflächenverunreinigungs-Konzentra
tion des p-Kanalbereichs 4 ist ein bedeutsamer Faktor
bei der Bestimmung einer Schwellenspannung des Vertikal-DMOS-Transistors 10.
Es wäre daher schwierig, die Schwellenspannung und eine
Zenerspannung unabhängig voneinander zu steuern, wenn
die Zenerdiode 14 direkt in dem p-Kanalbereich 4 ausge
bildet würde. Der getrennte Zenerbereich 13 macht es
möglich, die Schwellenspannung und die Zenerspannung
unabhängig voneinander festzulegen. Bei dieser Ausfüh
rungsform muß die Zenerspannung niedriger sein als die
Source-Drain-Durchbruchspannung des Vertikal-DMOS-Transistors 10.
In der Deckschicht 3 des Substrats 1 ist bei dieser Aus
führungsform weiterhin ein Halbleiter-Schutzringbereich
15 vom p-Typ ausgebildet. Dieser Schutzringbereich 15
liegt zwischen dem Vertikal-DMOS-Transistor 10 und dem CMOS-Transistor 30 und umgibt
den Vertikal-DMOS-Transistor 10. Der Schutzringbereich 15 erstreckt sich
tief und erreicht die n⁺-Unterlageschicht 2 des Sub
strats 1.
Der p-Schutzringbereich 15 wird gleichzeitig mit dem
Diffusionsschritt zur Ausbildung des p-Zenerbereichs 13
hergestellt. Ein flacherer Unterbereich 15 a des Schutz
ringbereichs 15 wird durch den Diffusionsschritt zur
Ausbildung des p-Kanalbereichs 4 hergestellt. Eine zwei
te Zenerdiode 16 wird durch den Übergang zwischen dem
p-Schutzringbereich 15 und der n⁺-Unterlageschicht 2 des
Substrats 1 gebildet. Die Zenerspannung der zweiten Ze
nerdiode 16 ist gleich der der ersten Zenerdiode 14. Ein
p⁺-Halbleiterkontaktbereich 17 ist in dem Schutzringbe
reich 15 ausgebildet. Der Schutzring-Kontaktbereich 17
ist mit einer Schutzringelektrode 18 in Berührung, die
geerdet ist.
Fig. 2 zeigt eine Äquivalenzschaltung der integrierten
Vorrichtung nach Fig. 1 zusammen mit einer Last. In
Fig. 1 ist der Vertikal-DMOS-Transistor 10 mit der Last 42 in einer
Sourcefolger-Schaltung nach Fig. 10B verbunden.
Die Fig. 3A, 3B und 3C zeigen den Betrieb der integrier
ten Vorrichtung nach Fig. 1 im Vergleich mit der konven
tionellen Vorrichtung.
Fig. 3A zeigt die konventionelle Vorrichtung nach
Fig. 13. Wenn ein Strom von der Last fließt, dann werden
Löcher 66 in die n-Epitaxial-Deckschicht 3 injiziert und
dann in die n⁺-Unterlageschicht 2, wie Fig. 3A zeigt.
Bei der konventionellen Vorrichtung nach Fig. 3A diffun
dieren die injizierten Löcher 66 in die n-Deckschicht 3
und erreichen sehr einfach den CMOS-Transistor 30, so daß das Risiko
einer Verriegelung des CMOS-Transistors groß ist, wie unter Be
zugnahme auf Fig. 15 erläutert worden ist.
Bei dem Beispiel nach Fig. 3B, das den Zenerbereich 13
nach der vorliegenden Erfindung aufweist, werden die
meisten Löcher 66 in die n⁺-Unterlageschicht 2 anstelle
in die n-Deckschicht 3 aus den folgenden Gründen inji
ziert. Zunächst hat die vorhandene Gestalt der p-Be
reiche 4 und 13 einen breiten Boden, dessen Fläche sehr
viel größer ist als die Fläche der Seiten. Weiterhin
ist die Distanz vom p⁺-Kanalkontaktbereich 8 zur genann
ten Seitenfläche des Kanalbereiches 4 groß, und der Wi
derstand, der dazwischen vorhanden ist, ist ebenfalls
groß.
Die n⁺-Unterlageschicht 2 hat eine Elektronenkonzentra
tion, die mit Abstand größer als jene der n-Deckschicht
3 ist. Die Löcher 66, die in die n⁺-Unterlageschicht
injiziert werden, rekombinieren daher sogleich mit
diesen vielen Elektronen und verschwinden. Auf diese
Weise kann der Zenerbereich 13 der vorliegenden Erfin
dung die Anzahl der Löcher, die den CMOS-Transistor 30 erreichen, im
Vergleich zu der bekannten Vorrichtung sehr stark
vermindern und daher das Risiko einer Verriegelung des
CMOS-Transistors 30 herabsetzen.
Wie Fig. 30 zeigt, verhindert der Schutzbereich 15 fast
vollständig, daß die Löcher 66 den CMOS-Transistor 30 erreichen.
Obgleich die Anzahl der Löcher, die in die n-Deckschicht 3
injiziert werden, vom Zenerbereich 13 vermindert wird,
fließt doch ein Teil der Löcher 66 in die n-Deckschicht
3 und bewegt sich gegen den CMOS-Transistor 30. Diese Löcher 66
werden jedoch von dem p-Schutzringbereich 15 aufgefan
gen, der zwischen dem Vertikal-DMOS-Transistor 10 und dem CMOS-Transistor 30 eingefügt
ist. Die Löcher 66 werden von dem Schutzringbereich 15
absorbiert und fließen durch die geerdeten Schutzring
elektrode 18 ab.
Um den genannten Effekt zu erzielen, ist es wichtig,
einen Kontakt zwischen dem Schutzringbereich 15 und der
n⁺-Unterlageschicht 2 herzustellen. Dieses Erfordernis
wird bei dieser Ausführungsform durch Ausbildung des
p-Schutzringbereiches 15 und des p-Zenerbereiches 13
gleichzeitig mittels desselben Diffusionsschrittes
erzielt, ohne daß die Anzahl der Schritte im Her
stellungsprozeß vergrößert wird.
Die erste Zenerdiode 14, die in dem Vertikal-DMOS-Transistor 10 ausgebildet
ist, hat weiterhin die Funktion, diesen Transistor gegen Stoß
wellen zu schützen, wie nachfolgend unter Bezugnahme auf
die Fig. 4 und 5 erläutert wird.
Wie in der Ersatzschaltung nach Fig. 5 dargestellt, ist
die Diode 14 parallel an Source und Drain des Transistors 10
angeschlossen. Wenn der Transistor 10 zum Schalten einer
induktiven Last verwendet wird, dann fließt zum Zeitpunkt
des Ausschaltens eine Strom
spitze zwischen Drain und Source des Transistors,
wie dies bei Schaltvorgängen an induk
tiven Lasten häufig auftritt.
Bei der bekannten Vorrichtung nach Fig. 9 hätte eine
solche Stromspitze einen Duchbruch an oder nahe den
Abschnitten 75 in Fig. 9 zur Folge. Dementsprechend würde
der Strom an oder nahe den Abschnitten 75 konzentriert
und der Vertikal-DMOS-Transistor 41 konventioneller Art würde durch
Überhitzung in relativ kurzer Zeit zerstört.
Bei dem Vertikal-DMOS-Transistor 10 fließt
diese Stromspitze nur durch die Zenerdiode 14, deren
Zenerspannung niedriger ist als die Source-Drain-Durch
bruchspannung des Transistors 10. Der pn-Übergang zwischen
dem p-Zenerbereich 14 und der n⁺-Unterlageschicht 2 ist
breit und gleichförmig, so daß die Zenerdiode 14 ein
großes Stromaufnahmevermögen hat und gegen Beschädigung
widerstandsfähig ist. Die Grenzleistung ist daher hoch.
Der konventionelle Vertikal-DMOS-Transistor 41 kann leicht zerstört werden,
wenn die Vorrichtung durch Zuführung einer hohen Spit
zenspannung zu einem Durchbruch gebracht wird. Es ist
daher notwendig, die Source-Drain-Durchbruchspannung
des konventionellen Transistors 41 größer als die Spitzenspan
nung zu machen, die sehr viel höher ist als die Versor
gungsspannung Vdd. Die Durchbruchspannung eines
MOS-Transistors und sein Einschaltwiderstand verkörpern
jedoch gegensätzliche Forderungen, so daß die Durch
bruchspannung nicht beliebig vergrößert werden kann,
ohne den Einschaltwiderstand unzulässig groß zu machen.
Im Falle des Vertikal-DMOS-Transistors 10
wird eine hohe Spannungsspitze von der Zenerdiode 14
absorbiert. Der Transistor 10 braucht daher der hohen Span
nungsspitze selbst nicht zu widerstehen, er muß ledig
lich in der Lage sein, der Versorgungsspannung zu wider
stehen. Die Zenerdiode 14
macht es möglich, die Durchbruchspannung des Transistors
beachtlich herabzusetzen. Der Einschaltwiderstand des
Transistors 10 kann daher sehr viel niedriger sein, als bei
dem konventionellen Transistor 41, und es wird daher möglich,
die Größe der Vorrichtung zu vermindern und den Transistor
mit geringeren Kosten herzustellen.
Die Konstruktion der ersten Ausführungsform nach der
vorliegenden Erfindung bietet die folgenden Vorteile.
Zunächst beseitigt die Zenerdiode 14 großer Leistung
zwischen Source und Drain des Transistors 10 die Notwendigkeit
der Steigerung der Durchbruchspannung des Transistors 10, so
daß der Einschaltwiderstand, die Größe und die
Herstellungskosten des Transistors verringert sind. Zweitens
kann der Zenerbereich 13 bei der ersten Ausführungsform
die Anzahl der Löcher, die in die n-Deckschicht 3
injiziert werden, beachtlich herabsetzen, so daß die
Konstruktion dieser Ausführungsform das Risiko einer
Verriegelung des CMOS-Transistors 30, der im selben Substrat
ausgebildet ist, herabsetzen kann. Drittens vermeidet
der p-Schutzringbereich 15, daß Löcher durch ihn
hindurchwandern, so daß ein Verriegeln des CMOS-Transistors 30 fast
vollständig verhindert werden kann. Auf diese Weise ist
es möglich, mit der ersten Ausführungsform der
vorliegenden Erfindung einen Leistungs-IC zu
realisieren, der einen CMOS-Transistor 30 und einen Vertikal-DMOS-Transistor 10
niedrigen Einschaltwiderstandes im gleichen Substrat
enthält, ohne daß deren Eigenschaften im Vergleich zu
diskret ausgebildeten Bauelementen verschlechtert werden
und ohne daß das Risiko einer Verriegelung besteht. Dabei
kann dieser Leistungs-IC mit geringeren Kosten
hergestellt werden.
Eine zweite Ausführungsform der vorliegenden Erfindung
ist in Fig. 6 dargestellt. Die zweite Ausführungsform
unterscheidet sich von der ersten nur dadurch, daß die
Unterlageschicht des Substrats 1 aus einer n⁺-Boden
schicht 2 und einer vergrabenen n⁺-Schicht 19 besteht.
Die vergrabene n⁺-Schicht 19 ist zwischen der n⁺-Boden
schicht 2 und der n-Deckschicht 3 des Substrats 1 ausge
bildet. Die vergrabene n⁺-Schicht 19 der zweiten Ausfüh
rungsform ist nur in dem Bereich angeordnet, in welchem
der Transistor 10 und der Schutzringbereich 15 ausgebildet sind. Die
vergrabene Schicht 19 ist nicht in dem Bereich
ausgebildet, in welchem sich der CMOS-Transistor 30 befindet. In
diesem Bereich ist die n-Deckschicht 3 direkt auf der
Bodenschicht 2 ausgebildet.
Während die n⁺-Bodenschicht 2 durch Dotieren einer
Antimon-Verunreinigung erzeugt wird, erfolgt die Ausbil
dung der vergrabenen n⁺-Schicht 19 durch Dotierung mit
Phosphorverunreinigungen. Die n⁺-Schicht 19 wächst nach
außen durch Diffusion während einer Wärmebehandlung auf.
Die ersten und zweiten Zenerdioden 14 und 16 werden je
weils durch eine Verbindung der n⁺-Schicht 19 und des
p-Zenerbereiches 13 bzw. des p-Schutzringbereiches 15
gebildet.
Um die Zenerspannung der Zenerdioden 14 und 16 auf
einen für den praktischen Gebrauch ausreichend niedrigen
Wert zu vermindern, ist es notwendig, die
Verunreinigungskonzentrationen des p-Zenerbereiches und
des p-Schutzringbereiches 15 ausreichend hoch zu machen
und gleichzeitig die n-Deckschicht 3 dünn zu machen. Die
Verringerung der Dicke der n-Deckschicht 3 im Bereich
des CMOS-Transistors 30 neigt jedoch dazu, die Durchschlagsfestig
keit des CMOS-Transistors 30 herabzusetzen, weil die p-Insel 27, die
in der n-Deckschicht 3 ausgebildet ist, flacher wird und
der nMOS-Transistor, der in der p-Insel 27 ausgebildet ist, gegen
eine Sperrschicht-Durchbruchspannung weniger wider
standsfähig wird. Andererseits ist der Vertikal-DMOS-Transistor 10 von dem
Problem eines Sperrschicht-Durchbruchs befreit, weil der
Umfang der Verunreinigung des Zenerbereichs 13 zusätz
lich zum Umfang der Verunreingung des p-Kanalbereichs 4
die Verunreingungskonzentration ausreichend hoch im
Vergleich zur p-Insel 27 macht.
Bei der zweiten Ausführungsform ist die n-Deckschicht 3
des Substrats nur im Bereich des Vertikal-DMOS-Transistors 10 und des
Schutzringbereichs 15 dünn und ist im Bereich des CMOS-Transistors 30 durch
selektive Ausbildung der vergrabenen n⁺-Schicht 19 aus
reichend dick gehalten.
Die zweite Ausführungsform der vorliegenden Erfindung
kann die Flexibilität beim Design von Leistungs-ICs ver
größern, indem es möglich wird, die Eigenschaften des
Vertikal-DMOS-Transistors 10 unabhängig von den Eigenschaften des CMOS-Transistors 30
festzulegen.
Eine dritte Ausführungsform der vorliegenden Erfindung
ist in den Fig. 7 und 8A-8J dargestellt. Die dritte Aus
führungsform ist der zweiten Ausführungsform insofern
ähnlich, als auch bei ihr die versenkte n⁺-Schicht 19
vorhanden ist. Die dritte Ausführungsform unterscheidet
sich von der zweiten jedoch dadurch, daß die
Verunreinigungskonzentration der n-Deckschicht 3 des
Substrats 1 im Bereich des Vertikal-DMOS-Transistors 10 gegenüber der im Be
reich des CMOS-Transistors 30 unterschiedlich ist.
Wie Fig. 7 zeigt, ist die Deckschicht des Substrats der
dritten Ausführungsform in einen n-Bereich 21 und einen
n--Bereich 22 unterteilt. Der n-Bereich 21 ist in dem
jenigen Bereich ausgebildet, in welchem sich der Vertikal-DMOS-Transistor
10 und der Schutzringbereich 15 befinden. Der n--Bereich
22 ist dort ausgebildet, wo sich der CMOS-Transistor 30 befindet.
Eine n-Insel 23 ist in dem n--Bereich 22 ausgebildet,
und der pMOS-Transistor des CMOS-Transistors 30 ist in der n-Insel 23 aus
gebildet.
Die Konstruktion der dritten Ausführungsform kann Flexi
bilität beim Design eines Leistungs-ICs wetier steigern.
Benötigte Charakteristika, wie beispielsweise Durch
bruchspannungen sind bei dem Vertikal-DMOS-Transistor 10 und dem CMOS-Transistor 30
verschieden. Außerdem kann die Durchbruchspannung des
CMOS-Transistors 30, der zum Planartyp eines MOS-Transistors gehört, unter
schiedlich gegenüber der des Vertikal-DMOS-Transistors 10 bestimmt werden.
Bei der dritten Ausführungsform ist es möglich, die
Verunreinigungskonzentrationen des n-Bereiches 21 und
der n-Insel 23 unabhängig voneinander zu wählen, so daß
die besten Bedingungen sowohl für den Vertikal-DMOS-Transistor 10 und für
den CMOS-Transistor 30 erhalten werden können.
Die Fig. 8A-8J zeigen ein Beispiel für ein Verfahren zur
Herstellung der Vorrichtung nach der dritten
Ausführungsform der Erfindung.
Fig. 8A zeigt einen Ionenimplantationsschritt zur Aus
bildung der vergrabenen n⁺-Schicht 19. Bei diesem Schritt
werden Phosphorverunreinigungen (Dosiermenge = 1 × 10¹⁶
cm-2) durch Ionenimplantation in einen vorbestimmten
Abschnitt des n⁺-Originalsubstrats 2 (Antimonkonzentra
tion = 3 × 10¹⁸ cm-3) eingeführt.
Sodann wird, wie Fig. 8B zeigt, die n--Deckschicht 22
durch epitaxiales Aufwachsen (Phosphorkonzentration
1 × 10¹⁵ cm-3,
Epitaxial-Schichtdicke 18 µm)
ausgebildet.
Beim nächsten Schritt, gemäß Fig. 8C, werden Borionen
(Dosismenge 1 × 10¹³ cm-2) in einer Fläche implantiert,
um die p-Insel 7 auszubilden, Phosphorionen (Dosismenge
2 × 10¹² cm-2) werden in einer Fläche implantiert, um
die n-Insel 23 auszubilden und Phosphorionen
(Dosismenge 6 × 10¹² cm-2) werden in einer Fläche zur
Ausbildung des n-Bereiches 23 implantiert.
Beim nächsten Schritt, der in Fig. 8D dargestellt ist,
wird eine erste Wärmebehandlung (1200°C, 12 Stunden)
ausgeführt, um die p-Insel 27, die n-Insel 23, den
n-Bereich 21 und den vergrabenen n⁺-Bereich 19 auszu
bilden.
Im Schritt nach Fig. 8E werden die Gateisolationsoxid
schichten 6 und 31 hergestellt. Sodann werden die poly
kristallinen Siliziumgateelektroden 7, 32 und 37
hergestellt.
Im Schritt gemäß Fig. 8F wird eine Photoresistschicht
24 selektiv ausgebildet, und anschließend werden Bor
ionen (Dosismengen 7 × 10¹³ cm-2) implantiert, um den
p-Kanalbereich 4 auszubilden, indem als Maske die
Photoresistschicht 24 und ein Teil der polykristallinen
Siliziumelektroden 7, 32 und 37 verwendet werden.
Im Schritt gemäß Fig. 8G wird die Photoresistschicht 24
weiterhin in einem vorbestimmten Bereich ausgebildet,
und Borionen (Dosismenge 2 × 10¹⁴ cm-2) werden implan
tiert, um den p-Zenerbereich 13 und den ü-Schutzringbe
reich 15 unter Verwendung der Photoresistschicht 24 als
Maske auszubilden.
Im Schritt gemäß Fig. 8H werden der p-Kanalbereich 4,
der p-Zenerbereich 13 und der p-Schutzringbereich 15
durch eine zweite Wärmebehandlung (1120°C, 24 Stunden)
hergestellt. Gleichzeitig diffundiert die vergrabene
n⁺-Schicht 19 nach oben, bis sie in Berührung mit dem
p-Zenerbereich 13 und dem p-Schutzringbereich 15 ge
langt. Der Bereich 21 und die Inseln 23 und 27 werden
ebenfalls aufgewachsen und durch Diffusion während der
zweiten Wärmebehandlung vervollständigt.
Im Schritt 8I werden die n⁺-Bereiche 5, 28 und 29 und
die p⁺-Bereiche 8, 17, 35 und 36 durch Ionenimplantation
von Phosphor (Dosismenge 5 × 10¹⁵ cm-2) bzw. Ionen
implantation von Bor (Dosismenge 5 × 10¹⁵ cm-2) und eine
dritte Wärmebehandlung (1080°C, 40 min) ausgebildet.
Schließlich wird im Schritt gemäß Fig. 8J die Isolier
zwischenschicht 11 erzeugt und dann werden Kontaktlöcher
gebohrt. Anschließend werden die Elektroden 9, 18, 33,
34, 38 und 39 und Metallverbindungswege durch Vakuumauf
dampfung von Aluminium und Musterausbildung erzeugt. Die
Aluminiumelektrode 12 wird auf der gesamten Unterseite
des Plättchens aufgebracht. Der abschließende Schutz
film (nicht dargestellt) wird auf der gesamten Ober
seite des integrierten Schaltungschips aufgebracht und
sodann werden Löcher für Anschlußflecken gebohrt.
Die nachfolgende Liste zeigt als ein Beispiel die Eigen
schaften einer integrierten Vorrichtung nach der dritten
Ausführungsform, die mit dem obenbeschriebenen Verfahren
unter den genannten Bedingungen hergestellt worden ist.
VDMOS 10 | ||
Schwellenspannung | etwa 2,0 V | |
Einschaltwiderstand @ | (Vgs = 8 V) | etwa 0,3 Ω · mm² |
Zenerspannung | etwa 30 V |
CMOS 30 | ||
Schwellenspannung @ | (n-Kanal) | etwa 1,2 V |
Schwellenspannung @ | (p-Kanal) | etwa 1,2 V |
Die vorliegende Erfindung bietet den Vorteil, daß
der Vertikal-MOS-Transistor in
Sourcefolger-Schaltung verwendet werden kann.
Claims (15)
1. Integrierte Halbleitervorrichtung mit einem
Vertikal-MOS-Transistor, bestehend aus:
- a) einem Haslbleitersubstrat (1) aus einer hochdotierten Unterlageschicht (2, 19) eines ersten Leitfähigkeitstyps und einer leichtdotierten Deckschicht (3) vom ersten Leitfähigkeitstyp, die auf der Unterlageschicht (2, 19) ausgebildet ist,
- b) einem Halbleiterkanalbereich (4) vom zweiten Leitfähigkeitstyp, der in der Deckschicht (3) des Substrats (1) ausgebildet ist,
- c) einem Halbleiter-Sourcebereich (5) vom ersten Leitfähigkeitstyp, der in dem Kanalbereich (4) ausgebildet ist, um einen Vertikal-MOS-Transistor mit dem Kanalbereich (4) und dem Substrat (1) zu bilden, das als Drainbereich dient, und
- d) einer von dem Vertikal-MOS-Transistor getrennten Gruppe (30) aus Halbleiterbereichen (28, 29, 35, 36), die in dem Substrat (1) ausgebildet sind, um eine wetiere Schaltkreiskomponente zu bilden,
dadurch gekennzeichnet, daß
- e) der Kanalbereich (4) in der Deckschicht (3) so tief ausgebildet ist, daß er mit der hochdotierten Unterlageschicht (2, 19) verbunden ist, um mit dieser eine erste Zenerdiode (14) zu bilden, und
- f) ein Halbleiter-Schutzringbereich (15) vom zweiten Leitfähigkeitstyp in der Deckschicht (3) des Substrats (1) zwischen dem Kanalbereich (4) des MOS-Transistors und der getrennten Gruppe (30) ausgebildet ist, der sich so tief erstreckt, daß er die hochdotierte Unterlageschicht (2, 19) des Substrats (1) erreicht.
2. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß sie eine Drainelektrode (12), die
mit einer Versorgungsspannungsquelle zur Zuführung einer
Versorgungsspannung zum Drainbereich (1) verbunden ist,
eine Sourceelektrode (9), die mit einer Last (5)
verbunden ist, um diese an den Sourcebereich
anzuschließen, und eine Schutzringelektrode (18), die
mit Masse verbunden ist, um den Schutzringbereich (15)
zu erden, aufweist.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß der Kanalbereich (4) einen tiefen
Zenerunterbereich (13) enthält, der die hochdotierte
Unterlageschicht (2, 19) des Substrats (1) erreicht, und
ein flacher Umfangsunterbereich den Zenerunterbereich
(13) umgibt.
4. Halbleitervorrichtung nach Anspruch 3, dadurch
gekennzeichnet, daß der Schutzringbereich (15) einen
tiefen mittleren Unterbereich enthält und daß ein
flacher Umfangsunterbereich (15 a) ausgebildet ist, wobei
der tiefe mittlere Unterbereich des Schutzringbereiches
(15) mit der hochdotierten Unterlageschicht des
Substrats verbunden ist, um mit dieser eine zweite
Zenerdiode (16) zu bilden, die eine Zenerspannung hat,
die im wesentlichen gleich der Zenerspannung der ersten
Zenerdiode (14) ist.
5. Halbleitervorrichtung nach Anspruch 4, dadurch
gekennzeichnet, daß sie einen hochdotierten ersten
Halbleiterkontaktbereich (8) vom zweiten
Leitfähigkeitstyp aufweist, der von dem Sourcebereich
umgeben ist und mit der Sourceelektrode in Kontakt
gesetzt ist, und daß ein hochdotierter zweiter
Halbleiterkontaktbereich (17) vom zweiten
Leitfähigkeitstyp in dem Schutzringbereich (15)
ausgebildet und mit der Schutzringelektrode in Kontakt
gesetzt ist.
6. Halbleitervorrichtung nach Anspruch 5, dadurch
gekennzeichnet, daß sie eine Gateelektrode (7) aus
polykristallinem Silizium enthält, die oberhalb des
Umfangsunterbereiches des Kanalbereiches ausgebildet ist
und von dem Kanalbereich durch eine Gate-Isolierschicht
(6) getrennt ist.
7. Halbleitervorrichtung nach Anspruch 6, dadurch
gekennzeichnet, daß die weitere Schaltkreiskomponente
ein CMOS-Transistor (30) ist, der ein erstes Paar
Source- und Drain-Halbleiterbereiche (35, 36) vom
zweiten Leitfähigkeitstyp, die in der Deckschicht des
Substrats ausgebildet sind, und ein zweites Paar Source-
und Drain-Halbleiterbereiche (28, 29) vom ersten
Leitfähigkeitstyp, die in einer Halbleiterinsel (27) vom
zweiten Leitfähigkeitstyp ausgebildet sind, die in der
Deckschicht des Substrats ausgebildet ist, aufweist.
8. Halbleitervorrichtung nach Anspruch 7, dadurch
gekennzeichnet, daß der erste Leitfähigkeitstyp der
n-Typ und der zweite Leitfähigkeitstyp der p-Typ ist.
9. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß die Unterlageschicht des Substrats
die hochdotierte Bodenschicht (2) vom ersten
Leitfähigkeitstyp und eine hochdotierte vergrabene
Schicht (19) vom ersten Leitfähigkeitstyp aufweist, die
zwischen der Bodenschicht und der Deckschicht in einem
ersten Bereich des Substrats, in welchem der
Kanalbereich und der Schutzringbereich ausgebildet sind,
angeordnet ist, und daß die getrennte Gruppe (30) in
einem zweiten Bereich des Substrats ausgebildet ist, in
welchem die Deckschicht direkt auf der Bodenschicht
ausgebildet ist.
10. Halbleitervorrichtung nach Anspruch 9, dadurch
gekennzeichnet, daß die Dicke der Deckschicht (3) in dem
ersten Bereich kleiner als in dem zweiten Bereich ist.
11. Halbleitervorrichtung nach Anspruch 10, dadurch
gekennzeichnet, daß der Kanalbereich (4) mit der
vergrabenen Schicht (19) verbunden ist, um die erste
Zenerdiode (14) auszubilden, und daß der
Schutzringbereich (15) mit dem vergrabenen Bereich (19)
verbunden ist, um eine zweite Zenerdiode (16)
auszubilden.
12. Halbleitervorrichtung nach Anspruch 11, dadurch
gekennzeichnet, daß die weitere Schaltkreiskomponente
ein CMOS-Transistor ist.
13. Halbleitervorrichtung nach Anspruch 10, dadurch
gekennzeichnet, daß die Deckschicht einen ersten Teil
(21) enthält, in welchem der Kanalbereich und der
Schutzringbereich ausgebildet sind, und einen zweiten
Teil (22) enthält, in welchem die getrennte Gruppe
ausgebildet ist, wobei die
Verunreinigungskonzentration des ersten Teils (21) der
Deckschicht höher ist als die
Verunreinigungskonzentration des zweiten Teils (22).
14. Halbleitervorrichtung nach Anspruch 13, dadurch
gekennzeichnet, daß die weitere Schaltkreiskomponente
ein CMOS-Transistor ist, der ein erstes Paar Source- und
Drain-Halbleiterbereiche (28, 29) vom ersten
Leitfähigkeitstyp enthält, die in einer ersten
Halbleiterinsel (27) vom zweiten Leitfähigkeitstyp
ausgebildet sind, die in dem zweiten Teil (22) der
Deckschicht ausgebildet ist, und der ein zweites Paar
Source- und Drain-Halbleiterbereiche (35, 36) vom
zweiten Leitfähigkeitstyp enthält, die in einer zweiten
Halbleiterinsel (23) vom ersten Leitfähigkeitstyp
ausgebildet sind, die in dem zweiten Teil (22) der
Deckschicht ausgebildet ist und eine
Verunreinigungskonzentration hat, die höher ist als die
Verunreinigungskonzentration des zweiten Teils der
Deckschicht.
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