DE68905475T2 - Halbleiter-speichermodul hoeher dichte. - Google Patents
Halbleiter-speichermodul hoeher dichte.Info
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 238000004080 punching Methods 0.000 claims description 7
- 238000005452 bending Methods 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 238000004026 adhesive bonding Methods 0.000 claims description 3
- 238000003754 machining Methods 0.000 claims 2
- 238000005476 soldering Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
- H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4918—Disposition being disposed on at least two different sides of the body, e.g. dual array
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01032—Germanium [Ge]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
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Description
- Die vorliegende Erfindung bezieht sich auf Halbleiter-Speichermodule hoher Dichte und insbesondere auf ein Verfahren zur Herstellung von Halbleiter-Speichermodulen und auf ein Halbleiter-Speichermodul.
- Ein wesentlicher Kostenanteil bei der Herstellung von Computersystemen hängt von dem durch die zur Herstellung der Systeme verwendeten integrierten Schaltkreise eingenommenen Platz ab. Es ist daher wichtig, die Größe von Halbleiter-Speichermodulen in Dual-Inline-Package(DIP)-Gehäusen zu verringern, die in zunehmendem Maße in modernen Computersystemen verwendet werden.
- Eine Struktur zur Erhöhung der Chip-Packungsdichte besteht im Übereinandermontieren oder Stapeln eines Chips auf den anderen. Der Stand der Technik weist Beispiele auf, bei denen Chips zu Doppelchipstrukturen übereinandergestapelt werden und die Chips in einem festen Gehäuse untergebracht sind, wobei die Rückseite des einen Chips der Rückseite des anderen gegenüberliegt und sich an dieser Stelle eine feste Halterung befindet, an der die Rückseiten der Chips anliegen. Die Kontaktseiten sind voneinander weggerichtet, um eine leichte elektrische Verbindung mit den von jedem Chip abstehenden Ein/Ausgabe-Anschlüssen (E/A) zu ermöglichen.
- JP-A-58-130 553 beschreibt eine Einrichtung, bei der zwei Chips auf den beiden Flächen eines Rahmenbettes befestigt sind.
- JP-A-56-137 665 beschreibt ein DIP-Modul, das zwei Halbleiterchippaare enthält, wobei jeder Chip auf seiner Kontaktseite über Lötpunkte zur elektrischen Verbindung mit den Schaltkreisen auf den Chips verfügt. Die Kontaktseiten der Chips eines Paares sind so gegenüber angeordnet, daß die Lötpunkte auf dem einen Chip auf die Lötpunkte des anderen Chips ausgerichtet sind. Die beiden Paare sind so übereinandergestapelt, daß die Rückseite des oberen Chips des ersten Paares der Rückseite des unteren Chips des zweiten Paares gegenüberliegt.
- Die beanspruchte Erfindung löst daher die Aufgabe, ein Verfahren und ein Speichermodul zur Verfügung zu stellen, mit denen eine Verdoppelung der Speichermoduldichte bei einer minimalen Zunahme der Modulgröße und bei niedrigen Herstellungskosten ermöglicht wird.
- Demgemäß verwendet das Verfahren dieser Erfindung wohlbekannte Verfahren, um ein Speichermodul doppelter Dichte zu erstellen. Diese Verfahren werden bei der Herstellung von DIP-Modulen angewendet, die in dem Kunststoffspritzgußgehäuse oder im Keramikgehäuse nur einen Chip enthalten. Im allgemeinen werden diese Chips unter Verwendung eines dünnen Metallträgerbandes hergestellt, das zur Erstellung von Anschlußrahmen mit im Abstand voneinander angeordneten Anschlußstrukturen gestanzt sind, die innere Bondanschlüsse zur Verbindung mit den Chip-Kontaktstellen und äußere Bondanschlüsse zur Ausbildung der Kontaktstifte umfassen. Anschließend werden die Chips mit den inneren Bondanschlüssen verbunden. Das erfolgt für gewöhnlich zunächst durch Ankleben des Chips an die inneren Bondanschlüsse und anschließendes Bonden der Chip-Kontaktstellen mit den inneren Bondanschlüssen, jedoch sind auch andere Wege zur Verbindung möglich. Danach werden das Gehäuse hergestellt und die äußeren Anschlüsse gestanzt, um die Länge der Kontaktstifte oder der Kontaktanschlüsse zu korrigieren. Normalerweise werden während des Herstellungsprozesses verschiedene Prüfungen der Module durchgeführt.
- Im Gegensatz zu den herkömmlichen Verfahren zur Herstellung von Speichermodulen werden die inneren Bondanschlüsse nach dem Verfahren gemäß der Erfindung gestanzt, so daß sie eine größere Breite haben als die herkömmlichen inneren Bondanschlüsse. Gleichzeitig, oder während des Stanzens, werden die inneren Bondanschlüsse aufgetrennt oder in einer anderen geeigneten Weise behandelt, um das Biegen mindestens eines der zuvor erhaltenen kleineren inneren Bondanschlüsse zu ermöglichen und so einen Zwischenraum zwischen den beiden inneren Bondanschlüssen zu schaffen. Die inneren Bondanschlüsse werden vorzugsweise nur im Bereich der Enden der inneren Bondanschlüsse aufgetrennt, soweit es erforderlich ist, einen ausreichenden Zwischenraum für das Einfügen der Chips zu erhalten. Dann werden zwei Halbleiterspeicherchips mit je einer Kontakt und einer Rückseite an den beiden Rückseiten zusammengeklebt. Das Zusammenkleben kann mit einem dem Fachmann bekannten geeigneten Material erfolgen. Anschließend werden die mit den Rückseiten zusammenhängenden Chips so in den Zwischenraum zwischen den oberen inneren Bondanschlüssen und den unteren inneren Bondanschlüssen eingefügt, daß die oberen und die unteren Bondanschlüsse die beiden Chips einschließen. Die Chips können in ihrer Kontaktflächenbelegung gleich oder spiegelbildlich sein. Im ersten Falle müssen die entsprechenden inneren Bondanschlußenden und die Chip-Kontaktflächen z. B. durch Drahtbonden mit Überkreuzungen gebondet werden, um eine entsprechende Verbindung auszuführen. Im zweiten Falle können die inneren Bondanschlußenden direkt an die entsprechenden Chip-Kontaktflächen gebondet werden. Dann muß der obere Chip zum Ausrichten der Chip-Kontaktflächen auf die entsprechenden inneren Bondanschlüsse und zum Ausgleich der Verschiebung der oberen kleineren inneren Bondanschlüsse und der unteren kleineren inneren Bondanschlüsse gegen den unteren Chip verschoben werden, wenn die Verschiebung nicht durch Knicken der oberen und/oder der unteren kleineren inneren Bondanschlüsse ausgeglichen wird.
- Das Verfahren gemäß der Erfindung ist anwendbar auf DIP-Gehäuse sowie auf Zickzack-Gehäuse, bei denen die beiden Chips in vertikaler Lage angeordnet werden und die klammerartigen Bondanschlüsse die Speicherchips nur im unteren Teil einschließen.
- Die Behandlung des Moduls nach dem Befestigen der Chips an die Bondanschlüsse entspricht den herkömmlichen Verfahren zur Herstellung von Speichermodulen.
- Das Verfahren gemäß der Erfindung weist den Vorteil auf, daß nur wenige zusätzliche Herstellungsschritte erforderlich sind, um ein Speichermodul mit doppelter Dichte herzustellen. Dadurch können bekannte Verfahren verwendet und so eine kostengünstige Herstellung von Speichermodulen ermöglicht werden.
- Ein weiterer Vorteil besteht in der Höhe der Module, die in der Größenordnung der herkömmlichen Einchipmodule liegt. So kann die Dichte der Leiterplatten, auf denen die Speichermodule angeordnet sind, verdoppelt oder die Anordnung der Leiterplatten reduziert werden, was wiederum zu einer Verringerung der Herstellungskosten führt.
- Das Halbleiter-Speichermodul gemäß dieser Erfindung umfaßt ein Gehäuse aus Kunststoff oder Keramik, in dem zwei Chips mit den Rückseiten zueinander übereinandergestapelt sind. Die Kontaktstellen der Chips sind elektrisch mit Bondanschlüssen verbunden, die äußere Bondanschlüsse, welche im allgemeinen außerhalb des Gehäuses angeordnet sind, um die Kontaktstifte oder -anschlüsse des Moduls zu einer Leiterplatte zu bilden, und innere Bondanschlüsse im Gehäuse umfassen. Die inneren Bondanschlüsse teilen sich im Bereich der inneren Bondanschlußenden in obere und untere Bondanschlüsse auf, die einen Zwischenraum für die Aufnahme und das Einschließen der übereinandergestapelten Chips schaffen. Die oberen und unteren Anschlüsse können in einen Anschlußteil zusammenlaufen, der auch im Gehäuse angeordnet ist und dann in das außerhalb des Gehäuses angeordnete Anschlüsse übergeht. Vorzugsweise besitzen die oberen und unteren inneren Bondanschlüsse eine geringere Breite als der Anschlußteil vor dem Verlassen des Gehäuses.
- Die inneren Bondanschlüsse können unter Verwendung eines Metallträgerbandes erzeugt werden, das zumindest im Bereich der inneren Bondanschlüsse ein Doppelfolienmaterial besitzt, so daß nach dem Stanzen der Anschlüsse ein oberes und ein unteres inneres Anschlußende entsteht, die beide übereinander angeordnet sind. Ein weiteres Verfahren zur Erstellung der klammerartigen inneren Bondanschlüsse ist beispielsweise das Verfahren gemäß der Erfindung, das oben beschrieben wurde.
- Zum besseren Verständnis der vorliegenden Erfindung wird, zusammen mit weiteren ihrer Aufgaben, Vorteile und Merkmale im folgenden anhand der begleitenden Zeichnungen ein bevorzugtes Ausführungsbeispiel der Erfindung beschrieben, in denen:
- Fig. 1 eine Ansicht eines DIP-Moduls darstellt, bei dem ein Teil des Gehäuses heraus gebrochen ist und der obere Chip gezeigt wird;
- Fig. 2 eine Draufsicht von Fig. 1 darstellt;
- Fig. 3 eine Draufsicht der inneren und äußeren Bondanschlüsse mit einem Anschlußrahmen darstellt; und
- Fig. 4 eine Querschnittsansicht eines Doppelchipstapels darstellt.
- Fig. 1 zeigt ein Halbleiter-Speichermodul 2 vom DIP-Typ, das ein Kunststoffgehäuse 4 und äußere Bondanschlüsse 6 umfaßt, die sich gewöhnlich auf beiden Seiten des Gehäuses 4 befinden und zur Montage im Auflötverfahren auf einer Leiterplatte (nicht gezeigt) als J-förmige Leiter ausgebildet sind. Der obere Teil des Gehäuses ist teilweise herausgebrochen und gibt den Blick frei auf den oberen Chip 8. Die Kontaktflächen 20 des Chips 8 sind mit Draht an die inneren Bondanschlußenden 18a der oberen inneren Bondanschlüsse 16a gebondet. Die unteren inneren Bondanschlüsse 16b, die mit den Kontaktflächen des unteren Chips 10 verbunden sind, und die oberen inneren Bondanschlüsse 16a vereinigen sich zum inneren Bondanschlußteil 24, der sich im Gehäuse befindet. Der untere Chip 10 ist in dieser Darstellung nicht sichtbar. Der stromanschluß 26 und der Masseanschluß 28 umfassen jeweils obere und untere innere Bondanschlüsse 16a bzw. 16b, aber der innere Bondanschlußteil 24 ist nicht mit den äußeren Bondanschlüssen verbunden. In dem bevorzugten Ausführungsbeispiel sind drei innere Bondanschlüsse miteinander verbunden, um einen geeigneten Strom- und Masseanschluß zu gewährleisten.
- Fig. 2 stellt eine Draufsicht von Fig. 1 dar. Unsichtbare Teile werden durch gestrichelte Linien dargestellt. Anschlüsse 14 mit inneren Bondanschlüssen 16 und äußeren Bondanschlüssen 6 (Fig. 3) werden mit den inneren Bondanschlüssen 16 an den Chips 8 und 10 (Chip 10 wird in Fig. 4 gezeigt) und mit den äußeren Bondanschlüssen 6 am Anschlußrahmen 12 befestigt. Der Anschlußrahmen 12 (Fig. 3) dient für gewöhnlich der positionierung der Anschlüsse und der Chips und wird zur Erstellung der J-Anschlüsse in einem weiteren Stanz- und Biegeschritt entfernt. Die inneren Bondanschlüsse 16 umfassen einen oberen Bondanschluß 16a und einen unteren Bondanschluß 16b, von denen mindestens einer so gebogen ist, daß sie den oberen Chip 8 und den unteren Chip 10 einschließen. Die inneren Bondanschlußenden 18a und 18b sowohl der oberen als auch der unteren Bondanschlüsse sind mit Draht an die Chip-Kontaktstellen gebondet. Der obere innere Bondanschluß 16a und der untere innere Bondanschluß 16b besitzen eine geringere Breite als der Teil 24 des inneren Bondanschlusses 16.
- Fig. 3 zeigt den Anschlußrahmen 12 mit den äußeren Bondanschlüs sen 6, die später gestanzt und zu Kontaktstiften gebildet werden.
- Die mit den Rücken aneinander gestapelten Chips 8 und 10 mit dem inneren Bondanschluß 16 und den inneren Bondanschlüssen 16a und 16b, deren Enden 18a bzw. 18b durch Draht an die Kontaktflächen 20 des oberen Chips 8 bzw. des unteren Chips 10 gebondet sind, sind in Fig. 4 in einer Querschnittsansicht gezeigt.
- Das Speichermodul des in den Zeichnungen gezeigten bevorzugten Ausführungsbeispiels wird, wie oben beschrieben, gemäß dem erfindungsgemäßen Verfahren hergestellt. Dabei werden die inneren Bondanschlüsse 16 zumindest im Bereich der inneren Bondanschlußenden 18 nach dem oder während des Stanzschrittes aufgetrennt. Nach dem Stanzen werden die aufgetrennten Enden aufgebogen und bilden einen Zwischenraum 22, in den die Chips 8 und 10 eingeführt werden, nachdem sie mit den Rückflächen aneinandergeklebt worden sind. Dann werden die Enden 18a und 18b mit Draht an die Chip-Kontaktflächen 20 gebondet. Die weiteren Schritte des Verfahrens entsprechen den herkömmlichen Schritten für die Herstellung von Modulen des DIP- oder des Zickzacktyps.
- Der ausschließliche Zugriff auf eines der beiden Speichermodule sollte durch einzelne Chip-Auswahlstifte erfolgen, und alle anderen Stifte, wie Datenleitungen, Adreßleitungen usw., werden vom oberen und unteren Chip gemeinsam genutzt.
Claims (7)
1. Verfahren zur Herstellung von Halbleiter-Speichermodulen
hoher Dichte (2), das folgende Schritte umfaßt:
Herstellen eines dünnen Blechträgers;
Stanzen des dünnen Blechträgers, um einen Anschlußrahmen
(12) mit einer mit Zwischenraum angeordneten Reihe von
Anschlußmustern herzustellen, wobei die Anschlüsse (14) innere
Bond-Anschlüsse (16) zum Bonden mit den chip-Kontaktflächen
und mindestens einige Kontakte bildende äußere Anschlüsse
(6) umfassen;
Spalten mindestens einiger der inneren Bond-Anschlüsse, um
ein Paar kleinere innere Bond-Anschlüsse (16a, 16b) pro
Anschluß herzustellen;
Biegen mindestens eines der beiden kleineren inneren
Bond-Anschlüsse, um einen ausreichend grossen Zwischenraum (22)
zwischen der Oberseite des unteren der beiden kleineren
inneren Bond-Anschlüsse und der Unterseite des oberen der
beiden kleineren inneren Bond-Anschlüsse zu schaffen, um zwei
Chips (8, 10) aufzunehmen, die übereinander an ihren ebenen
Flächen gestapelt sind;
Zusammenkleben der Chips an den Rückseiten, um einen Stapel
aus einem oberen und einem unteren Chip zu bilden;
Einführen des Stapels der an den Rückseiten zusammengefügten
Chips in den Zwischenraum (22) zwischen den unteren und den
oberen kleineren inneren Bond-Anschlüssen;
Verbinden der gestapelten Chips mit den Bond-Anschlüssen
durch Bonden der Kontaktflächen des unteren Chips (10) an
die unteren kleineren inneren Bond-Anschlüsse (16b) und der
Kontaktflächen des oberen Chips (8) an die oberen kleineren
inneren Bond-Anschlüsse (16a);
Formen des Gehäuse (4) um die Chips und die inneren
Anschlüsse (16); und
Bearbeiten der äußeren Anschlüsse (16), um Kontaktstifte
oder -anschlüsse herzustellen.
2. Verfahren nach Anspruch 1, das außerdem das Verschieben des
oberen Chips (8) gegenüber dem unteren Chip (10) enthält, um
die Chip-Kontaktflächen auf die entsprechenden inneren Bond-
Anschlüsse auszurichten.
3. Verfahren nach Anspruch 1 oder 2, bei dem das Bonden der
Kontaktflächen des unteren Chips an die unteren kleineren
inneren Bond-Anschlüsse sowie der Kontaktflächen des oberen
Chips an die oberen kleineren inneren Bond-Anschlüsse durch
Draht-Bonden erfolgt.
4. Verfahren nach einem der vorigen Ansprüche, bei dem die
gestapelten Chips mit den Bond-Anschlüssen fest verbunden
werden, bevor das Bonden der Chip-Kontaktflächen mit den
inneren Bond-Anschlüssen erfolgt.
5. Verfahren nach einem der vorigen Ansprüche, bei dem das
Bearbeiten der äußeren Anschlüsse, um Kontaktstifte oder
-anschlüsse herzustellen,
das Stanzen der äußeren Anschlüsse, um die Länge zu
korrigieren und den Anschlußrahmen zu entfernen, und
das Biegen der äußeren Anschlüsse zur Bildung der Kontakt
stifte oder -anschlüsse umfaßt.
6. Halbleiter-Speichermodul, das folgendes umfaßt:
ein Gehäuse (4);
zwei im Gehäuse an den Rückseiten zusammengefügte gestapelte
Chips (8, 10);
Anschlüsse (14), die mit den Kontaktflächen (20) der
gestapelten Chips durch Draht-Bonden elektrisch verbunden sind,
und welche äußere, weitgehend außerhalb des Gehäuses
befindliche Anschlüsse (6) und innere Bond-Anschlüsse (16) im
Gehäuse umfassen, wobei die inneren Bond-Anschlüsse in obere
(16a) und untere (16b) innere Bond-Anschlüsse geteilt sind,
um einen Zwischenraum (22) zur Aufnahme der gestapelten
Chips zu bilden.
7. Halbleiter-Speichermodul nach Anspruch 6, in dem die oberen
(16a) und unteren (16b) inneren Bond-Anschlüsse in einen
inneren Bond-Anschlußteil (24) übergehen, der breiter ist als
die oberen und unteren inneren Bond-Anschlüsse.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP89113119A EP0408779B1 (de) | 1989-07-18 | 1989-07-18 | Halbleiter-Speichermodul höher Dichte |
Publications (2)
Publication Number | Publication Date |
---|---|
DE68905475D1 DE68905475D1 (de) | 1993-04-22 |
DE68905475T2 true DE68905475T2 (de) | 1993-09-16 |
Family
ID=8201635
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE8989113119T Expired - Fee Related DE68905475T2 (de) | 1989-07-18 | 1989-07-18 | Halbleiter-speichermodul hoeher dichte. |
Country Status (4)
Country | Link |
---|---|
US (1) | US5227995A (de) |
EP (1) | EP0408779B1 (de) |
JP (1) | JP2538107B2 (de) |
DE (1) | DE68905475T2 (de) |
Families Citing this family (23)
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1989
- 1989-07-18 DE DE8989113119T patent/DE68905475T2/de not_active Expired - Fee Related
- 1989-07-18 EP EP89113119A patent/EP0408779B1/de not_active Expired - Lifetime
-
1990
- 1990-07-17 JP JP2187350A patent/JP2538107B2/ja not_active Expired - Lifetime
- 1990-07-17 US US07/554,635 patent/US5227995A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE68905475D1 (de) | 1993-04-22 |
US5227995A (en) | 1993-07-13 |
EP0408779B1 (de) | 1993-03-17 |
EP0408779A1 (de) | 1991-01-23 |
JPH0357257A (ja) | 1991-03-12 |
JP2538107B2 (ja) | 1996-09-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |