KR940005509B1 - 승압단속회로및이를구비하는출력버퍼회로 - Google Patents

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Abstract

내용 없음.

Description

승압 단속 회로 및 이를 구비하는 출력버퍼회로
제1도는 종래의 출력버퍼회로도이고,
제2도는 제1도의 출력파형도이고,
제3도는 본 발명인 승압단속회로의 블럭도이고,
제4도는 제3도의 출력파형도이고,
제5도는 본 발명인 승압단속회로를 구비하는 출력버퍼회로도이고,
제6도는 제5도의 결점A에서의 저항값에 따른 전압파형도이고,
제7도는 제5도의 결점A에서의 캐패시터값에 따른 전압파형도이고,
제8도는 제5도의 저항값에 따른 출력파형도이고,
제9도는 제5도의 출력파형도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 승압회로 20 : 단속회로
M1 : 풀업 트랜지스터 M2 : 풀다운 트랜지스터
본 발명은 초기에는 주어진 신호에 따라 승압된 전위를 출력하다가 시간이 경과하면 전압레벨이 일정레벨로 하강하여 고정되는 승압단속회로 및 이를 구비하는 출력버퍼회로에 관한 것이다.
승압회로는 입력단자에 인가되는 신호의 "0"상태에서 펌핑캐패시터에 전하를 저장하였다가 입력단자로 인가되는 신호가 "0"상태에서 "1"상태로 될 때 입력단자로 인가되는 전위가 상기 펌핑캐패시터에 저장된 전하에 의한 전위를 가산함으로써 승압된 전위를 출력하는 회로로서 상기 승압회로는 입력단자에 인가되는 신호에 의하여 온·오프되는 반도체소자의 입력단자에 연결하여 스위칭특성을 개선하기 위하여 사용되어진다. 그러나 상기 승압회로는 입력단자로 인가되는 신호가 "1"상태일 때 지속적으로 승압된 전위를 유지하게 되므로 이를 구비하는 반도체소자의 출력레벨이 기준 출력레벨보다 지나치게 높아지게 된다.
특히 풀업 트랜지스터와 풀다운 트랜지스터와 상기 풀업 트랜지스터의 입력단자에 연력단자에 연결된 승압회로를 구비하는 출력버퍼회로는 데이터 "1"출력시에는 스위칭 특성이 빠르게 되나 데이터 "1"의 출력레벨이 데이터 "0"의 저출력레벨로 매우 빠르게 전이 되기에는 지나치게 높아 데이터 "0"의 스위칭 특성이 느리고 접지잡음이 커지는 문제점이 발생하게 된다.
따라서 본 발명의 목적은 입력단자에 인가되는 신호가 "1"상태일 때 초기에는 승압된 신호를 출력하고 시간이 경과함에 따라 신호를 일정레벨에 낮추어 출력하게 되는 승압단속회로를 제공하는 것에 있다.
본 발명의 또 다른 목적은 데이터 "1"출력시 응답특성이 빠르면서도 데이터 "0"출력시의 속도응답특성이 빠르고 접지잡음을 작게하기 위하여 데이터 "1"의 출력레벨이 적정수준을 유지하는 출력버퍼회로를 제공하는 것에 있다.
상기 목적을 달성하기 위하여 승압단속회로는, 신호를 입력하여 이를 승압하여 고입력임피던스 소자로 출력하는 승압회로와; 한쪽이 상기 승압회로의 출력단자와 연결되고 다른 한쪽이 접지에 연결되어 시간이 경과함에 따라 상기 승압회로의 출력레벨을 일정레벨로 고정하는 단속회로를 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 출력버퍼회로는, 제1공급전압선로와 접지선로 사이에 직렬로 연결된 한쌍의 풀업 및 풀다운 트랜지스터와; 상기 풀업 트랜지스터와 풀다운 트랜지스터 사이에 위치하여 데이터를 출력하는 출력단자와; 상기 풀업 트랜지스터의 입력단자에 연결되어 출력단자가 데이터 "1"출력시 풀업 트랜지스터를 승압된 전압레벨로 구동하기 위한 승압회로와; 한쪽이 상기 승압회로와 상기 풀업 트랜지스터의 연결점에 연결되고 다른 한쪽이 접지에 연결되어 데이터 "1"출력시 상기 승압신호를 시간이 경과함에 따라 일정레벨로 고정시키는 단속회로를 구비하는 것을 특징으로 한다.
이어서 첨부한 도면을 이용하여 상세히 설명하기로 하자.
제1도를 보면 종래의 출력버퍼회로는 데이터 신호(DB,)와 제어신호 (ψTRST)를 입력으로 하여 논리곱하는 제1-NAND 게이트(ND1)와 제2-NAND 게이트(ND2)와 제3-NAND 게이트(ND3)와 게이트단자에 인가되는 전압에 따라 스위치되는 풀업 트랜지스터(M1)와 상기 제1-NAND 게이트(ND1)의 출력단자와 상기 제2-NAND 게이트(ND2)의 출력단자에 연결되어 데이터 "1"출력시 "하이"레벨보다 높은 레벨의 전압을 상기 풀업 트랜지스터(M1)로 출력하는 승압회로(10)와 상기 제3-NAND 게이트의 출력단자에 연결되어 상기 제3-NAND 게이트의 출력을 반전하는 제2-인버터(I2)와 상기 제2-인버터(I2)의 출력에 따라 스위치되는 풀다운 트랜지스터(M2)를 구비하고 있는 것으로서 상기 도면에서 승압회로는 데이타 "1"출력시 온되는 제2풀업 트랜지스터(M4)와 데이터 "0" 출력시 온되는 제2-풀다운 트랜지스터(M5)와 데이터 "0"출력시 전하를 충전하였다가 데이터 "1"출력시 상기 충전된 전하에 의한 펌핑전위를 나타내는 펌핑케패시터(C1)와 제1인버터(I1)와 제1-다이오드(M3)로 구성된다.
상기 제1도의 회로의 동작을 다음에 상세히 설명하기로 하자.
상기 데이터 신호(DB)가 이진 "1"상태이고 상기 반전 데이터 신호()가 이진 "0"상태이고 상기 제어신호(ψTRST)가 이진 "1"상태일 때 상기 제1-NAND 게이트(ND1)와 제2-NAND 게이트(ND2)의 출력은 이진 "0"상태가 되고 상기 제3-NAND 게이트(ND3)의 출력은 이진 "1"상태가 되어 상기 승압회로(10)의 P-MOS인 상기 제2-풀업 트랜지스터(M4)는 "온" 상태가 되고 상기 제2-풀다운 트랜지스터(M5)는 "오프" 상태가 되어 상기 펌핑캐패시터(C1)의 게이트는 상기 제2-풀업 트랜지스터(M4)를 통하여 상기 제1-풀업 트랜지스터(M1)에 연결되게 된다. 또한 제1-풀다운 트랜지스터(M2)는 상기 제2-저항(I2)을 통하여 "0"상태인 신호가 인가되어 "오프" 상태로 된다. 따라서 제1도의 결점A의 전압은 상기 펌핑캐패시터(C1)의 충전된 전하에 의한 전위와 제1인버터를 통한 전위가 합하여 나타나게 되어 상기 제1-풀업 트랜지스터(M1)은 "온"상태로 되고 출력버퍼의 출력단자(Dout)의 신호는 "1"상태가 된다.
데이터 신호(DB)가 이진 "0"상태이고 반전 데이터 신호()가 이진 "1"상태이고 제어신호(ψTRST)가 이진 "1"상태인 경우에는 상기 제1-NAND 게이트(ND1)의 출력과 상기 제2-NAND 게이트(ND2)의 출력은 이진 "1"상태가 되고 상기 제3-NAND 게이트(ND3)의 출력은 "0"상태가 되어 상기 승압회로(10)는 차단되고 상기 제3-NAND 게이트(ND3)의 출력은 제2-인버터(I2)에 의하여 반전되어 상기 제1-풀다운 트랜지스터(M2)가 "온"상태가 되고 출력버퍼회로의 출력신호는 이진 "0"상태가 된다.
이때 상기 출력버퍼회로의 상기 승압회로는 데이터 "1" 출력시 응답속도특성을 개선하기 위한 것으로 상기 절점A는 계속해서 높은 전위를 유지하게 되므로 제1도의 상기 출력버퍼회로의 출력단자(30)는 필요이상의 높은 전위를 출력하게 되어 데이터 "0"출력시 응답속도특성이 바람직하지 못하게 느려지게 되고 접지잡음(ground noise)도 커지게 된다.
제2도는 제1도로 구성되는 출력버퍼회로에 있어서 데이터 "1"출력시 출력파형들로서 상기 승압회로의 승압레벨 즉 상기 승압회로의 상기 제1-캐패시터(C1)의 크기는 정상상태에서는 출력레벨과 제1도의 상기 출력버퍼회로의 스위칭 타임을 결정하게 된다. 따라서 상기 절점A에서의 출력레벨은 데이터 "1"출력의 응답특성을 개선할 뿐만 아니라 데이터 "0"출력의 응답특성을 개선하고 접지잡음을 줄이기 위하여 데이터 "1"출력시 추기에 일정기간동안 승압되었다가 시간이 경과함에 따라 일정레벨로 고정되게 된다.
제3도는 본 발명의 블럭도로서 한쪽이 승압회로의 출력단자에 연결되고 다른 쪽이 접지에 연결되는 단속회로(20)을 구비하게 되어 있다. 이때 상기 단속회로(20)는 일정 크기의 제1-저항(Rs)과 일정크기의 제1-캐패시터(Cs)로 구성되는 것으로, 상기 제1-저항(Rs)은 반도체회로에 있어서 폴리실리콘이나 또는 MOS 구조의 n+영역 및 p+영역으로 형성할 수 있으며, 상기 제1-캐패시터(Cs)는 MOS 구조로서 형성할 수 있는 것으로 이를 상세히 설명하면 다음과 같다. 한쪽은 MOS의 소스(Source) 및 드레인(drain)이 상호 연결되어 이루어지는 것으로서 상기 접지에 연결되고 다른쪽은 MOS의 게이트(Gate)로 이루어지는 것으로서 상기 제1-저항(Rs)에 연결된다. 또한 상기 MOS 구조로 형성되는 제1-캐패시터는 승압초기에는 캐패시턴스(capatance)가 작다는 시간이 경과하여 상기 제1-캐패시터의 게이트로 인가되는 전압이 상승하면서 캐패시턴스가 증가하는 NMOS형의 캐패시터가 유리하다.
제4도는 상기 제3도에서의 절점A에서의 전압파형을 나타낸 것으로서 승압동작이전에 절점A는 전압 Vi로 프리차지(Precharge)되었다가 상기 승압회로의 입력단자(V1)로 "1"상태의 신호가 인가되면 즉 V1의 전압이 0V에서 Vcc로 상승하게 되면 절점A의 전압은 초기에는 상기 제1-저항(Rs)에 의해 상기 제1-캐패시터(Cs)의 영향을 무시할 수 있으므로 전압레벨이 Vp만큼 상승하였다가 시간이 지나면서 절점A에 있는 전하는 상기 제1-저항(Rs)를 통하여 전압이 낮은 절점B로 이동하게 되어 절점A의 전압레벨은 서서히 낮아지다가 전압레벨이 상기 절점B의 전압레벨과 같게 되면 더 이상 감소하지 안하고 포화전압(Vs)을 유지하게 된다.
제5도는 본발명의 일실시예에 의한 승압단속회로를 구비하는 출력버퍼 회로도로서 제1도의 출력버퍼회로에서 풀업 트랜지스터의 게이트와 접지사이에 단속회로(20)를 더 구비하도록 구성되며 그 동작은 다음과 같다.
데이터 "1"출력시 3개의 NAND 게이드 ND1, ND2, ND3는 각각 이진 "0", "0", "1" 상태가 된다. 따라서 P-MOS인 상기 제1-풀업 트랜지스터(M4)는 "온"되고 N-MOS형인 상기 제2-트랜지스터(M5)는 "오프"되어 절점A의 전위는 승압초기에는 펌핑캐패시터(C1)에 저항되어 있는 전하에 의한 전위와 이진 "1" 상태에서의 전위의 합인 펌핑전위가 나타났다가 시간이 지남에 따라 일정레벨로 낮추어져 고정된다. 절점A의 전위에 의하여 상기 제1-풀업 트랜지스터(M1)은 "온"되고, 상기 제2인버터(I2)에 의하여 이진 "0"로된 신호가 인가되는 풀다운 트랜지스터(M2)는 "오프"되어 출력단자(30)은 데이터 "1"을 출력하게 된다.
상기에서 포화상태의 절점A의 전압 Va라 하고 핌핑캐패시터 출력단자의 기생 캐패시턴스를 CP1이라 하고, 절점A의 기생 캐패시턴스를 CP2라고 하면 Va는 다음과 같이 나타낼 수 있다.
(VB; 단속회로가 없는 경우에 결점A에서의 전압)
상기 식에서 포화전압 Va는 CP1과 CP2가 고정되는 경우에 단속회로의 제1-캐패시터(Cs)의 캐패시턴스 값을 변화시켜 조절할 수 있다. 즉 제1-저항(Rs)의 크기는 초기 승압시 제1-캐패시터(Cs)의 영향정도를 결정하여 초기 승압전압을 결정하는 인수로 작용하며 제1-캐패시터(Cs)는 포화상태의 승압전압을 결정하는 인수로 작용하게 된다. 제1-캐패시터(Cs)의 이런 기능을 효과적으로 하기 위하여 상기 제1-캐패시터(Cs)의 게이트에 인가되는 전압이 증가함에 따라 캐패시턴스값이 증가하는 N-MOS형의 캐패시터가 유리하다.
데이터 "0"출력시에는 상기 3개의 NAND 게이트(ND1,ND2,ND3)가 각각 이진 "1","1","0"가 되고 제2인버터(I2)를 통해 이진 "1"로 변환된 신호가 상기 제1-풀다운 트랜지스터(M2)를 "온"시켜 출력단자(30)은 데이터 "0"을 출력하게 된다.
제6도는 상기 제5도의 상기 단속회로(20)의 상기 제1-저항(Rs)의 저항값에 따른 절점A에서의 전압파형을 나타낸 것으로서 제1-저항(Rs)과 제1-캐패시터(Cs)의 값이 각각 0일 때, 즉 단속회로를 구비하지 않는 경우에는 전압레벨이 6.04V가 된다. 또한 단속회로를 구비하는 경우에는 상기 제1-캐패시터(Cs)의 캐패시터의 값을 1 pF으로 고정한 경우에는 포화상태의 전압레벨은 4.93V로 일정하게 되나 초기의 전압레벨은 상기 제1-저항(Rs)의 저항값이 커짐에 따라 높아짐을 알 수 있다.
제7도는 상기 제5도의 출력버퍼회로에서 절점A에서의 전압파형을 상기 단속회로의 상기 제1-캐패시터(Cs)의 캐패시턴스 값에 따라 나타낸 것으로 제1-캐패시터(Cs)의 캐패시턴스 값이 증가함에 따라 포화상태에서의 상기 절점A에서의 전압레벨이 낮아지는 것을 알 수 있다.
제8도는 상기 제5도에 있어서 데이터 "1"출력시 상기 단속회로의 제1-저항(Rs)의 저항값에 따른 출력버퍼회로의 출력파형을 나타낸 도면으로 포화상태에서의 전압레벨은 2.96V로 일정하나 승압동작시 초기에 상기 출력버퍼의 출력단자로 출력되는 전압이 상기 제1-저항(Rs)의 저항값에 따라 커짐을 알 수 있다.
제9도는 본 발명의 효과를 설명하기 위한 것으로 상기 제5도의 펌핑캐패시터(C1)의 크기를 상기 제2도와 같이 3500μm2로 한 경우에 있어서 데이터 "1"출력시 상기 출력버퍼회로의 출력단자(Dout)에 나타나는 파형도로서, 상기 단속회로(20)에서 상기 제1-저항(Rs)의 저항값을 5kΩ으로 하고 상기 제1-캐패시터(Cs)의 캐패시턴스값을 1.0pF로 한 경우와, 상기 제1-캐팻터(Cs)와 상기 제1-저항(Rs)의 값이 각각 0인 경우 즉 단속회로가 없는 경우를 나타낸 것이다. 도면에 나타난 바와같이 종래에 있어서는 승압회로의 펌핑캐패시터의 크기를 조절하여 포화상태에서의 출력레벨을 3.78V에서 2.96V로 낮춘 것으로서 응답속도가 약 2.7ns 느려지게 되며 본 발명에서는 승압회로의 출력단에 단속회로를 구비하여 포화상태에서의 출력레벨을 3.78V에서 2.96V로 낮춘 것으로서 응답속도가 약 0.8ns 느려지게 됨을 알 수 있다. 즉 본 발명은 종래의 방식보다 포화상태에서의 출력전압레벨을 더 낮추면서도 데이터 "1"출력시 응답속도의 지연은 2.7ns에서 0.8ns로 감소하여 크게 개선되어 짐을 알수 있다.
본 발명에 의한 승압단속회로의 입력단자로 인가되는 신호가 "1"상태일 때 승압된 신호를 초기에 일정기간동안 출력하다가 시간이 경과함에 따라 상기 출력신호를 일정레벨로 낮추어 고정하는 것으로서 상기 승압단속회로를 구비하는 출력버퍼회로에 있어서 데이터 "1"출력시 응답속도가 빠르고 출력레벨이 적정레벨로 감소하여 데이터 "0"출력시에 접지잡음을 줄이고 개선하는 효과가 있다.

Claims (18)

  1. 신호를 입력하여 이를 승압하여 고입력 인피던스 부하로 출력하는 승압회로와; 한쪽이 상기 승압회로의 출력단자에 연결되고 다른 한쪽이 접지에 연결되어 시간이 경과함에 따라 상기 승압회로의 출력레벨을 일정레벨로 맞추어 고정하는 단속회로를 구비하는 것을 특징으로 승압단속회로.
  2. 제1항에 있어서 상기 단속회로는 승압회로의 출력단자와 접지사이에 직렬로 연결된 제1저항과 제1캐패시터를 구비하는 것을 특징으로 하는 승압단속회로.
  3. 제2항에 있어서 상기 제1저항은 반도체소자로서 폴리 실리콘으로 형성됨을 특징으로 하는 승압단속회로.
  4. 제2항에 있어서 상기 제1저항은 반도체소자로서 불순물층 또는 MOS 구조의 p+영역 및 N+영역으로 형성됨을 특징으로 하는 승압단속회로.
  5. 제2항에 있어서 상기 제1캐패시터는 반도체소자로서 MOS 구조로 형성됨을 특징으로 하는 승압단속회로.
  6. 제1공급전압선로와 접지선로 사이에 직렬을 연결된 한쌍의 제1-풀업 트랜지스터 및 제1-풀다운 트랜지스터와; 상기 제1-풀업 트랜지스터와 제1-풀다운 트랜지스터 사이에 위치하여 데이터를 출력하는 출력단자와; 상기 제1-풀업 트랜지스터의 입력단자에 연결되어 상기 출력단자가 데이터 "1"출력시 상기 제1-풀업 트랜지스터의 입력단자에 승압전위를 출력하는 승압회로와; 상기 승압회로와 상기 제1-풀업 트랜지스터의 연결점과, 접지에 연결되어 상기 승압회로의 출력신호를 시간이 경과함에 따라 일정레벨로 낮추어 고정시키는 단속회로를 구비하는 것을 특징으로 하는 출력버퍼회로.
  7. 제6항에 있어서 상기 제1-풀업 트랜지스터는 N-MOS 구조로 구성됨을 특징으로 하는 출력버퍼회로.
  8. 제6항에 있어서 상기 제1-풀다운 트랜지스터는 N-MOS 구조로 구성됨을 특징으로 하는 출력버퍼회로.
  9. 제6항에 있어서 상기 단속회로는 상기 승압회로의 출력단자와 접지사이에 직렬로 연결되는 제1저항과 제1캐패시터를 구비하는 것을 특징으로 하는 출력버퍼회로.
  10. 제9항에 있어서 상기 제1저항은 반도체소자로서 폴리 실리콘으로 형성됨을 특징으로 하는 출력버퍼회로.
  11. 제9항에 있어서 상기 제1저항은 반도체소자로서 불순물층으로 형성됨을 특징으로 하는 출력버퍼회로.
  12. 제9항에 있어서 상기 제1캐패시터는 반도체소자로서 MOS 구조로 형성됨을 특징으로 하는 출력버퍼회로.
  13. 비반전 및 반전데이타신호가 각각 인가되는 한쌍의 데이터라인과; 출력 인에이블신호로서 제어신호를 입력하고 상기 비반전 데이터를 입력하여 상기 제어신호에 응답하여 상기 비반전데이타를 반전하여 각각 출력하는 제1-NAND 게이트와 제2-NAND 게이트와; 출력인에이블신호로서 상기 제어신호를 입력하고 상기 반전데이타를 입력하여 상기 제어신호에 응답하여 상기 반전데이타를 반전하여 출력하는 제3-NAND 게이트와; 상기 제1-NAND 게이트와 제2-NAND 게이트의 출력단자에 연결되어 데이터 "1"출력시에는 이진 "1"상태의 기준전압보다 높은 전압을 출력하고 데이터 "0"출력시에는 이진 "0"상태의 기준전압을 출력하는 승압회로와; 한쪽이 상기 승압회로의 출력단자에 연결되고 다른 한쪽이 접지에 연결되어 데이터 "1"출력시 상기 승압회로의 출력신호를 시간이 경과함에 따라 일정레벨로 낮추어 고정하는 단속회로와; 상기 승압회로의 출력전압에 따라 스위치되는 제1-풀업 트랜지스터와; 상기 제3-NAND 게이트의 출력을 반전하는 제1인버터와; 상기 제1인버터의 출력신호에 따라 스위치되는 제1-풀다운 트랜지스터; 및 상기 공급전원과 접지사이에 직렬로 연결되어 있는 상기 제1-풀업 트랜지스터와 상기 제2-풀다운 트랜지스터의 연결점에 대응되는 출력단자를 구비하는 것을 특징으로 하는 출력버퍼회로.
  14. 제13항에 있어서 상기 승압회로는 제1-NAND 게이트의 출력을 반전하는 제2-인버터와; 한쪽이 공급전원에 연결된 제1-다이오드와; 상기 제1-다이오드와 접지 사이에 직렬로 연결된 한쌍의 제2-풀업 트랜지스터와 제2-풀다운 트랜지스터; 및 상기 제1-다이오드와 상기 제2-인버터 사이에 연결되어 데이터 "0"출력시에는 상기 제1-다이오드를 통하여 충전되고 데이터 "1"출력시에는 펌핑전위를 출력하는 펌핑캐패시터를 구비하고 상기 제2-풀다운 트랜지스터는 상기 제2-NAND 게이트의 출력신호를 입력하고 상기 제2-풀업 트랜지스터와 상기 제2-풀다운 트랜지스터의 연결점에서 승압신호를 출력하는 것을 특징으로 하는 출력버퍼회로.
  15. 제13항에 있어서 상기 단속회로는 상기 승압회로의 출력단자와 접지사이에 직렬로 연결된 제1저항과 제1캐패시터를 구비하는 것을 특징으로 하는 출력버퍼회로.
  16. 제15항에 있어서 상기 제1저항은 반도체소자로서 폴리 실리콘으로 형성됨을 특징으로 하는 출력버퍼회로.
  17. 제15항에 있어서 상기 제1저항은 반도체소자로서 불순물층으로 형성됨을 특징으로 하는 출력버퍼회로.
  18. 제15항에 있어서 상기 제1캐패시터는 반도체소자로서 NMOS 구조로 형성됨을 특징으로 하는 출력버퍼회로.
KR1019920002219A 1992-02-14 1992-02-14 승압단속회로및이를구비하는출력버퍼회로 KR940005509B1 (ko)

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