DE4113233C2 - Halbleiterspeichereinrichtung und Verfahren zu deren Herstellung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter­ speichereinrichtung und ein Verfahren zu deren Herstellung.

In den letzten Jahren wächst infolge der bemerkenswerten Ver­ breitung von Datenverarbeitungseinrichtungen die Nachfrage nach Halbleiterspeichereinrichtungen schnell an.

Es werden Halbleiterspeichereinrichtungen mit großer funktio­ naler Speicherkapazität und hoher Arbeitsgeschwindigkeit benötigt. Dementsprechend werden technische Entwicklungen durchgeführt, die hohe Integrationsdichten, kurze Ansprech­ zeiten und hohe Zuverlässigkeit von Halbleiterspeicherein­ richtungen betreffen.

Unter den Halbleiterspeichereinrichtungen ist der DRAM be­ kannt für seine Fähigkeit zur wahlfreien Ein-/Ausgabe zu speichernden/gespeicherten Informationen. Ein DRAM weist eine Speicherzellenanordnung, die das Speichergebiet zum Speichern einer Mehrzahl von zu speichernden Informationen ist, und eine periphere Schaltung auf, die zur Eingabe von und zur Ausgabe auf externe Quellen benötigt wird. Fig. 6 ist ein Blockschaltbild, das den allgemeinen Aufbau eines DRAM zeigt. Nach Fig. 6 weist ein DRAM 50 eine Speicherzellenanordnung 51 zum Speichern der Datensignale der zu speichernden Informa­ tion, einen Reihen- und Spaltenadreßpuffer 52 zum Empfang ex­ terner Adreßsignale zur Auswahl von Speicherzellen, die eine Speicherschaltungseinheit bilden, einen Reihendecoder 53 und einen Spaltendecoder 54 zum Spezifizieren einer Speicherzelle durch Decodieren des Adreßsignals, einen Lese-Auffrischver­ stärker 55 zum Verstärken und Auslesen des in der spezifi­ zierten Speicherzelle gespeicherten Signals, einen Datenein­ gangspuffer 56 und einen Datenausgangspuffer 57 zur Datenein­ /-ausgabe und einen Taktgenerator 58 zur Erzeugung eines Taktsignals auf.

Die eine große Fläche auf dem Halbleiterchip einnehmende Speicherzellenanordnung 51 weist eine Mehrzahl von Speicher­ zellen zum Speichern einer Einheitsspeicherinformation auf, die matrixförmig angeordnet sind. Bekannt ist eine Ein-Tran­ sistor-Ein-Kondensator-Speicherzelle, die mit einem MOS-Tran­ sistor und einem damit verbundenen Kondensator ausgeführt wird. Derartige Speicherzellen sind für DRAMs großer Spei­ cherkapazität wegen ihres einfachen Aufbaues, der zur Erhö­ hung des Integrationsgrades der Speicherzellenanordnung bei­ trägt, weithin gebräuchlich.

Die Speicherzellen eines DRAM können in Abhängigkeit vom Auf­ bau des Kondensators in mehrere Typen eingeteilt werden. Ein Stapelkondensator kann durch die Ausdehnung des Hauptteiles des Kondensators zur Gate-Elektrode und über die Feldisolier­ schicht zur Vergrößerung der einander gegenüberliegenden Elektrodenfläche des Kondensators eine erhöhte Kapazität auf­ weisen. Dank dieser Charakteristik gewährleistet ein Stapel­ kondensator eine ausreichend hohe Kapazität auch für den Fall, daß die Geräte infolge des höheren Integrationsgrades der Halbleitereinrichtung miniaturisiert werden. Der verbrei­ tete Gebrauch von Stapelkondensatoren ergab sich aus dieser höheren Integration der Halbleitereinrichtungen. Mit der Ten­ denz zu höheren Integrationsgraden von Halbleitereinrichtun­ gen schreitet die Entwicklung der Stapelkondensatoren eben­ falls voran. Es wurde ein Stapelkondensator eines zylindri­ schen Typs vorgeschlagen, um konstante Kapazität auch in dem Falle zu gewährleisten, daß Halbleitereinrichtungen noch hö­ her integriert werden. Ein solcher Kondensator wird beschrieben in "Symposium on VLSI Techn.", Seite 69 (1989) und in der DE 39 18 924 A1. Fig. 7 ist eine Querschnittsdarstellung eines DRAM, der diesen Stapelkondensator des zylindrischen Typs nutzt. Nach Fig. 7 enthält der DRAM, der einen herkömmlichen Stapel­ kondensator vom zylindrischen Typ aufweist, eine Speicherzel­ lenanordnung und eine periphere Schaltung. Die Speicherzel­ lenanordnung enthält einen Transfergate-Transistor 3 und einen Kondensator 10. Der Transfergate-Transistor 3 weist ein Paar von Source-/Drain-Gebieten 6, die in der Oberfläche eines p-Siliziumsubstrates 1 gebildet sind, und Gateelektro­ den 4b und 4c, die auf der Oberfläche des p-Siliziumsub­ strates 1 zwischen einem Paar von Source-/Drain-Gebieten 6 mit einer darunterliegenden Gate-Isolierschicht 5 gebildet sind, auf. Die Ränder der Gate-Elektroden 4b und 4c sind mit einer Isolierschicht 14 bedeckt. Ein dicker Zwischenschicht­ isolierfilm 16 ist auf der Oberfläche des Halbleitersub­ strates dort gebildet, wo der Transfergate-Transistor 3 ge­ bildet ist. Ein Kondensator 10 ist mit einer Schichtstruktur aus einer unteren Elektrode (Speicherknoten) 11, einer di­ elektrischen Schicht 12 und einer oberen Elektrode (Zellplatte) 13 ausgeführt. Eines der Source-/Drain-Gebiete 6, die den Transfergate-Transistor 3 bilden, ist mit einer Bitleitung 15 verbunden. Es ist eine Verdrahtungsschicht 18 vorgesehen, die mit den Gate-Elektroden 4b, 4c und 4d korre­ spondiert. Die periphere Schaltung ist mit zwei MOS-Transi­ storen gleichen Leitungstyps ausgeführt. Das heißt, zwei Paare von Source-/Drain-Gebieten 26, die MOS-Transistoren bilden, sind auf dem p-Halbleitersubstrat vorgesehen. Gate- Elektroden 24c und 24d mit einer Gate-Isolierschicht 25 dar­ unter sind zwischen einem Paar von Source-/Drain-Gebieten 26 gebildet. Der auf dem p-Halbleitersubstrat 1 gebildete MOS- Transistor ist durch eine Feldoxidschicht 22 isoliert. Jedes der Source-/Drain-Gebiete 26 ist über eine Kontaktschicht 36 mit einer Verdrahtungsschicht 38 verbunden.

Zur Gewährleistung einer konstanten Kapazität, wenn in Über­ einstimmung mit dem erhöhten Integrationsgrad die Einrichtun­ gen miniaturisiert werden, wurde ein Stapelkondensator ent­ wickelt. Ein solcher mit einem herkömmlichen Verfahren herge­ stellter Kondensator hat eine Querschnittdarstellung nach Fig. 7.

In der nachveröffentlichten EP 0 414 227 A1 mit älterem Zeitrang ist eine Halbleiterspeichereinrichtung mit einem Halbleitersub­ strat mit einem Speicherzellengebiet und einem peripheren Schal­ tungsgebiet beschrieben. Im Speicherzellengebiet ist eine Mehrzahl von Speicherzellen gebildet, von denen jede einen Transistor mit einem Paar von Verunreinigungsgebieten und einer Gate-Elektrode und einen mit einem der Verunreinigungsgebiete verbundenen Kondensator aufweist. Der Kondensator weist eine untere Elektrode und eine obere Elektrode, die auf der unteren Elektrode mit einer dazwischenliegenden dielektrischen Schicht gebildet ist, auf. Die untere Elektrode erstreckt sich von dem Verunreinigungsgebiet in Form eines Ts von dem Substrat weg. Das periphere Schaltungsgebiet weist eine Mehrzahl von Transistoren auf, wobei jeder Transistor ein Paar von Verunreinigungsgebieten und eine Gate-Elektrode auf­ weist. Ein Leiter ist im Grenzbereich zwischen dem Speicherzellen­ gebiet und dem peripheren Schaltungsgebiet gebildet und weist ein Paar von stehenden Wänden auf, die einstückig mit der oberen Elek­ trode des Kondensators des Speicherzellengebietes gebildet sind. Die obere Oberfläche der stehenden Wand des Leiters ist auf glei­ chem Niveau wie die obere Oberfläche der zweiten Elektrode im Speicherzellengebiet. Durch die Ausbildung als T-Form ist die Oberfläche der unteren Elektrode begrenzt und kann nicht beliebig vergrößert werden.

Es ist Aufgabe der vorliegenden Erfindung, das Potential des Grenzbereiches zwischen dem Speicherzellengebiet und dem periphe­ ren Schaltungsgebiet in einer Halbleiterspeichereinrichtung zu fi­ xieren.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrichtung mit den Merkmalen des Patentanspruches 1 und durch ein Verfahren zur Herstellung dieser Halbleiterspeichereinrichtung mit den Merk­ malen des Patentanspruches 6.

Bevorzugte Ausgestaltung in der Halbleiterspeichereinrichtung sind in den zugehörigen Unteransprüchen gekennzeichnet.

Es folgt die Beschreibung von Ausführungsbeispielen an Hand der Figuren. Von den Figuren zeigt

Fig. 1 eine Draufsicht des Aufbaus eines DRAM einer Ausführungsform der Erfindung;

Fig. 2 eine Querschnittsdarstellung des DRAM nach Fig. 1;

Fig. 3A bis 3H Querschnittsdarstellungen zur Erklärung des Herstellungsverfahrens des DRAM nach Fig. 2;

Fig. 4 eine Draufsicht des DRAM nach Fig. 3F;

Fig. 5 eine Querschnittsdarstellung eines DRAM einer anderen Ausführungsform;

Fig. 6 ein Blockschaltbild eines herkömmlichen DRAM-Aufbaus;

Fig. 7 eine Querschnittsdarstellung eines herkömm­ lichen DRAM.

Nach Fig. 1 weist ein DRAM 100 eine Speicherzellenanordnung 101, die das Datenspeichergebiet darstellt, und eine peri­ phere Schaltung 102 auf, die Operationen wie das Zuführen von Daten zu oder das Aufnehmen von Daten aus der Speicherzellen­ anordnung 101 ausführt. Im Grenzgebiet der Speicherzellenan­ ordnung 101 und der peripheren Schaltung 102 ist Leiter 20 mit einem Paar stehender Wände 20a, 20b angeordnet. Die Zahl der Speicherzellen korrespondiert mit der Speicherkapazität (z. B. 64 MBit- DRAM).

Nach Fig. 2 weist der DRAM 100 eine Speicherzellenanordnung 101 und eine periphere Schaltung 102, wie oben angeführt, auf. Die Speicherzellenanordnung 101 weist einen Transfer­ gate-Transistor 3 und einen Kondensator 10 auf. Der Transfer­ gate-Transistor 3 weist ein Paar von Source-/Drain-Gebieten 6, die in der Oberfläche des p-Siliziumsubstrates 1 gebildet sind, und Gate-Elektroden (Wortleitungen) 4b und 4c auf, die auf der Oberfläche des p-Siliziumsubstrates 1 zwischen einem Paar von Source-/Drain-Gebieten mit einer Gate-Isolierschicht 5 darunter gebildet sind. Die Peripherie jeder Gate-Elektrode 4b und 4c ist mit einer Isolierschicht 14 bedeckt.

Der Kondensator 10 ist in einer Schichtstruktur aus einer unteren Elektrode (Speicherknoten) 11, einer dielektrischen Schicht 12 und einer oberen Elektrode (Zellenplatte) 13 ausgeführt. Die untere Elektrode 11 weist ein Bodenteil 11a, das mit den Source-/Drain-Gebieten 6, die benachbart zur Feldoxidschicht 2 gebildet sind, verbunden ist, und eine Seitenwand 11b auf, die längs dem äußeren Umfang des Bodenteiles 11a sich vertikal nach oben erstreckend, gebildet ist. Das Bodenteil 11a und die Seitenwand 11b sind integral (zusammenhängend) aus einer mit Verunreinigungen dotierten, polykristallinen Siliziumschicht gebildet. Die dielektrische Schicht 12 ist auf der Oberfläche der unteren Elektrode 11 gebildet. Die di­ elektrische Schicht 12 ist so gebildet, daß sie beide Seiten der Innen- und Außenseite der Seitenwand 11b der unteren Elektrode 11 bedeckt. Die Seitenwand 11b der unteren Elek­ trode 11 bildet mit der inneren und äußeren Seite einen Kon­ densatorabschnitt, um gleichbleibende Kapazität bei der Mi­ niaturisierung zu gewährleisten. Die dielektrische Schicht 12 kann beispielsweise eine Oxidschicht, eine Nitridschicht, eine zusammengesetzte Schicht aus einer Oxidschicht und einer Nitridschicht, eine Metalloxidschicht oder ähnliches aufwei­ sen. Die Oberfläche der oberen Elektrode 13 ist mit einem Zwischenschichtisolierfilm 16 bedeckt. Eine Verdrahtungs­ schicht 18 einer vorgegebenen Konfiguration ist auf der Ober­ fläche des Zwischenschichtisolierfilms 16 gebildet.

Eines der Source-/Drain-Gebiete 6 des Transfergate-Transi­ stors 3 ist mit einer Bitleitung 15 verbunden. Die Bitleitung 15 ist einer Position gebildet, die tiefer liegt als die ste­ hende Wand 11b und der Hauptteil des Bodenteiles 11a der un­ teren Elektrode 11. Eines der Source-/Drain-Gebiete 6 des Transfergate-Transistors 3 erstreckt sich zu einem Bereich, wo es die Bitleitung 15 berührt. Der Kontakt mit der Bitlei­ tung 15 wird über eine Verbindung zwischen dem Source-/Drain- Gebiet 6 und der Bitleitung 15 hergestellt.

Die periphere Schaltung 102 weist zwei MOS-Transistoren des gleichen Leitungstyps auf. Das heißt, auf dem p-Siliziumsub­ strat 1 sind entsprechend der Anzahl der MOS-Transistoren Source-/Drain-Gebiete 26 gebildet. Die MOS-Transistoren sind durch Feldoxidschichten 22 isoliert. Die Source-/Drain-Ge­ biete 26 sind so gebildet, daß sie mit leitenden Schichten 31a und 35 verbunden sind. Oberhalb der leitenden Schichten 31a und 35 ist mit einer Kontaktschicht 36 dazwischen eine Verdrahtungsschicht 38 gebildet. Die Gate-Elektroden 24c und 24d sind zwischen einem Paar von Source-/Drain-Gebieten 26 mit einer Gate-Isolierschicht 25 darunter gebildet. Eine Iso­ lierschicht 14 ist über jeder der Gate-Elektroden 24c und 24d gebildet.

Der Grenzbereich der Speicherzellenanordnung 101 und der pe­ ripheren Schaltung 102 ist mit einem Leiter 20 gebildet. Das heißt, ein Paar stehender Wände 20a und 20b ist über der Feldoxidschicht 2 des p-Siliziumsubstrates 1 gebildet und er­ strecken sich vom p-Siliziumsubstrat 1 vertikal nach oben, mit einem dem Bodenteil 11a der unteren Elektrode 11 des Kondensa­ tors 10 der Speicherzellenanordnung 101 entsprechenden Bodenteil 11a darunter. Dieser Leiter 20 ist so gebildet, daß er den Bereich ein­ schließt, wo die Speicherzellenanordnung 101 gebildet ist, wie in Fig. 1 gezeigt ist. Das Potential des Randes der Speicherzellenanordnung 101 kann durch Einstellen des Poten­ tials des Bodenteils 11a des Leiters 20 auf ein vorgegebenes Potential festgelegt werden.

Unter Bezugnahme auf die Fig. 3A bis 4 wird im folgenden der Herstellungsprozeß erklärt. Feldoxidschichten 2 und 22 werden auf einem p-Siliziumsubstrat 1 gebildet. Dann werden Source­ /Drain-Gebiete 6 und Gate-Elektroden 4b und 4c zur Bildung des Transfergate-Transistors 3 der Speicherzellenanordnung gebildet. Die Source-/Drain-Gebiete 26 und die Gate-Elektro­ den 24c und 24d werden zur Bildung zweier MOS-Transistoren der peripheren Schaltung gebildet. Die Bitleitung 15 wird auf den Source-/Drain-Gebieten 6 der Speicherzellenanordnung ge­ bildet. Gleichzeitig werden leitende Schichten 31a und 31b auf den Source-/Drain-Gebieten der peripheren Schaltung ge­ bildet. Eine Isolierschicht 21 und isolierende Schichten 33a und 33b werden auf der Bitleitung 15 bzw. den leitenden Schichten 31a und 31b gebildet. Eine polykristal­ line Siliziumschicht 110a, die Verunreinigungen enthält, wird abgeschieden, und eine leitende Schicht 35 wird in der peri­ pheren Schaltung durch Strukturieren gebildet. Dann wird auf der gesamten Oberfläche, wie in Fig. 3B gezeigt, eine Oxid­ schicht 45 gebildet. Über der Oxidschicht 45 wird ein Resist 46 gebildet, wie in Fig. 3C gezeigt. Nur das Speicherzellen­ anordnungsgebiet des Gebietes, wo der Resist 46 gebildet ist, wird mit einem Muster versehen, um ein anisotropes Trocken­ ätzen auszuführen. Nachdem der Resist 46 entfernt wurde, wird auf der gesamten Oberfläche, wie in Fig. 3D gezeigt, eine po­ lykristalline Siliziumschicht 110b gebildet. Dann wird auf der gesamten polykristallinen Siliziumschicht 110b eine Rückätzschicht 47 gebildet, wie in Fig. 3E gezeigt. Die Rückätzschicht 47 wird rückgeätzt, um die obere Oberfläche der polykristallinen Siliziumschicht 110b, die auf der Speicherzellenanordnung gebildet ist, freizulegen. Als Rückätzschicht 47 werden Oxidschichten und Resiste verwendet. Wie in Fig. 3F gezeigt, ist auf der gesamten Oberfläche ein Resist 48 mit einem Stufenabschnitt im Bereich zwischen dem Paar stehender Wände 20a und 20b des Leiters 20 gebildet. Die obere Oberfläche der freigelegten polykristallinen Sili­ ziumschicht 110b der Speicherzellenanordnung wird durch Ätzen selektiv entfernt. Dieser Schritt der Fig. 3F zeigt, daß der Bereich außerhalb der Mittellinie des Paares stehender Wände 20a, 20b das im Grenzbereich der Speicherzellenanordnung 101 und der peripheren Schaltung 102 gebildet ist, durch den Resist 48 bedeckt ist, wie in der Draufsicht in der Fig. 4 gezeigt. Die Querschnittsdarstellung längs der Linie X-X der Fig. 4 ent­ spricht der Fig. 3F. Die Anwendung dieses Herstellungsschrit­ tes gestattet die Entfernung der oberen Oberfläche der poly­ kristallinen Siliziumschicht 110b der Speicherzellenanordnung 101 auf eine Weise, daß die auf der peripheren Schaltung 102 gebildete polykristalline Siliziumschicht 110b noch übrig­ bleibt. Das heißt, im Bereich zwischen den Randwänden 20a und 20b kann durch das Vorsehen der stehenden Wände 20a und 20b des Leiters 20 ein Stufenabschnitt im Resist 48 gebil­ det werden. Damit wird in dieser Ausführung das Problem, daß die Oxidschicht 45 im Grenzbereich der Speicherzellenanord­ nung 101 und der peripheren Schaltung 102 entfernt wird, ge­ löst. Dieses Problem konnte mit dem herkömmlichen Verfahren des Erhöhens der Schichtdicke des Resists der peripheren Schaltung 102 nicht gelöst werden. In der vorliegenden Aus­ führungsform kann die Bildung von Stufen im Grenzbereich der Speicherzellenanordnung 101 und der peripheren Schaltung 102 effektiv verhindert werden, was vorher nicht möglich war. Auch in dem Falle, daß ein zylindrischer Stapelkondensator zur Gewährleistung einer ausreichenden Kondensatorkapazität bei höherer Integration und Miniaturisierung der Halbleiter­ einrichtung verwendet wird, kann die Bildung von Stufen im Grenzbereich der Speicherzellenanordnung 101 und der periphe­ ren Schaltung 102 effektiv verhindert werden. Auf diese Weise kann eine Halbleiterspeichereinrichtung bereitgestellt wer­ den, die sich für höhere Integrationsgrade eignet. Als Ergeb­ nis dessen, daß die Bildung von Stufen verhindert wird, kann im Grenzbereich der Speicherzellenanordnung 101 und der peri­ pheren Schaltung 102 die Genauigkeit der Mustererzeugung nach der Bildung des Kondensators erhöht und ebenso effektiv die Bildung von Ätzrückständen im Ätzschritt verhindert werden.

Danach werden, wie in Fig. 3G gezeigt, die Oxidschichten 45 und 47 entfernt. Die Polysiliziumschicht 110a (siehe Fig. 3F) wird auf selbstausrichtende Weise strukturiert, um das Boden­ teil 11a zu bilden. Dann wird der Resist 48 entfernt. Wie in Fig. 3H gezeigt, wird eine polykristalline Siliziumschicht 13 abgeschieden, nachdem eine dielektrische Schicht 12 auf der gesamten Oberfläche gebildet ist. Dann werden andere Ab­ schnitte durch Strukturieren entfernt, so daß nur die obere Elektrode 13 und die dielektrische Schicht 12 der Speicher­ zellenanordnung übrigbleiben. Auf diese Weise werden stehende Wände 20a und 20b zur Bildung des Leiters 20 gebildet. Ebenso wird der Kondensator 10 im Bodenteil 11a und der stehenden Wand 11b aus einer polykristallinen Silizi­ umschicht, der dielektrischen Schicht 12 und einer oberen Schichtelektrode 13 aus einer polykristallinen Silizium­ schicht gebildet. Auf die gesamte Oberfläche wird ein Zwi­ schenschichtisolierfilm 16 abgeschieden, um danach die Kon­ taktschicht 36 der peripheren Schaltung zu bilden. Dann wer­ den im entsprechenden Abschnitt Verdrahtungsschichten 18 und 38 gebildet. Auf diese Weise wird der DRAM 100 der Fig. 2 ge­ bildet.

Gemäß Fig. 5 unterscheidet sich der DRAM von dem der Fig. 2 darin, daß eine Verunreinigungsdiffusionsschicht 40 zwi­ schen den Feldoxidschichten 2a und 2b auf dem p-Siliziumsub­ strat 1 gebildet ist. Ein weiterer Unterschied besteht darin, daß das Bodenteil 11a so gebildet ist, daß es mit der Verun­ reinigungsdiffusionsschicht 40 verbunden ist, und darin, daß über dem Bodenteil 11a stehende Wände 20a und 20b ausgebildet sind, die den Leiter 20 bilden. Ein solcher Aufbau erlaubt es, das Potential des Leiters 20 durch Einstellen des Potentials der Verunreinigungsdiffusions­ schicht 40 festzulegen. Im Ergebnis dessen kann das Potential des Grenzbereiches der Speicherzellenanordnung 101 und der peripheren Wandung 102 fixiert werden.

Claims (6)

1. Halbleiterspeichereinrichtung auf einem Halbleitersubstrat (1) mit mindestens einem Speicherzellengebiet (101) und einem peripheren Schaltungsgebiet (102) mit einer Mehrzahl von Speicherzellen, die im Speicherzellengebiet (101) gebildet sind;
wobei jede Speicherzelle einen Transistor (3) mit einem Paar von Verunreinigungsgebieten (6), die in der Oberfläche des Halblei­ tersubstrates (1) gebildet sind, und einer Gate-Elektrode (4b, 4c) und einen mit einem Verunreinigungsgebiet (6) des Transistors (3) verbundenen Kondensator (10) mit einer unteren Elektrode (11) mit einer Seitenwand (11b), die sich von einem Bodenteil (11a) aus in vertikaler Richtung erstreckt, und einer oberen Elektrode (13), die gegenüberliegend der unteren Elektrode (11) mit einer dazwischenliegenden dielektrischen Schicht (12) angeordnet ist, enthält;
mit einer Mehrzahl von Transistoren für periphere Schaltungen, die im peripheren Schaltungsgebiet (102) des Halbleitersubstrates (1) gebildet sind, wobei jeder Transistor ein Paar von Verunreinigungsgebieten (26), die in der Oberfläche des Halbleitersubstrates (1) gebildet sind, und eine Gate- Elektrode (24c) aufweist; und
mit einem Leiter (20), der im Grenzbereich des Speicherzellenge­ bietes (101) und des peripheren Schaltungsgebietes (102) des Halbleitersubstrates gebildet ist und ein Paar stehender Wände (20a, 20b) aufweist, die einander gegenüberliegend und sich von einem Leiterbodenteil (11a), das entsprechend dem Bodenteil (11a) der unteren Elektrode (11) gebildet ist, in einer vertikalen Richtung erstreckend gebildet sind, wobei mindestens eine obere Oberfläche der stehenden Wand sich auf gleichem Niveau wie die obere Oberfläche der Seitenwand einer Elektrode des Kondensators (10) befindet.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Leiter (20) den Umfang der Spei­ cherzellenanordnung (101) einschließt.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Leiter (20) auf einem Elementisolationsgebiet (2) zum Isolieren des Speicherzellengebietes vom peripheren Schaltungsgebiet gebildet ist.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Leiterbodenteil mit einem Verun­ reinigungsgebiet (40) verbunden ist, das in der Oberfläche des Halbleitersubstrates (1) vorgesehen ist.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß das Elementisolationsgebiet (2) aus zwei Feldoxidschichten (2a, 2b) besteht, zwischen denen das Ver­ unreinigungsgebiet (40) gebildet ist.

6. Verfahren zur Herstellung der Halbleiterspeichereinrichtung von Anspruch 1, mit den Schritten:

• a) Bilden der Transistoren (3) in dem Speicherzellengebiet (101);
• b) Bilden der Transistoren in dem peripheren Schaltungsgebiet (102);
• c) Abscheiden einer ersten leitenden Schicht (110a) auf einer Isolierschicht (14, 21) über den Transistoren (3) in dem Speicherzellengebiet (101) und auf einem Elementisolationsgebiet (2) zwischen dem Speicherzellengebiet (101) und dem peripheren Schaltungsgebiet (102);
• d) Bilden einer strukturierten Oxidschicht (45) auf dem Speicherzellengebiet (101) und dem peripheren Schaltungsgebiet (102);
• e) Abschneiden einer zweiten leitenden Schicht (110) auf der ge­ samten Oberfläche der strukturierten Oxidschicht (45) für die Bildung der stehenden Wände (11b) der unteren Elektrode (11) des Kondensators (10) und der stehenden Wände (20a, 20b) des Leiters (20);
• f) Bilden einer Rückätzschicht (47) auf der gesamten zweiten leitenden Schicht (110b);
• g) Rückätzen der Rückätzschicht (47) zum Freilegen der oberen Oberfläche der zweiten leitenden Schicht (47);
• h) Bilden eines Resistes (48) über dem peripheren Schaltungsgebiet (102) und dem Gebiet zwischen den stehenden Wänden (20a, 20b) des Leiters (20) mit einem Stufenabschnitt zwischen den stehenden Wänden (20a, 20b);
• i) Entfernen der oberen Oberfläche der zweiten leitenden Schicht (110b);
• j) Entfernen der Oxidschicht (45), der verbleibenden Rückätz­ schicht (47) und des Resistes (48);
• k) Strukturieren der ersten leitenden Schicht (110a) zur Bildung des Bodenteiles (11a) der unteren Elektrode (11) und des Lei­ terbodenteiles (11a);
• l) Bilden der dielektrischen Schicht (12) auf der gesamten Ober­ fläche und
• m) Abscheiden einer dritten leitenden Schicht zur Bildung der oberen Elektrode (13) des Kondensators (10).