DE19724222A1 - DRAM und Verfahren zum Herstellen desselben - Google Patents

DRAM und Verfahren zum Herstellen desselben

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    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/01Manufacture or treatment
    • HELECTRICITY
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    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

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Description

Die Erfindung betrifft einen DRAM, spezieller ein Zellen­ array eines solchen, und sie betrifft ein Verfahren zur Her­ stellung desselben.
Allgemein gesagt, wurden bei der Integration von Halb­ leiter-DRAM-Bauteilen verschiedene Layouts und Strukturen von Zel­ lenarrays angenommen, die für hohe Integration geeignet sind. Spezieller gesagt, wird bei DRAMs von 16 M oder weni­ ger eine Struktur mit einem Kondensator unter einer Bitlei­ tung (CUB = capacitor under bit line) verwendet, während bei DRAMs von 64 M oder mehr eine Struktur mit einem Kondensator über einer Bitleitung (COB = capacitor over bit line) ver­ wendet wird.
Fig. 1 besteht aus einer Layout- und einer Schnittansicht, die ein Zellenarray einer herkömmlichen CUB-Struktur zeigen.
Wie es in Fig. 1 dargestellt ist, umfaßt eine CUB-Struktur Gateleitungen 2, die in einer Reihe auf einem Substrat 1 an­ geordnet sind, eine Knotenelektrode 3 über und zwischen den Gateleitungen 2 und in Kontakt mit dem Substrat 1, eine Plattenelektrode 4 auf der Knotenelektrode 3 (ein Kondensa­ tordielektrikum zwischen der Plattenelektrode 4 und der Kno­ tenelektrode 3 ist nicht dargestellt) sowie eine Bitleitung 5 rechtwinklig zur Gateleitung 2 auf einem Kondensator.
D. h., daß eine CUB-Struktur die Bitleitung 5 auf dem Kon­ densator mit der Knotenelektrode 3 und der Plattenelektrode 4 aufweist.
Bei der vorstehend genannten CUB-Struktur muß, um einen Kondensator mit hoher Kapazität zu erhalten, wie für einen DRAM mit hoher Integrationsdichte erforderlich, die Konden­ satorhöhe groß sein. Jedoch führt dies zum Problem, daß das Seitenverhältnis eines Kontaktlochs der Bitleitung größer wird. So treten Schwierigkeiten bei der Technik betreffend das Einfüllen einer leitenden Schicht in das Kontaktloch und das Strukturieren der Bitleitung 5 auf.
Aus diesem Grund waren für DRAMS von 64 M ein neues Zellen­ array und ein neues Layout erforderlich.
Fig. 4 zeigt eine Layout- und eine Schnittansicht eines Zel­ lenarrays mit herkömmlicher COB-Struktur.
Wie es in Fig. 2 dargestellt ist, umfaßt diese COB-Struktur Gateleitungen 11, die in einer Reihe auf einem Substrat 10 angeordnet sind, eine Bitleitung 12 rechtwinklig zu den Gateleitungen 11 und in Kontakt mit dem Substrat 10, eine Knotenelektrode 13 von Rechteckform über und zwischen den Gateleitungen 11 und in Kontakt mit dem Substrat 10 sowie eine Plattenelektrode 14 auf der Knotenelektrode 13.
Bei der vorstehend angegebenen COB-Struktur kann, da die Bitleitung 11 früher als der Kondensator hergestellt wird, der Kondensatorbereich die Bitleitung 12 enthalten. Im Er­ gebnis nimmt das Seitenverhältnis des Bitleitungs-Kontakt­ lochs selbst dann nicht zu, wenn die Höhe des Kondensators für hohe Kapazität groß wird.
D. h., daß es ein Zellenarray mit COB-Struktur erlaubt, die wirksame Fläche der Bitleitung in den Kondensatorbereich einzubauen. Es ist dadurch auch möglich, die effektive Flä­ che des Kondensators durch Vergrößern der Höhe des Kondensa­ tors so zu vergrößern, daß Verwendbarkeit für DRAMs von 64 M und 256 M besteht.
Jedoch bestehen bei einem Zellenarray mit COB-Struktur die folgenden Schwierigkeiten:
  • - Erstens ist es schwierig, DRAM-Bauteile durch eine Tech­ nik, bei der die effektive Fläche des Kondensators vergrö­ ßert wird, in Massen herzustellen, da die effektive Fläche bei DRAMs von 1 G oder mehr stark verringert ist.
  • - Zweitens macht eine Musterschrumpfung aufgrund der Ausbil­ dung des Musters in einer rechteckig geformten Elektrode den Elektrodenbereich des Kondensators kleiner als es dem tat­ sächlichen Design entspricht.
  • - Drittens erhöht das kleine Intervall zwischen den Bitlei­ tungen die parasitären Kapazitäten derselben.
Für den Zellenkondensator muß eine hohe Kapazität CS auf­ rechterhalten werden, und betreffend die Bitleitungen muß eine kleine parasitäre Kapazität CB aufrechterhalten werden, was gemäß den bisherigen Strukturen für Bauteile mit hoher Integrationsdichte schwierig zu erzielen ist.
Der Erfindung liegt die Aufgabe zugrunde, einen DRAM mit ho­ hem dielektrischem Verhältnis und hoher Zuverlässigkeit zu schaffen, der mit hoher Geschwindigkeit arbeiten kann. Der Erfindung liegt weiter die Aufgabe zugrunde, ein Verfahren zum Herstellen eines derartigen DRAM zu schaffen.
Die einen DRAM betreffende Aufgabe ist durch die Lehren der beigefügten unabhängigen Ansprüche 1 und 5 gelöst, während die Aufgabe betreffend das Verfahren durch die Lehre des beigefügten Anspruchs 22 gelöst ist.
Zusätzliche Merkmale und Vorteile der Erfindung werden in der folgenden Beschreibung dargelegt, oder sie werden beim Ausüben der Erfindung erkennbar. Diese und andere Aufgaben und Vorteile werden insbesondere durch die Struktur erzielt, wie sie in der folgenden Beschreibung und den beigefügten Zeichnungen dargelegt ist.
Es ist zu beachten, daß sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erläuternd sind und sie nur zur Veranschau­ lichung der beanspruchten Erfindung dienen sollen.
Die beigefügten Zeichnungen, die für ein weiteres Verständ­ nis der Erfindung sorgen sollen, veranschaulichen Ausfüh­ rungsbeispiele der Erfindung und dienen zusammen mit der Be­ schreibung zum Erläutern der Prinzipien der Erfindung.
Fig. 1 besteht aus einer Draufsicht und einer Schnittan­ sicht, die ein Zellenarray einer herkömmlichen CUB-Struktur zeigen;
Fig. 2 besteht aus einer Draufsicht und einer Schnittan­ sicht, die ein Zellenarray einer herkömmlichen COB-Struktur zeigen;
Fig. 3a ist eine Draufsicht, die ein Array von Komponenten eines erfindungsgemäßen DRAM zeigt;
Fig. 3b ist eine Schnittansicht entlang der Linie A-A′ in Fig. 3a;
Fig. 4 ist eine Draufsicht, die ein Zellenarray eines erfin­ dungsgemäßen DRAM zeigt; und
Fig. 5 ist eine Draufsicht, die eine Musterverzerrung wäh­ rend einer Strukturierung entsprechend der Form einer Kno­ tenelektrode eines Kondensators zeigt.
Wie es in den Fig. 3a und 3b dargestellt ist, umfaßt ein erfindungsgemäßer DRAM ein Halbleitersubstrat 20, einen ak­ tiven Bereich 24, eine erste Wortleitung 25, eine zweite Wortleitung 26, eine Isolierschicht 30, eine Bitleitung 31, einen ersten Kondensator 32 und einen zweiten Kondensator 33. Der aktive Bereich 24 umfaßt einen ersten Bereich 21 mit einem ersten Fremdstoffbereich, einen zweiten Bereich 22 mit einem dritten Fremdstoffbereich und einen Knickbereich 23 zwischen dem ersten Bereich 21 und dem zweiten Bereich 22, mit einem zweiten Fremdstoffbereich. Die erste Wortlei­ tung 25 ist über und zwischen dem ersten und zweiten Fremd­ stoffbereich ausgebildet. Die zweite Wortleitung 26 ist über und zwischen dem zweiten und dritten Fremdstoffbereich aus­ gebildet. Die Isolierschicht 30 auf dem Substrat 20 und den Wortleitungen 25, 26 verfügt über ein erstes Kontaktloch 27 auf dem ersten Fremdstoffbereich, ein zweites Kontaktloch 28 auf dem zweiten Fremdstoffbereich und ein drittes Kontakt­ loch 29 auf dem dritten Fremdstoffbereich. Die Bitleitung 31 ist durch das zweite Kontaktloch 28 hindurch mit dem zweiten Fremdstoffbereich verbunden, und sie erstreckt sich so, daß sie die Wortleitungen 25, 26 im Knickbereich 23 schneidet. Der erste Kondensator 32 ist durch das erste Kontaktloch 27 hindurch mit dem ersten Fremdstoffbereich verbunden, und er verfügt über dem ersten Bereich 21 über eine hexagonale Ebe­ ne. Der zweite Kondensator 33 ist durch das dritte Kontakt­ loch 29 hindurch mit dem dritten Fremdstoffbereich verbun­ den, und er verfügt über eine hexagonale Ebene, wobei eine Seite der hexagonalen Ebene parallel zu einer Seite der he­ xagonalen Ebene des ersten Kondensators 32 verläuft und wo­ bei das zweite Kontaktloch 28 zwischen dem ersten und zwei­ ten Kondensator 32 bzw. 33 angeordnet ist.
Dabei ist die Mittellinie der Bitleitung 31 in einem oberen Abschnitt des Knickbereichs 23 angrenzend an den Mittelpunkt des zweiten Kontaktlochs 28 ausgebildet.
Der Knickbereich 23 des aktiven Bereichs 23 ist zwischen der Mittellinie der ersten Wortleitung 25 und der Mittellinie der zweiten Wortleitung 26 abgeknickt.
Die eine Seite des ersten Kondensators 32 und die eine Seite des zweiten Kondensators 33 sind mit demselben Intervall zu den beiden Seiten des Kontaktlochs 28 angeordnet.
Gedachte Linien, die den Mittelpunkt des ersten Kontaktlochs 27, den Mittelpunkt des zweiten Kontaktlochs 28 und den Mit­ telpunkt des dritten Kontaktlochs 29 verbinden, liegen auf einer geraden Linie. Diese gedachten Linien schneiden die Mittellinie des Knickbereichs 23 und den Mittelpunkt des zweiten Kontaktlochs 28.
Die Ebenen des ersten und zweiten Bereichs 21, 22 im aktiven Bereich 24 verfügen jeweils über Rechteckform.
Die Mittellinie des Knickbereichs 23 verläuft im aktiven Be­ reich 24 nicht parallel zu den gedachten Linien, die die Mittelpunkte der Kontaktlöcher 27, 28, 29 verbinden.
Das erste Kontaktloch 27 und das dritte Kontaktloch 29 sind benachbart zur Mitte der hexagonalen Ebene des ersten und zweiten Kondensators 32, 33 angeordnet. Die Mitte des zwei­ ten Kontaktlochs 28 liegt benachbart zu der des Knickbe­ reichs 23.
Ferner schneidet der erste Bereich 21 des aktiven Bereichs 24 die erste Wortleitung 25 rechtwinklig. Der Knickbereich 23 erstreckt sich mit einer Neigung von 90°-180° ausgehend vom Ende des ersten Bereichs 21. Der zweite Bereich 22 ver­ fügt über eine Neigung von 90°-180° ausgehend vom Ende des Knickbereichs 23, und er schneidet die zweite Wortleitung 26 rechtwinklig.
Die erste Wortleitung 25 und die zweite Wortleitung 26 lie­ gen zueinander symmetrisch auf dem zweiten Kontaktloch 28.
Die Mittellinie der Bitleitung 21 nimmt einen Winkel Θ₁ von 0° < Θ₁ < 90° in Gegenuhrzeigerrichtung sowie einen Winkel Θ₂ von 90° < Θ₂ < 180° in Uhrzeigerrichtung gegenüber den jeweiligen Mittellinien der ersten Wortleitung 25 bzw. der zweiten Wortleitung 26 ein.
Der erste Fremdstoffbereich, der zweite Fremdstoffbereich und die erste Wortleitung 25 gehören zu einem ersten Tran­ sistor, während der zweite Fremdstoffbereich, der dritte Fremdstoffbereich und die zweite Wortleitung 26 zu einem zweiten Transistor gehören.
Das erste, zweite und dritte Kontaktloch 27, 28, 29 haben im Wesentlichen Kreisform. Die Bitleitung 31 und die Wortlei­ tungen 25, 26 liegen auf demselben Niveau. Das erste Kon­ taktloch 27 und das dritte Kontaktloch 29 sind mit demselben Abstand von der entsprechenden Bitleitung 31 angeordnet.
Die Knotenelektrode und die Plattenelektrode der Kondensato­ ren 32, 33 bestehen aus einem beliebigen Metallmaterial mit hoher Isolierfestigkeit im Fall einer Oxidation. Dabei sind die Metallmaterialien z. B. Pt, RuO₂, IrO₂ und dergleichen. Schichten mit hoher Dielektrizitätskonstante der Kondensato­ ren 32, 33 bestehen jeweils aus einem Einkristall.
Die Knotenelektrode und die schichten hoher Dielektrizitäts­ konstante der Kondensatoren 32, 33 zeigen Wechselwirkung. Ihre Bestandteile werden unter Berücksichtigung der Kris­ tallausrichtung des dielektrischen Materials ausgewählt. Die Schichten mit hoher Dielektrizitätskonstante bestehen aus Ta₂O₅, SrTiO₃, BaTiO₃, PbZrO₃, BST ((Ba, Sr)TiO₃), PZT (Pb(Zr, Ti)O₃), PLZT ((Pb, La)(Zr, Ti)O₃) und/oder PNZT ((Pb, Nb)(Zr, Ti)O₃).
Fig. 4 ist eine Draufsicht, die ein Zellenarray eines erfin­ dungsgemäßen DRAM zeigt.
Wie es in Fig. 4 dargestellt ist, umfaßt der DRAM ein Halb­ leitersubstrat 40, mehrere erste Wortleitungen 45, mehrere zweite Wortleitungen 46, eine Isolierschicht 50, mehrere Bitleitungen 51, mehrere erste Kondensatoren 52 und mehrere zweite Kondensatoren 53. Das Halbleitersubstrat 40 verfügt über einen aktiven Bereich 44 mit einem ersten Bereich 41 mit einem ersten Fremdstoffbereich, einem zweiten Bereich 42 mit einem dritten Fremdstoffbereich und einem Knickbereich 43, der zwischen dem ersten Bereich 41 und dem zweiten Be­ reich 42 angeordnet ist und einen zweiten Fremdstoffbereich aufweist. Mehrere der ersten Wortleitungen 45 sind über und zwischen dem ersten Fremdstoffbereich und dem zweiten Fremd­ stoffbereich ausgebildet. Mehrere der zweiten Wortleitungen 46 sind über und zwischen dem zweiten Fremdstoffbereich und dem dritten Fremdstoffbereich ausgebildet. Die Isolier­ schicht 50 auf dem Substrat 40 und den Wortleitungen 45, 46 verfügt über mehrere erste Kontaktlöcher 47 auf dem ersten Fremdstoffbereich, mehrere zweite Kontaktlöcher 48 auf dem zweiten Fremdstoffbereich sowie mehrere dritte Kontaktlöcher auf dem dritten Fremdstoffbereich. Mehrere der Bitleitungen 51 sind über die entsprechenden zweiten Kontaktlöcher je­ weils mit dem zweiten Fremdstoffbereich verbunden, und sie schneiden die jeweiligen ersten und zweiten Wortleitungen 45, 46 auf dem Knickbereich 43 des aktiven Bereichs 44. Meh­ rere der ersten Kondensatoren 52 sind elektrisch über die entsprechenden ersten Kontaktlöcher 47 jeweils mit dem ers­ ten Fremdstoffbereich verbunden, und sie verfügen über hexa­ gonale Ebenen auf den ersten Bereichen 41. Mehrere der zwei­ ten Kondensatoren 53 sind elektrisch über die entsprechenden dritten Kontaktlöcher 40 jeweils mit dem dritten Fremdstoff­ bereich verbunden, und sie verfügen auf den zweiten Berei­ chen 42 über hexagonale Ebenen. Eine Seite der hexagonalen Ebene der zweiten Kondensatoren 43 verläuft parallel zu ei­ ner Seite der hexagonalen Ebene der ersten Kondensatoren 52. Die zweiten Kontaktlöcher 48 sind zwischen dem ersten und zweiten Kondensator 52 bzw. 53 angeordnet.
Dabei verbinden die jeweiligen Bitleitungen 51 die Mittel­ punkte der zweiten Kontaktlöcher 48, wobei sie die Wortlei­ tungen 45, 46 schneiden und sich entlang gedachter Linien erstrecken.
Die ersten Kontaktlöcher 47 und die dritten Kontaktlöcher 49, die benachbart zu den jeweiligen Bitleitungen 51 liegen, sind mit demselben Abstand von den Bitleitungen 51 angeord­ net.
Die Mittellinien der Bitleitungen 51 sind in einem oberen Abschnitt des Knickbereichs 43 benachbart zu den Mittelpunk­ ten der zweiten Kontaktlöcher 48 angeordnet.
Der Knickbereich 43 eines jeweiligen aktiven Bereichs 44 ist zwischen der Mittellinie der ersten Wortleitung 45 und der Mittellinie der zweiten Wortleitung 46 abgeknickt.
Die eine Seite der ersten Kondensatoren 52 und die eine Sei­ te der zweiten Kondensatoren 53 zu den beiden Seiten der zweiten Kontaktlöcher 48 liegen mit demselben Abstand ent­ fernt von den zweiten Kontaktlöchern 48. Die gedachten Li­ nien, die die Mittelpunkte der ersten Kontaktlöcher 47, der zweiten Kontaktlöcher 48 und der dritten Kontaktlöcher 49 verbinden, sind in geraden Linien angeordnet. Dabei verlau­ fen die gedachten Linien nicht parallel zu den Mittellinien des Knickbereichs 43, und sie schneiden diesen in den Mit­ telpunkten der zweiten Kontaktlöcher 48. Die jeweiligen Ebe­ nen des ersten Bereichs 41 und des zweiten Bereichs 42 ver­ fügen über Rechteckform.
Die ersten Kontaktlöcher 47 und die dritten Kontaktlöcher 49 sind benachbart zu den Zentren der hexagonalen Ebenen der ersten und zweiten Kondensatoren 52 bzw. 53 angeordnet. Das jeweilige Zentrum eines zweiten Kontaktlochs 58 ist benach­ bart zum Knickbereich 43 angeordnet.
Der erste Bereich 41 des aktiven Bereichs 44 schneidet die ersten Wortleitungen 45 rechtwinklig. Der Knickbereich 43 erstreckt sich mit einer Neigung von 90°-180° ausgehend vom Ende des ersten Bereichs 41. Der zweite Bereich 42 ver­ fügt über eine Neigung von 90°-180° ausgehend vom Ende des Knickbereichs 43, und er schneidet die zweiten Wortleitungen 46 rechtwinklig.
Die ersten Wortleitungen 45 und die zweiten Wortleitungen 46 sind symmetrisch in Bezug auf das zweite Kontaktloch 48 an­ geordnet.
Die Mittellinien der Bitleitungen 51 halten einen Winkel Θ₁₁ von 0° < Θ₁₁ < 90° in Gegenuhrzeigerrichtung sowie einen Winkel Θ₁₂ von 90° < Θ₁₂ < 180° in Uhrzeigerrichtung gegen die jeweiligen Mittellinien der ersten Wortleitung 45 bzw. der zweiten Wortleitung 46 ein.
Der erste Fremdstoffbereich, der zweite Fremdstoffbereich und die erste Wortleitung 45 gehören zu einem ersten Tran­ sistor, während der zweite Fremdstoffbereich, der dritte Fremdstoffbereich und die zweite Wortleitung 46 zu einem zweiten Transistor gehören.
Das erste, zweite und dritte Kontaktloch 47, 48, 49 verfügen im Wesentlichen über Kreisform. Die Bitleitungen 51 und die Wortleitungen 45, 46 liegen auf demselben Niveau. Das erste Kontaktloch 47 und das dritten Kontaktloch 49 sind mit dem­ selben Abstand von der entsprechenden Bitleitung 51 angeord­ net.
Die Knotenelektrode und die Plattenelektrode der Kondensato­ ren 52, 53 bestehen aus einem beliebigen Metallmaterial mit hoher Isolierfestigkeit im Fall einer Oxidation. Dabei be­ stehen diese metallischen Materialien aus z. B. Pt, RuO₂, IrO₂ oder dergleichen.
Schichten hoher Dielektrizitätskonstante der Kondensatoren 52, 53 bestehen jeweils aus einem Einkristall. Die Knoten­ elektrode und die Schichten hoher Dielektrizitätskonstante der Kondensatoren 52, 53 stehen in Wechselwirkung. Ihre Be­ standteile werden unter Berücksichtigung der Kristallaus­ richtung des dielektrischen Materials ausgewählt. Die Schichten hoher Dielektrizitätskonstante bestehen aus Ta₂O₅, SrTiO₃, BaTiO₃, PbZrO₃, BST, PZT, PLZT und/oder PNZT.
Der Grund, weswegen die Knotenelektrode des Kondensators über hexagonale Form verfügt, wird nun unter Bezugnahme auf Fig. 5 beschrieben.
Fig. 5 ist eine Draufsicht, die eine Verzerrung eines Mus­ ters während der Strukturierung abhängig von der Form einer Knotenelektrode eines Kondensators zeigt.
Wie es in Fig. 5 dargestellt ist, verfügt eine herkömmliche Zelle über eine rechteckige Knotenelektrode, was für eine Anordnung geeignet ist, die den Elektrodenbereich vergrö­ ßert.
Jedoch macht die rechteckige Knotenelektrode den Kondensa­ torbereich aufgrund starker Schrumpfung im Kantenabschnitt eines Musters durch Lichtstreuung während eines Photolitho­ graphieprozesses zur Strukturierung kleiner. So sorgt eine Zellenstruktur mit einer rechteckigen Knotenelektrode dazu, daß die effektive Kondensatorfläche verkleinert ist. D.h., daß ein Totraum, der nicht als Kondensatorbereich verwendet werden kann, zunimmt, da die Kanten von vier rechteckigen Mustern an einer Stelle zusammentreffen.
Indessen sorgt eine Zellenstruktur mit einer Knotenelektrode mit hexagonaler Form dafür, daß die Kondensatorfläche ver­ größert ist, da nur die Kanten dreier hexagonaler Muster an einem Punkt zusammentreffen.
Ein erfindungsgemäßer DRAM zeigt die folgenden Wirkungen:
  • - Als erstes kann eine Zelle selbst dann betrieben werden, wenn die Kapazität des Zellenkondensators deutlich niedriger als die Kapazität CS eines Zellenkondensators und die para­ sitäre Kapazität CB einer Bitleitung von bestimmtem Wert, wie für ein Zellendesign erforderlich, ist.
  • - Zweitens können, da die parasitäre Kapazität der Bitlei­ tung klein ist, die Geschwindigkeit wie auch die Zuverläs­ sigkeit des Zellenbetriebs verbessert werden.
  • - Drittens besteht eine Prozeßtoleranz, wie sie zur Her­ stellung einer Bitleitung erwünscht ist.
  • - Viertens sorgt eine hexagonal geformte Knotenelektrode für kleinere Musterschrumpfung, um die Kondensatorfläche zu ver­ größern.
  • - Fünftens ist es wahrscheinlich, daß Schichten hoher Di­ elektrizitätskonstante der jeweiligen Kondensatoren aufgrund einer Kristallgrenze mit drei Mittelpunkten auf Grundlage der hexagonal geformten Knotenelektrode aus einem Einkris­ tall bestehen.
  • - Schließlich ist, da der Kondensator eine Schicht hoher Di­ elektrizitätskonstante aus einem Einkristall aufweist, das dielektrische Verhältnis hoch und der Streustrom ist nied­ rig.

Claims (22)

1. DRAM, gekennzeichnet durch:
  • - ein Halbleitersubstrat (20);
  • - einen aktiven Bereich (24) mit einem ersten Bereich (21) im Substrat mit einem ersten Fremdstoffbereich, einem zwei­ ten Bereich (22) mit einem dritten Fremdstoffbereich und ei­ nem Knickbereich (23) zwischen dem ersten Fremdstoffbereich und dem dritten Fremdstoffbereich, mit einem zweiten Fremd­ stoffbereich;
  • - eine erste Wortleitung (25) über und zwischen dem ersten Fremdstoffbereich und dem zweiten Fremdstoffbereich;
  • - eine zweite Wortleitung (26) über und zwischen dem zweiten Fremdstoffbereich und dem dritten Fremdstoffbereich;
  • - eine Isolierschicht (30) auf dem Substrat und der Wortlei­ tung, mit einem ersten Kontaktloch (27) auf dem ersten Fremdstoffbereich, einem zweiten Kontaktloch (28) auf dem zweiten Fremdstoffbereich und einem dritten Kontaktloch (29) auf dem dritten Fremdstoffbereich;
  • - eine Bitleitung (31), die elektrisch durch das zweite Kon­ taktloch mit dem zweiten Fremdstoffbereich verbunden ist und sich so erstreckt, daß sie die Wortleitungen auf dem Knick­ bereich schneidet;
  • - einen ersten Kondensator (32) mit einer hexagonalen Ebene auf einem oberen Abschnitt des ersten Bereichs, mit elek­ trischer Verbindung zum ersten Fremdstoffbereich durch das erste Kontaktloch hindurch; und
  • - einen zweiten Kondensator (33) mit einer hexagonalen Ebene auf einem oberen Abschnitt des zweiten Bereichs, mit elek­ trischer Verbindung zum dritten Fremdstoffbereich durch das dritte Kontaktloch hindurch, wobei eine Seite der hexagona­ len Ebene des zweiten Kondensators parallel zu einer Seite der hexagonalen Ebene des ersten Kondensators verläuft und das zweite Kontaktloch dazwischen angeordnet ist.
2. DRAM nach Anspruch 1, bei dem die Mittellinie der Bit­ leitung (31) in einem oberen Abschnitt des Knickbereichs (23) benachbart zum Mittelpunkt des zweiten Kontaktlochs (28) angeordnet ist.
3. DRAM nach einem der vorstehenden Ansprüche, dadurch ge­ kennzeichnet, daß der Knickbereich (23) des aktiven Be­ reichs (24) zwischen den Mittellinien der ersten und zweiten Wortleitung (25, 26) abgeknickt ist.
4. DRAM nach einem der vorstehenden Ansprüche, dadurch ge­ kennzeichnet, daß die Mittellinie des Knickbereichs (23) des aktiven Bereichs (24) nicht parallel zu einer gedachten Linie verläuft, die die Mittelpunkte der Kontaktlöcher (27, 28, 29) verbindet.
5. DRAM, gekennzeichnet durch:
  • - ein Halbleitersubstrat (40);
  • - einen aktiven Bereich (44) mit einem ersten Bereich (41) im Substrat mit einem ersten Fremdstoffbereich, einem zwei­ ten Bereich (42) mit einem dritten Fremdstoffbereich und ei­ nem Knickbereich (43) zwischen dem ersten Fremdstoffbereich und dem zweiten Fremdstoffbereich, mit einem dritten Fremd­ stoffbereich;
  • - mehrere erste Wortleitungen (45) über und zwischen dem ersten Fremdstoffbereich und dem zweiten Fremdstoffbereich;
  • - mehrere zweite Wortleitungen (46) über und zwischen dem zweiten Fremdstoffbereich und dem dritten Fremdstoffbereich;
  • - eine Isolierschicht (50) auf dem Substrat und den Wortlei­ tungen, mit mehreren ersten Kontaktlöchern (47) auf dem ers­ ten Fremdstoffbereich, mehreren zweiten Kontaktlöchern (48) auf dem zweiten Fremdstoffbereich und mehreren dritten Kon­ taktlöchern (49) auf dem dritten Fremdstoffbereich;
  • - mehrere Bitleitungen (51), die elektrisch durch die zwei­ ten Kontaktlöcher mit dem zweiten Fremdstoffbereich verbun­ den sind und die die Wortleitungen auf dem Knickbereich schneiden;
  • - mehrere erste Kondensatoren (52) mit einer hexagonalen Ebene auf einem oberen Abschnitt des ersten Bereichs, mit elektrischer Verbindung zum ersten Fremdstoffbereich durch das erste Kontaktloch hindurch; und
  • - mehrere zweite Kondensatoren (53) mit einer hexagonalen Ebene auf einem oberen Abschnitt des zweiten Bereichs, mit elektrischer Verbindung zum dritten Fremdstoffbereich durch das dritte Kontaktloch hindurch, wobei eine Seite der hexa­ gonalen Ebene der zweiten Kondensatoren parallel zu einer Seite der hexagonalen Ebene der ersten Kondensatoren ver­ läuft und das zweite Kontaktloch dazwischen angeordnet ist.
6. DRAM nach Anspruch 5, dadurch gekennzeichnet, daß die jeweiligen Bitleitungen (51) mit dem Mittelpunkten der zwei­ ten Kontaktlöcher (48) verbunden sind und die Wortleitungen (45, 46) schneiden und sich entlang der gedachten Linie er­ strecken.
7. DRAM nach einem der Ansprüche 5 oder 6, dadurch gekenn­ zeichnet, daß die ersten Kontaktlöcher (47) und die dritten Kontaktlöcher (49) benachbart zu den jeweiligen Bitleitungen (41) liegen und von diesen Bitleitungen denselben Abstand einhalten.
8. DRAM nach einem der Ansprüche 5 bis 7, dadurch gekenn­ zeichnet, daß die Mittellinie der jeweiligen Bitleitungen (41) in einem oberen Abschnitt des Knickbereichs (43) be­ nachbart zu den Mittelpunkten der entsprechenden zweiten Kontaktlöcher (48) liegt.
9. DRAM nach einem der Ansprüche 5 bis 8, dadurch gekenn­ zeichnet, daß der Knickbereich (43) der jeweiligen aktiven Bereiche (44) zwischen der Mittellinie der entsprechenden ersten Wortleitung (45) und der Mittellinie der entsprechen­ den zweiten Wortleitung (46) abgeknickt ist.
10. DRAM nach einem der vorstehenden Ansprüche, dadurch ge­ kennzeichnet, daß die eine Seite eines ersten Kondensators (32, 52) und die eine Seite eines zweiten Kondensators (33, 53) vom zugehörigen zweiten Kontaktloch (28, 48) denselben Abstand einhalten.
11. DRAM nach einem der vorstehenden Ansprüche, dadurch ge­ kennzeichnet, daß die gedachte Linie, die die Mittelpunkte der Kontaktlöcher (27, 28, 29; 47, 48, 49) verbindet, eine gerade Linie ist.
12. DRAM nach Anspruch 11, dadurch gekennzeichnet, daß die gedachte Linie nicht parallel zur Mittellinie des Knickbe­ reichs (23, 43) verläuft und sie den Mittelpunkt des zugehö­ rigen zweiten Kontaktlochs (28, 48) schneidet.
13. DRAM nach einem der vorstehenden Ansprüche, dadurch ge­ kennzeichnet, daß jeweilige Ebenen des ersten Bereichs (21, 41) und des zweiten Bereichs (22, 42) Rechteckform aufwei­ sen.
14. DRAM nach einem der vorstehenden Ansprüche, dadurch ge­ kennzeichnet, daß ein jeweiliges erstes Kontaktloch (27, 47) und ein jeweiliges drittes Kontaktloch (29, 49) benach­ bart zur Mitte der hexagonalen Ebene der ersten und zweiten Kondensatoren (32, 33; 52, 53) liegen, wobei die Mitte des jeweiligen zweiten Kontaktlochs (28, 48) benachbart zu der des Knickbereichs (23, 43) liegt.
15. DRAM nach einem der vorstehenden Ansprüche, dadurch ge­ kennzeichnet, daß der erste Bereich (21, 41) eines jeweili­ gen aktiven Bereichs (24, 44) die zugehörige erste Wortlei­ tung (25, 45) rechtwinklig schneidet, der Knickbereich (23, 43) sich ausgehend vom Ende des ersten Bereichs mit einer Neigung von 90°-180° erstreckt und der zweite Bereich (22) eine Neigung von 90°-180° ausgehend vom Ende des Knickbe­ reichs aufweist und er die zugehörige zweite Wortleitung (26, 46) rechtwinklig schneidet.
16. DRAM nach einem der vorstehenden Ansprüche, dadurch ge­ kennzeichnet, daß die jeweilige erste Wortleitung (25, 45) und die jeweilige zweite Wortleitung (26, 46) symmetrisch zueinander in Bezug auf das zugehörige zweite Kontaktloch (28, 48) liegen.
17. DRAM nach einem der vorstehenden Ansprüche, dadurch ge­ kennzeichnet, daß die Mittellinie einer jeweiligen Bitlei­ tung (31, 51) einen Winkel Θ₁, Θ₁₁ von 0° < Θ₁, Θ₁₁ < 90° in Gegenuhrzeigerrichtung und einen Winkel Θ₂, Θ₁₂ von 90° < Θ₂, Θ₁₂ < 180° in Uhrzeigerrichtung in Bezug auf die jewei­ lige Mittellinie der zugehörigen ersten und zweiten Wortlei­ tung (25, 26; 45, 46) aufweist.
18. DRAM nach einem der vorstehenden Ansprüche, dadurch ge­ kennzeichnet, daß der erste Fremdstoffbereich, der zweite Fremdstoffbereich und die jeweilige erste Wortleitung (25) zu einem ersten Transistor gehören, während der zweite Fremdstoffbereich, der dritte Fremdstoffbereich und die je­ weilige zweite Wortleitung (26, 46) zu einem zweiten Tran­ sistor gehören.
19. DRAM nach einem der vorstehenden Ansprüche, dadurch ge­ kennzeichnet, daß die Kontaktlöcher (27, 28, 29; 47, 48, 49) jeweils im Wesentlichen Kreisform aufweisen.
20. DRAM nach einem der vorstehenden Ansprüche, dadurch ge­ kennzeichnet, daß die Bit- und Wortleitungen (31, 25, 26; 51, 45, 46) auf demselben Niveau liegen.
21. DRAM nach einem der vorstehenden Ansprüche, dadurch ge­ kennzeichnet, daß ein jeweiliges erstes Kontaktloch (27, 47) und ein jeweiliges drittes Kontaktloch (29, 49) densel­ ben Abstand gegen die entsprechende Bitleitung (31, 51) ein­ halten.
22. Verfahren zum Herstellen eines Zellenarrays eines DRAM mit einem Halbleitersubstrat mit einem ersten Fremdstoffbe­ reich, einem zweiten Fremdstoffbereich und einem dritten Fremdstoffbereich; einer Isolierschicht mit einem ersten Kontaktloch, einem zweiten Kontaktloch und einem dritten Kontaktloch; einer Bitleitung, die elektrisch über eine ers­ te Wortleitung, eine zweite Wortleitung und ein zweites Kon­ taktloch mit dem zweiten Fremdstoffbereich verbunden ist; einem ersten Kondensator, der elektrisch über das erste Kon­ taktloch mit dem ersten Fremdstoffbereich verbunden ist; und einem zweiten Kondensator, der elektrisch über das dritte Kontaktloch mit dem dritten Fremdstoffbereich verbunden ist, gekennzeichnet durch folgende Schritte:
  • - Anordnen der Kontaktlöcher (27, 28, 29; 47, 48, 49) in solcher Weise, daß gedachte Linien die jeweiligen Mittel­ punkte der Löcher so verbinden, daß sie auf einer geraden Linien liegen;
  • - Anordnen der ersten Wortleitung (25, 45) zwischen dem ers­ ten Kontaktloch und dem zweiten Kontaktloch;
  • - Anordnen der zweiten Wortleitung (26, 46) zwischen dem zweiten Kontaktloch und dem dritten Kontaktloch symmetrisch in Bezug auf die erste Wortleitung, bezogen auf den Mittel­ punkt des zweiten Kontaktlochs;
  • - Anordnen des Mittelpunkts des zweiten Kontaktlochs auf der Mittellinie der Bitleitung (31, 51);
  • - Anordnen der Bitleitung so, daß sie eine gerade Linie bildet, die einen Winkel Θ₁, Θ₁₁ von 0° < Θ₁, Θ₁₁ < 90° in Gegenuhrzeigerrichtung und einen Winkel von Θ₂, Θ₁₂ von 90° < Θ₂, Θ₁₂ < 180° in Uhrzeigerrichtung gegenüber der Wortlei­ tung einhält; und
  • - Anordnen der Kondensatoren (32, 33, 52, 53) in solcher Weise, daß jeweilige Mittelpunkte der ersten und dritten Kontaktlöcher benachbart zu den Mittelpunkten des jeweiligen ersten bzw. zweiten Kondensators liegen.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100356826B1 (ko) * 1997-05-29 2004-05-17 주식회사 하이닉스반도체 반도체장치 및 그의 제조방법
WO2001081633A1 (en) * 2000-04-25 2001-11-01 Whitehead Institute For Biomedical Research Association of protein kinase c zeta polymorphisms with diabetes
US6339239B1 (en) * 2000-06-23 2002-01-15 International Business Machines Corporation DRAM cell layout for node capacitance enhancement
DE10259634B4 (de) * 2002-12-18 2008-02-21 Qimonda Ag Verfahren zur Herstellung von Kontakten auf einem Wafer
FR2884346A1 (fr) * 2005-04-11 2006-10-13 St Microelectronics Sa Dispositif de memoire du type programmable une fois, et procede de programmation
US7462903B1 (en) * 2005-09-14 2008-12-09 Spansion Llc Methods for fabricating semiconductor devices and contacts to semiconductor devices
KR100898394B1 (ko) * 2007-04-27 2009-05-21 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
KR101102764B1 (ko) * 2009-07-31 2012-01-03 주식회사 하이닉스반도체 반도체 소자의 레이아웃 및 반도체 소자의 형성방법
CN107785370A (zh) * 2016-08-30 2018-03-09 联华电子股份有限公司 高密度半导体结构
CN109427787A (zh) * 2017-08-30 2019-03-05 联华电子股份有限公司 半导体存储装置
US10818729B2 (en) * 2018-05-17 2020-10-27 Macronix International Co., Ltd. Bit cost scalable 3D phase change cross-point memory

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4651183A (en) * 1984-06-28 1987-03-17 International Business Machines Corporation High density one device memory cell arrays
US4959698A (en) * 1986-10-08 1990-09-25 Mitsubishi Denki Kabushiki Kaisha Memory cell of a semiconductor memory device
JP2590171B2 (ja) * 1988-01-08 1997-03-12 株式会社日立製作所 半導体記憶装置
US5140389A (en) * 1988-01-08 1992-08-18 Hitachi, Ltd. Semiconductor memory device having stacked capacitor cells
JP2777896B2 (ja) * 1989-01-20 1998-07-23 富士通株式会社 半導体記憶装置
US5194752A (en) * 1989-05-23 1993-03-16 Kabushiki Kaisha Toshiba Semiconductor memory device
JPH03225955A (ja) * 1990-01-31 1991-10-04 Fujitsu Ltd 半導体装置
JP3368002B2 (ja) * 1993-08-31 2003-01-20 三菱電機株式会社 半導体記憶装置
JP3666893B2 (ja) * 1993-11-19 2005-06-29 株式会社日立製作所 半導体メモリ装置
TW278240B (de) * 1994-08-31 1996-06-11 Nippon Steel Corp
US5770874A (en) * 1994-11-14 1998-06-23 Nippon Steel Corporation High density semiconductor memory device

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